JP2008210964A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 トランジスタ回路とブリーダー抵抗回路とを備えた半導体装置において、ブリーダー抵抗の抵抗値変動を抑制することを目的とする。
【解決手段】 トランジスタ構造の上に層間絶縁膜１０７を介して金属膜としてバリアメタル膜１０４及び配線膜１０３を積層してなるトランジスタ回路と、ポリシリコン膜よりなるブリーダー抵抗１０２の上に層間絶縁膜１０７を介して金属膜として配線膜１０３を積層するか、ブリーダー抵抗１０２と接合する部分のみをバリアメタル膜１０４としたブブリーダー抵抗回路とを備えるので、ポリシリコン膜であるブリーダー抵抗１０２に及ぶ応力が少なくなり、ブリーダー抵抗１０２の抵抗値変動を抑えることができる。また、トランジスタ回路の配線として用いられる金属膜についてはバリアメタル膜が存在するので、配線の信頼性を損なう事もない。
【選択図】 図１
【解決手段】 トランジスタ構造の上に層間絶縁膜１０７を介して金属膜としてバリアメタル膜１０４及び配線膜１０３を積層してなるトランジスタ回路と、ポリシリコン膜よりなるブリーダー抵抗１０２の上に層間絶縁膜１０７を介して金属膜として配線膜１０３を積層するか、ブリーダー抵抗１０２と接合する部分のみをバリアメタル膜１０４としたブブリーダー抵抗回路とを備えるので、ポリシリコン膜であるブリーダー抵抗１０２に及ぶ応力が少なくなり、ブリーダー抵抗１０２の抵抗値変動を抑えることができる。また、トランジスタ回路の配線として用いられる金属膜についてはバリアメタル膜が存在するので、配線の信頼性を損なう事もない。
【選択図】 図１
Description
本発明は、トランジスタ回路とブリーダー抵抗回路とを備えた半導体装置及びその製造方法に関する。詳しくは、ブリーダー抵抗の抵抗値変動を抑制するものである。
電源系ＩＣにおいては一般に、ブリーダー抵抗としてポリシリコンが用いられており、その抵抗値のズレはＩＣ全体の特性に対してクリティカルである。ブリーダー抵抗回路の上層部分には金属膜が配置されるが、配線として用いるのでなく、もっぱらブリーダー抵抗の抵抗値を安定させる為に、その電位をブリーダー抵抗と等しくなるように接続され、近傍の電界を安定させるために用いられている（特許文献１）。さらに、ブリーダー抵抗下層の導電体の電位もまた同様にブリーダー抵抗と等しくなるように接続される。
特開平９−３２１２２９号公報
特開２００６−２２２４１０号公報
トランジスタ回路とブリーダー抵抗回路とを備えた半導体装置においては、ブリーダー抵抗回路の上層へ配置された金属膜は、一般に金属配線に使用する膜をそのまま使用する為、その膜構造は、反射防止膜／配線膜／バリアメタル膜である（特許文献２）。
最上層の反射防止膜としては、ａ−Ｓi，ＴiＮ，ＴiＷ等が用いられるが、必要性に応じて省略されることがある。その下の層である配線膜としてはＳiやＣuを数％含有するアルミニウムが用いられる。更にその下の層であるバリアメタル膜としてはＴiＮ／Ｔi積層膜やＴiＷが用いられる。
ここで、バリアメタル膜はバリア性が高いと同時に応力も高い膜であるがゆえに、その下層のブリーダー抵抗であるポリシリコン膜に応力による抵抗値変動をも及ぼす。そのため、ブリーダー抵抗の上層にバリアメタル膜を配置すると、ブリーダー抵抗の分圧比が不正確となる虞があった。
ここで、バリアメタル膜はバリア性が高いと同時に応力も高い膜であるがゆえに、その下層のブリーダー抵抗であるポリシリコン膜に応力による抵抗値変動をも及ぼす。そのため、ブリーダー抵抗の上層にバリアメタル膜を配置すると、ブリーダー抵抗の分圧比が不正確となる虞があった。
本発明は、上記課題を解決する為に、ブリーダー抵抗回路におけるバリアメタル膜を全て除去するか、或いは、抵抗接合部のみバリアメタルを残し、接合部以外の他のブリーダー抵抗領域上層のバリアメタル膜を除去するものである。
一方、トランジスタ回路の配線として用いられる金属膜については、配線の信頼性の見地から、反射防止膜／配線膜／バリアメタル膜よりなる既存構造からの変更をしない。
一方、トランジスタ回路の配線として用いられる金属膜については、配線の信頼性の見地から、反射防止膜／配線膜／バリアメタル膜よりなる既存構造からの変更をしない。
上記課題を解決する本発明の請求項１に係る半導体装置は、トランジスタ構造の上に層間絶縁膜を介して金属膜を積層してなるトランジスタ回路と、ポリシリコン膜よりなるブリーダー抵抗の上に層間絶縁膜を介して金属膜を積層してなるブリーダー抵抗回路とを備えた半導体装置において、前記トランジスタ回路において積層される前記金属膜はバリアメタル膜及び配線膜からなる一方、前記ブリーダー抵抗回路に積層される前記金属膜は配線膜からなることを特徴とする。
上記課題を解決する本発明の請求項２に係る半導体装置は、トランジスタ構造の上に層間絶縁膜を介して金属膜を積層してなるトランジスタ回路と、ポリシリコン膜よりなるブリーダー抵抗の上に層間絶縁膜を介して金属膜を積層してなるブリーダー抵抗回路とを備えた半導体装置において、前記トランジスタ回路において積層される前記金属膜はバリアメタル膜及び配線膜からなる一方、前記ブリーダー抵抗回路に積層される前記金属膜は、前記ブリーダー抵抗と接合する部分をバリアメタル膜とする以外は、配線膜からなることを特徴とする。
上記課題を解決する本発明の請求項３に係る半導体装置は、請求項１又は２記載の半導体装置における前記金属膜が必要性に応じて反射防止膜を含むことを特徴とする。
上記課題を解決する本発明の請求項４に係る半導体装置の製造方法は、請求項１記載の半導体装置を製造する半導体製造方法であって、前記トランジスタ構造及び前記ブリーダー抵抗の上に前記層間絶縁膜を介して前記金属膜としてバリアメタル膜及び配線膜を形成した後、前記トランジスタ構造における前記バリアメタル膜は残す一方、該ブリーダー抵抗回路における前記バリアメタル膜を除去することを特徴とする。
上記課題を解決する本発明の請求項５に係る半導体装置の製造方法は、請求項２記載の半導体装置を製造する半導体製造方法であって、前記トランジスタ構造及び前記ブリーダー抵抗の上に前記層間絶縁膜を介して前記金属膜としてバリアメタル膜及び配線膜を形成した後、前記トランジスタ構造における前記バリアメタル膜は残す一方、該ブリーダー抵抗回路における前記バリアメタル膜は、前記ブリーダー抵抗に接合する部分以外を除去することを特徴とする。
上記課題を解決する本発明の請求項６に係る半導体装置は、請求項４又は５記載の半導体装置の製造方法における前記金属膜が必要性に応じて反射防止膜を含むことを特徴とする。
本発明では、ブリーダー抵抗の上層にはバリアメタル膜が積層されていないか、或いは、積層されていてもその一部に限られるので、ポリシリコン膜であるブリーダー抵抗に及ぶ応力が少なくなり、ブリーダー抵抗の抵抗値変動を抑えることができる。また、トランジスタ回路の配線として用いられる金属膜についてはバリアメタル膜が存在するので、配線の信頼性を損なう事もない。
以下に実施例として説明する態様が本発明を実施するための最良の形態である。
本発明の第１の実施例に係る半導体装置について、図１を参照して説明する。図１は、本実施例の半導体装置の断面図であり、図中右半分がトランジスタ回路、図中左半分がブリーダー抵抗回路を示す。
本実施例は、図１に示すように、ブリーダー抵抗回路においては、ブリーダー抵抗１０２の上層に層間絶縁膜１０７を配置し、その上層に金属膜として、反射防止膜（図示省略）、配線膜１０３を配置するものである。
本実施例は、図１に示すように、ブリーダー抵抗回路においては、ブリーダー抵抗１０２の上層に層間絶縁膜１０７を配置し、その上層に金属膜として、反射防止膜（図示省略）、配線膜１０３を配置するものである。
即ち、シリコン基板１００上にフィールド酸化膜１０５を介してシールド用電極１０１ａが第１層のポリシリコン膜により形成され、更にその上には絶縁膜（酸化膜）１０６が形成されている。また、シールド用電極１０１ａ上には絶縁膜１０６を介してブリーダー抵抗回路を構成するブリーダー抵抗１０２として第２層のポリシリコン膜が形成されている。絶縁膜１０６は、第１層のポリシリコン膜と第２層のポリシリコン膜とを絶縁するためのものである。フィールド酸化膜１０５はトランジスタ形成領域とブリーダー抵抗領域とを分けるものである。
更に、シールド用電極１０１ａとブリーダー抵抗１０２上には、層間絶縁膜１０７が積層され、その上には金属膜として配線膜１０３が配置されている。層間絶縁膜１０７はポリシリコン膜と配線層１０３とを絶縁するためのものであり、ＣＶＤにより形成された酸化膜等である。配線層１０３は、シールド用電極１０１ａとブリーダー抵抗１０２と一部接合している。配線膜１０３の上には、反射防止膜（図示省略）が配置される。
このように、ブリーダー抵抗１０２の上層には層間絶縁膜１０７が積層されるのみであり、応力も高い膜であるバリアメタル膜が配置されていないので、ポリシリコン膜であるブリーダー抵抗１０２には応力が及ぶことが少なく、ブリーダー抵抗１０２の抵抗値変動が抑制される。
一方、図１に示すように、トランジスタ回路においては、トランジスタ構造の上層に層間絶縁膜１０７を配置し、その上層に金属膜として、反射防止膜（図示省略）、配線膜１０３、バリアメタル膜１０４を配置するものである。
即ち、シリコン基板１００上にフィールド酸化膜１０５を介して、ゲート電極１０１ｂが第１層のポリシリコン膜により形成され、更にその上には絶縁膜（酸化膜）１０６が形成されている。ゲート電極１０１ｂの両側におけるシリコン基板１００上には、ゲート電極１０１ｂと共にトランジスタ回路を構成するドレイン（ソース）領域Ｄ、ソース（ドレイン）領域Ｓが構成されている。フィールド酸化膜１０５は、トランジスタ形成領域とブリーダー抵抗領域とを分けるものであり、ゲート電極１０１ｂの下部ではゲート酸化膜となる。
更に、ドレイン領域Ｄ及びソース領域Ｓ上には層間絶縁膜１０７が積層され、その上には金属膜としてバリアメタル膜１０４及び配線膜１０３が配置されている。層間絶縁膜１０７はポリシリコン膜と配線層１０３とを絶縁するためのものであり、ＣＶＤにより形成された酸化膜等である。配線層１０３は、バリアメタル膜１０４を介して、ドレイン領域Ｄ及びソース領域Ｓ接合している。配線膜１０３の上には、反射防止膜（図示省略）が配置される。層間絶縁膜１０７はポリシリコン膜と配線層とを絶縁するためのものであり、ＣＶＤにより形成された酸化膜等である。
つまり、本発明においては、トランジスタ回路の配線として用いられる金属膜については、配線の信頼性の見地から、反射防止膜／配線膜１０３／バリアメタル膜１０４よりなる既存構造からの変更をしない。
なお、トランジスタ回路、ブリーダー抵抗回路の双方において、金属膜の最上層となる反射防止膜は必要性に応じて省略することができる。また、トランジスタ回路としては、ブリーダー抵抗を使用する電源系ＩＣ（例えば、ボルテージディテクタ等）とすることができる。
なお、トランジスタ回路、ブリーダー抵抗回路の双方において、金属膜の最上層となる反射防止膜は必要性に応じて省略することができる。また、トランジスタ回路としては、ブリーダー抵抗を使用する電源系ＩＣ（例えば、ボルテージディテクタ等）とすることができる。
このように説明したように、本実施例によれば、ブリーダー抵抗回路においてブリーダー抵抗１０２の上層部分に配置される金属膜にはバリアメタル膜が存在しないので、その下層のブリーダー抵抗１０２には応力が及ぶことが少なく、ブリーダー抵抗１０２の抵抗値変動が抑制される。これによって精度の良いブリーダー抵抗を得ることができる。
一方、トランジスタ回路の配線として用いられる金属膜についてはバリアメタル膜１０４が存在するので、配線の信頼性を損なう事もない。
一方、トランジスタ回路の配線として用いられる金属膜についてはバリアメタル膜１０４が存在するので、配線の信頼性を損なう事もない。
本発明の第２の実施例に係る半導体装置について、図２を参照して説明する。図２は、本実施例の半導体装置の断面図であり、図中右半分がトランジスタ回路、図中左半分がブリーダー抵抗回路を示す。
本実施例は、ブリーダー抵抗回路においてはブリーダー抵抗１０２の上層に層間絶縁膜１０７を配置し、その上層に金属膜として、反射防止膜（図示省略）／配線膜１０３を配置し、ブリーダー抵抗１０２と配線膜１０３の接合部のみバリアメタル膜１０４を残し、他のブリーダー抵抗領域ではバリアメタル膜を除去したものである。
一方、トランジスタ回路においてはトランジスタ構造の上層に層間絶縁膜１０７を配置し、その上層に金属膜として、反射防止膜（図示省略）／配線膜１０３／バリアメタル膜１０４を配置したものである。
一方、トランジスタ回路においてはトランジスタ構造の上層に層間絶縁膜１０７を配置し、その上層に金属膜として、反射防止膜（図示省略）／配線膜１０３／バリアメタル膜１０４を配置したものである。
従って、本実施例においては、ブリーダー抵抗１０２は、バリアメタル膜１０４を介して配線膜１０３と接合しているため、バリアメタル膜１０４から応力が及ぶことは避けられないものの、バリアメタル膜１０４は配線膜１０３と接合する部分に限られ、他の領域では除去されるため、バリアメタル膜１０４からブリーダー抵抗１０２への応力の影響を最小限に抑えられ、ブリーダー抵抗１０２の抵抗値変動が抑制される。これによって精度の良いブリーダー抵抗を得ることができる。更には、バリアメタル膜１０４により配線の信頼性を確保できるという利点もある。
尚、その他の構成については、前述した実施例１と同様であり、同一箇所には同一符号を付して、重複する説明を省略する。
尚、その他の構成については、前述した実施例１と同様であり、同一箇所には同一符号を付して、重複する説明を省略する。
本発明の第３の実施例に係る半導体装置の製造方法について、図３〜図１１を参照して説明する。図３〜図１１は、本実施例の半導体装置の製造工程を示す断面図であり、図中右半分がトランジスタ回路、図中左半分がブリーダー抵抗回路を示す。
予め、図３に示すように、シリコン基板１００上にフィールド酸化膜１０５を介して、ブリーダー抵抗領域においてはシールド用電極１０１ａが、トランジスタ回路領域においてはゲート電極１０１ｂが何れも第１層のポリシリコン膜により形成され、更にその上には絶縁膜（酸化膜）１０６が形成されている。ゲート電極１０１ｂの両側におけるシリコン基板１００上には、ゲート電極１０１ｂと共にトランジスタ回路を構成するドレイン（ソース）領域Ｄ、ソース（ドレイン）領域Ｓが構成され、また、シールド用電極１０１ａ上には絶縁膜１０６を介してブリーダー抵抗回路を構成するブリーダー抵抗１０２として第２層のポリシリコン膜が形成されている。
絶縁膜１０６は、第１層のポリシリコン膜と第２層のポリシリコン膜とを絶縁するためのものである。更に、シールド用電極１０１ａ、ブリーダー抵抗１０２、ドレイン（ソース）領域Ｄ及びソース（ドレイン）領域Ｓ上には、電気的な接続を取るためのコンタクトホールＣがそれぞれ形成されるよう層間絶縁膜１０７が積層されている。層間絶縁膜１０７はポリシリコン膜と配線層とを絶縁するためのものであり、ＣＶＤにより形成された酸化膜等である。
先ず、図４に示すように、コンタクトホールＣを含んで、層間絶縁膜１０７上には、バリアメタル膜１０４を積層させ、図５に示すように、バリアメタル膜１０４上には、フォトレジスト１０８を積層する。図５では、既に塗布と露光と現像が済んだ状態であるため、フォトレジスト１０８には、コンタクトホールＣを除いてブリーダー抵抗領域に開口部が形成されている。
次に、図６に示すように、フォトレジスト１０８をマスクとして、開口部におけるバリアメタル膜１０４をエッチングにより部分的に除去する。従って、フォトレジスト１０８の開口部においては、層間絶縁膜１０７が露出する。尚、バリアメタル膜１０４は、トランジスタ回路領域においては除去されず残存し、ブリーダー抵抗回路領域においても、コンタクトホールＣを含む周辺部は除去されず残存する。
引き続き、図７に示すように、フォトレジスト１０８をプラズマ処理等により剥離して、トランジスタ回路領域においるバリアメタル膜１０４と、ブリーダー抵抗回路領域におけるコンタクトホールＣを含む周辺部のバリアメタル膜１０４とをそれぞれ露出する。
そして、図８に示すように、バリアメタル膜１０４の一部除去により露出した層間絶縁膜１０７及び除去されなかったバリアメタル膜１０４の上に、Ａl，Ａl−Ｃu等の配線層１０３をスパッタ等で堆積させ、図９に示すように、配線を形成するためのフォトレジスト１０９を塗布・露光・現像してパターニングする。
そして、図８に示すように、バリアメタル膜１０４の一部除去により露出した層間絶縁膜１０７及び除去されなかったバリアメタル膜１０４の上に、Ａl，Ａl−Ｃu等の配線層１０３をスパッタ等で堆積させ、図９に示すように、配線を形成するためのフォトレジスト１０９を塗布・露光・現像してパターニングする。
更に、図１０に示すように、フォトレジスト１０９をマスクとして、配線を形成するために配線層１０３をエッチングし、図１１に示すように、フォトレジスト１０９をプラズマ処理等により剥離する。
尚、この後、図示は省略するが、表面保護のため、パッシベーション膜（酸化膜主体の絶縁膜）を形成する。
尚、この後、図示は省略するが、表面保護のため、パッシベーション膜（酸化膜主体の絶縁膜）を形成する。
上述したように本実施例に係る半導体装置の製造方法によれば、トランジスタ領域及び前記ブリーダー抵抗領域の上には層間絶縁膜１０７を介して金属膜としてバリアメタル膜１０４及び配線膜１０３を形成した後、トランジスタ領域におけるバリアメタル膜１０４は残す一方、ブリーダー抵抗回路におけるバリアメタル膜１０４は、ブリーダー抵抗１０２に接合する部分以外を除去するので、応力も高い膜であるバリアメタル膜１０４からポリシリコン膜であるブリーダー抵抗１０２には及ぶ応力による抵抗値変動を最小限に抑えることが可能となる。
尚、上記実施例では、ブリーダー抵抗１０２に接合する部分におけるバリアメタル膜１０４を残したが、配線の信頼性の問題がなければ、ブリーダー抵抗領域のバリアメタル膜を全て除去するようにしても良い。
本発明は、トランジスタ回路とブリーダー抵抗回路とを備えた半導体装置及びその製造方法であって、ブリーダー抵抗の応力による抵抗値変動を抑制するものとして広く産業上の利用が可能なものである。
１００ シリコン基板
１０１ａ シールド用電極（第１層のポリシリコン）
１０１ｂ ゲート電極（第１層のポリシリコン）
１０２ ブリーダー抵抗（第２層のポリシリコン）
１０３ 配線膜
１０４ バリアメタル膜
１０５ フィールド酸化膜
１０６ 絶縁膜（酸化膜）
１０７ 層間絶縁膜
１０８，１０９ フォトレジスト
Ｃ コンタクトホール
Ｄ ドレイン（ソース）領域
Ｓ ソース（ドレイン）領域
１０１ａ シールド用電極（第１層のポリシリコン）
１０１ｂ ゲート電極（第１層のポリシリコン）
１０２ ブリーダー抵抗（第２層のポリシリコン）
１０３ 配線膜
１０４ バリアメタル膜
１０５ フィールド酸化膜
１０６ 絶縁膜（酸化膜）
１０７ 層間絶縁膜
１０８，１０９ フォトレジスト
Ｃ コンタクトホール
Ｄ ドレイン（ソース）領域
Ｓ ソース（ドレイン）領域
Claims (6)
- トランジスタ構造の上に層間絶縁膜を介して金属膜を積層してなるトランジスタ回路と、ポリシリコン膜よりなるブリーダー抵抗の上に層間絶縁膜を介して金属膜を積層してなるブリーダー抵抗回路とを備えた半導体装置において、前記トランジスタ回路において積層される前記金属膜はバリアメタル膜及び配線膜からなる一方、前記ブリーダー抵抗回路に積層される前記金属膜は配線膜からなることを特徴とする半導体装置。
- トランジスタ構造の上に層間絶縁膜を介して金属膜を積層してなるトランジスタ回路と、ポリシリコン膜よりなるブリーダー抵抗の上に層間絶縁膜を介して金属膜を積層してなるブリーダー抵抗回路とを備えた半導体装置において、前記トランジスタ回路において積層される前記金属膜はバリアメタル膜及び配線膜からなる一方、前記ブリーダー抵抗回路に積層される前記金属膜は、前記ブリーダー抵抗と接合する部分をバリアメタル膜とする以外は、配線膜からなることを特徴とする半導体装置。
- 前記金属膜は、必要性に応じて反射防止膜を含むことを特徴とする請求項１又は２記載の半導体装置。
- 請求項１記載の半導体装置を製造する半導体製造方法であって、前記トランジスタ構造及び前記ブリーダー抵抗の上に前記層間絶縁膜を介して前記金属膜としてバリアメタル層及び配線膜を形成した後、前記トランジスタ構造における前記バリアメタル層は残す一方、該ブリーダー抵抗回路における前記バリアメタル層を除去することを特徴とする半導体装置の製造方法。
- 請求項２記載の半導体装置を製造する半導体製造方法であって、前記トランジスタ構造及び前記ブリーダー抵抗の上に前記層間絶縁膜を介して前記金属膜としてバリアメタル層及び配線膜を形成した後、前記トランジスタ構造における前記バリアメタル層は残す一方、該ブリーダー抵抗回路における前記バリアメタル層は、前記ブリーダー抵抗に接合する部分以外を除去することを特徴とする半導体装置の製造方法。
- 前記金属膜は、必要性に応じて反射防止膜を含むことを特徴とする請求項４又は５記載の半導体装置の製造方法。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076281A (ja) * | 2000-08-30 | 2002-03-15 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
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Patent Citations (3)
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|---|---|---|---|---|
| JP2002076281A (ja) * | 2000-08-30 | 2002-03-15 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP2003152100A (ja) * | 2001-11-13 | 2003-05-23 | Ricoh Co Ltd | 半導体装置 |
| JP2006222410A (ja) * | 2004-11-10 | 2006-08-24 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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