JP2009088001A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2009088001A JP2009088001A JP2007252205A JP2007252205A JP2009088001A JP 2009088001 A JP2009088001 A JP 2009088001A JP 2007252205 A JP2007252205 A JP 2007252205A JP 2007252205 A JP2007252205 A JP 2007252205A JP 2009088001 A JP2009088001 A JP 2009088001A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film
- connection electrode
- insulating layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】従来の半導体装置では、層間絶縁層のSOG膜から発生する脱ガスにより接続用電極が酸化し、接続用電極上の抵抗値が低減され難いという問題があった。
【解決手段】本発明の半導体装置では、接続用電極26上のTEOS膜27、SiN膜28に開口領域29、31が形成される。開口領域29、31では、接続用電極26上にメッキ用金属層32、Cuメッキ層34が積層される。そして、接続用電極26が開口領域29、31から露出する際、SOG膜14、22が露出することがなく、接続用電極26がSOG膜14、22から発生する脱ガスにより酸化されず、接続用電極26上の抵抗値が低減される。
【選択図】図1
【解決手段】本発明の半導体装置では、接続用電極26上のTEOS膜27、SiN膜28に開口領域29、31が形成される。開口領域29、31では、接続用電極26上にメッキ用金属層32、Cuメッキ層34が積層される。そして、接続用電極26が開口領域29、31から露出する際、SOG膜14、22が露出することがなく、接続用電極26がSOG膜14、22から発生する脱ガスにより酸化されず、接続用電極26上の抵抗値が低減される。
【選択図】図1
Description
本発明は、再配線層と接続する接続用電極での抵抗値を低減するための半導体装置及びその製造方法に関する。
従来の半導体ウエハの製造方法の一実施例として、下記の製造方法が知られている。半導体素子の拡散層等が形成された半導体ウエハ上に窒化シリコン膜から成る第1の保護膜を成膜する。第1の保護膜上等に第1の配線層を形成した後、第1の保護膜上にポリイミド膜から成る第2の保護膜を成膜する。そして、第2の保護膜上等に第2の配線層を形成した後、ポリイミド膜から成る第3の保護膜を成膜する。このとき、半導体素子領域の周囲に、第1の配線層と第2の配線層から成る周縁パターンを形成する。その後、周縁パターン間の第1〜第3の保護膜を除去し、開口することでスクライブラインを形成した後、開口領域から露出する半導体ウエハをダイシング・ソーで切断し、チップ状態にする(例えば、特許文献1参照。)。
従来の半導体ウエハの一実施例として、下記の構造が知られている。半導体ウエハの中央領域には、複数の半導体チップ領域が碁盤目状に形成される。各半導体チップ領域には、イオン注入法等により、半導体回路が形成される。そして、各半導体チップ領域上には、リンドープ酸化珪素膜、第1電極配線層、プラズマ窒化珪素層、第2電極配線層、オーバーコート層等が積層される。そして、半導体ウエハは、スクライブラインに沿ってダイシングされるが、スクライブラインでは上記オーバーコート層等が積層されず、半導体ウエハが露出される(例えば、特許文献2参照。)。
従来の半導体装置の一実施例として、下記の構造が知られている。シリコン基板上には、第1の金属配線(下層配線)と第2の金属配線(上層配線)が形成され、多層配線構造が形成される。そして、第1の金属配線と第2の金属配線との間には、NSG(Non−doped Silicate Glass)膜上にSOG(Spin On Glass)膜を積層した多層の層間絶縁膜層が2層連続して形成される。この構造により、第1の金属配線により生じた凹部が埋設され、多層の層間絶縁膜層の平坦性が実現される(例えば、特許文献3参照。)。
特開平8−172062号公報(第3−4頁、第4−5図)
特開平5−41449号公報(第3−4頁、第1図)
特開2003−218116号公報(第3−4頁、第1図)
上述したように、従来の半導体ウエハの製造方法では、半導体ウエハのスクライブライン上の第1〜第3の保護膜を除去し、開口することで、半導体ウエハを露出させる。そして、ダイシング・ソーで露出した領域の半導体ウエハを切断する。一方、半導体チップと外部端子等との電気的接続のため、パッド電極上の第3の保護膜も開口され、その開口部からパッド電極も露出する。このとき、第1配線層及び第2配線層により第1〜第3の保護膜に段差が形成され、その段差による第1配線、第2配線層の断線等を防止するため、第1〜第3の保護膜の中には、その保護膜の平坦性を実現するために、SOG膜が用いられることが多い。この製造方法により、スクライブラインの開口部から露出するSOG膜から発生する脱ガスにより、パッド電極表面が酸化され、パッド電極の接続領域での抵抗値が低減され難いという問題がある。特に、パッド電極と電気的に接続する再配線層が、第3の保護膜上に形成される構造では、パット電極表面の酸化膜にワイヤーボンディング時における衝撃が加わることで、その酸化膜が破壊されることがなく、パッド電極表面には酸化膜が層状に残存する。そのため、パッド電極上では、パッド電極と再配線層との間に層状の酸化膜が残存し、その酸化膜により抵抗値が低減され難いという問題がある。
また、従来の半導体ウエハの製造方法では、半導体ウエハのスクライブラインを切断する際に、第1〜第3の保護膜の有機系材料がダイシング・ソーに粘着して捲くれ上がることを防止するため、切断領域の第1〜第3の保護膜に開口部を形成する。この製造方法により、開口部を形成するためにマスク枚数が増加し、第1〜第3の保護膜を除去する工程が必要となり、製造コストを低減し難いという問題がある。更に、開口部を形成する際にマスクずれ幅を考慮する必要があり、半導体チップサイズを縮小し難いという問題がある。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、スクライブライン領域が周囲に配置される素子形成領域を有する半導体基板と、前記半導体基板上に形成され、脱ガス膜を有する第1の絶縁層と、前記第1の絶縁層内に形成される少なくとも1層以上の配線層と、前記第1の絶縁層上に形成され、前記配線層の中の最上層に位置する接続用電極と、前記接続用電極を被覆する第2の絶縁層と、前記接続用電極を露出するように、前記第2の絶縁層に形成される第1の開口領域と、前記第1の開口領域を介して前記接続用電極と接続し、前記第2の絶縁層上に形成される再配線層とを有し、前記スクライブライン領域では、前記脱ガス膜上面の前記第2の絶縁層は、未開口であることを特徴とする。従って、本発明では、接続用電極表面が酸化されることを防止し、接続用電極での接続抵抗値が低減される。
また、本発明の半導体装置の製造方法では、半導体基板上に、少なくとも1層以上の配線層が配置され、前記配線層上の段差を埋設する脱ガス膜を有する第1の絶縁層を形成する工程と、前記第1の絶縁層上に前記配線層の中の最上層に位置する接続用電極を形成し、前記接続用電極を被覆するように第2の絶縁層を形成した後、前記接続用電極が露出するように前記第2の絶縁層に第1の開口領域を形成する工程と、前記第1の開口領域を介して前記接続用電極と接続するように、前記第2の絶縁層上に再配線層を形成する工程と、前記脱ガス膜が、第2の絶縁層に被覆される前記半導体基板のスクライブライン領域を切断する工程とを有することを特徴とする。従って、本発明では、接続用電極上に第1の開口領域を形成する際には脱ガス膜が露出することがなく、接続用電極表面が酸化することを防止できる。
本発明では、接続用電極表面にSOG膜から発生する脱ガスによる酸化膜が形成され難く、接続用電極上にはスパッタリング法による金属膜及びCuメッキ層が形成される。この構造により、接続用電極上での抵抗値が低減される。
本発明では、スクライブライン領域に切断用の開口部を形成することなく、半導体ウエハから個々の半導体チップへと切断されることで、半導体チップサイズが縮小される。
本発明では、接続用電極上の配線層としてCuメッキ層が用いられ、配線抵抗値が低減される。
本発明では、ポリベンズオキサゾール膜またはポリイミド樹脂膜が樹脂層として用いられ、湿気等の外部環境から半導体素子の劣化が防止される。
本発明では、層間絶縁層のSOG膜が露出しない状態において、接続用電極上に開口領域を形成し、スパッタリング法による金属膜及びCuメッキ層を形成する。この製造方法により、接続用電極表面に酸化膜が形成され難く、接続用電極上での抵抗値が低減される。
本発明では、半導体ウエハのスクライブライン領域に切断用の開口部を形成することなく、半導体ウエハを切断することで、半導体チップサイズを縮小でき、接続用電極表面の酸化を防止できる。
以下に、本発明の実施の形態である半導体装置について、図1を参照し、詳細に説明する。図1は、本実施の形態の半導体装置を説明するための断面図である。
図1に示す如く、シリコン基板1には、素子形成領域及びスクライブライン領域が配置される。素子形成領域には、拡散領域により半導体素子が形成される。尚、シリコン基板1としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、シリコン基板1としては、化合物半導体基板であってもよい。また、図1では、半導体ウエハから切断した後の半導体チップの断面図を示している。そして、切断前の半導体ウエハには、複数の半導体チップが碁盤目状に配置され、個々の半導体チップの素子形成領域は、半導体ウエハの縦横に走るスクライブライン領域により囲まれる。
シリコン酸化膜2が、例えば、熱酸化法やCVD(Chemical Vapor Deposition)法によりシリコン基板1上に形成される。そして、シリコン酸化膜2には、フォトリソグラフィ技術を用い、例えば、CHF3またはCF4系のガスを用いたドライエッチングにより、コンタクトホール3が形成される。
タングステン(W)層4が、例えば、CVD法によりコンタクトホール3を埋設する。
第1の配線層5、6が、シリコン酸化膜2上に形成される。第1の配線層5、6は、例えば、バリアメタル膜7上に金属膜8が形成され、その金属膜8上に反射防止膜9が形成される。そして、バリアメタル膜7は、例えば、チタン(Ti)やチタンナイトライド(TiN)等の高融点金属から成る。また、金属膜8は、例えば、アルミニウム(Al)膜やアルミニウム−シリコン(Al−Si)膜、アルミニウム−シリコン−銅(Al−Si−Cu)膜、アルミニウム−銅(Al−Cu)膜等から選択されて成るアルミニウム(Al)を主体とする合金膜から成る。また、反射防止膜9は、例えば、TiN、チタンタングステン(TiW)等の高融点金属から成る。
TEOS(Tetra−Ethyl−Orso−Silicate)膜10が、例えば、CVD法により、第1の配線層5、6上を含め、シリコン酸化膜2上に形成される。このとき、丸印11、12、13で示すように、第1の配線層5、6の端部近傍では、TEOS膜10に段差が形成される。
SOG(Spin On Glass)膜14が、例えば、回転塗布法により、TEOS膜10の段差を埋設するように、TEOS膜10上に形成される。詳細は後述するが、SOG膜14は、比較的低温により成膜されるため、後工程の熱(高温熱処理工程での熱)が加わることで、SOG膜14内に残留する有機成分やアルコール等の溶媒が気化し、脱ガスとして排出される。つまり、本実施の形態では、SOG膜、オゾンTEOS膜等のように、成膜後に上記脱ガスを発生する膜を脱ガス膜と呼ぶ。
TEOS膜15が、SOG膜14上を含め、TEOS膜10上に形成される。TEOS膜10、15及びSOG膜14により層間絶縁層が形成される。そして、TEOS膜10とSOG膜14との積層構造上に、TEOS膜15が積層されることで、第1の配線層5、6上の層間絶縁層の平坦性が実現される。
コンタクトホール16が、TEOS膜10、15及びSOG膜14により成る層間絶縁層に形成される。
第2の配線層17が、TEOS膜15上に形成される。第2の配線層17は、第1の配線層5、6と同様に、バリアメタル膜、金属膜、反射防止膜の積層構造により成る。そして、第2の配線層17が、コンタクトホール16を埋設し、第1の配線層6と第2の配線層17とが電気的に接続される。尚、コンタクトホール16は、コンタクトホール3と同様に、W層により埋設される場合でも良い。
TEOS膜18が、第2の配線層17上を含め、TEOS膜15上に形成される。このとき、丸印19、20、21で示すように、第1及び第2の配線層5、6、17の端部上では、TEOS膜18に段差が形成される。
SOG膜22が、TEOS膜18の段差を埋設するように、TEOS膜18上に形成される。
TEOS膜23が、SOG膜22上を含め、TEOS膜18上に形成される。TEOS膜18、23及びSOG膜22により層間絶縁層が形成される。そして、TEOS膜18とSOG膜22との積層構造上に、TEOS膜23が積層されることで、第1及び第2の配線層5、6、17上の層間絶縁層の平坦性が実現される。
コンタクトホール24が、TEOS膜18、23及びSOG膜22により成る層間絶縁層に形成される。
第3の配線層25及び接続用電極26が、TEOS膜23上に形成される。第3の配線層25及び接続用電極26は、第1の配線層5、6と同様に、バリアメタル膜、金属膜、反射防止膜の積層構造により成る。そして、第3の配線層25が、コンタクトホール24を埋設し、第2の配線層17と第3の配線層25とが電気的に接続される。尚、接続用電極26は、第3の配線層と同一工程により形成され、所望の第3の配線層と連続して形成される。そして、接続用電極26は、メッキ用金属層32及び銅メッキ層34と電気的に接続する領域である。接続用電極26の配線幅は、目的に応じて、第3の配線層よりも配線幅が広くなる場合でも良い。また、コンタクトホール24は、コンタクトホール3と同様に、W層により埋設される場合でも良い。
TEOS膜27が、第3の配線層25及び接続用電極26上を含め、TEOS膜23上に形成される。そして、シリコン窒化(SiN)膜28が、例えば、プラズマCVD法により、TEOS膜27上に形成される。SiN膜28は、耐湿性に優れ、下層の層間絶縁層への水分の浸入を防止し、配線層の腐食を防止する。そして、TEOS膜27及びSiN膜28によりジャケットコート膜が形成される。
開口領域29が、接続用電極26上のTEOS膜27及びSiN膜28を開口して形成される。開口領域29は、フォトリソグラフィ技術を用い、例えば、CHF3またはCF4系のガスを用いたドライエッチングにより形成される。このとき、接続用電極26の反射防止膜も同時に開口される。
樹脂層30が、SiN膜28上に形成される。樹脂層30は、例えば、ポリベンズオキサゾール(PBO)膜、ポリイミド樹脂膜等から成る。そして、PBO膜は、感光性樹脂であり、高耐熱性、高機械特性及び低誘電性等の特性を有する膜である。更に、PBO膜は、湿気等の外部環境から半導体素子の劣化を防止し、半導体素子の表面を安定化させることができる。
開口領域31が、接続用電極26上の樹脂層30を開口して形成される。開口領域31は、フォトリソグラフィ技術を用い、例えば、ウエットエッチングにより形成される。そして、開口領域31は、TEOS膜27及びSiN膜28から成るジャケットコート膜に形成された開口領域29の内側に配置され、開口領域31からは接続用電極26が露出する。
メッキ用金属層32が、開口領域31内を含む樹脂層30上面に形成される。そして、メッキ用金属層32は、開口領域31内では接続用電極26の金属膜33と直接接続する。
このメッキ用金属層32としては、二つのタイプの膜が積層して設けられる。一つ目の膜は、高融点金属膜であり、例えば、クロム(Cr)層、Ti層またはTiW層であり、スパッタリング法により形成される。一つ目の膜は、メッキ用金属層32上にメッキ層を形成する際のシード層として用いられる。更に、この一つ目の膜の上には二つ目の膜として、Cu層またはニッケル(Ni)層が、例えば、スパッタリング法により形成される。二つ目の膜は、メッキ用金属層32上にメッキ層を形成する際の種として用いられる。そして、樹脂層30としてPBO膜を用いた場合、例えば、メッキ用金属層32としてCr層を用いることで、PBO膜とCr層との密着性及びCr層とCuメッキ層34との密着性により、PBO膜とCuメッキ層34間の密着性が向上される。
Cuメッキ層34が、メッキ用金属層32上面に、例えば、電解メッキ法により形成される。Cuメッキ層34が形成される場合には、メッキ用金属層32としてCu層が用いられる。そして、メッキ用金属層32及びCuメッキ層34により、再配線層35が形成される。
一方、Cuメッキ層34に換えて金(Au)メッキ層が形成される場合には、メッキ用金属層32として、Cu層に換えてNi層が用いられる。
尚、図1では、メッキ用金属層32としてCu層を形成し、当該Cu層上面にCuメッキ層34を形成する場合を図示する。そのため、メッキ用金属層32としてのCu層は、実質、電解メッキ法によりCuメッキ層34と置き換わるため、Cuメッキ層34と一体に図示している。また、Cuメッキ層34に換えて、メッキ用金属層32上に、例えば、Auまたは半田から成るバンプ電極を形成する場合でもよい。
樹脂層36が、Cuメッキ層34上を含め、樹脂層30上面に形成される。樹脂層36は、例えば、ポリベンズオキサゾール(PBO)膜またはポリイミド樹脂膜等から成る。そして、樹脂層36には開口領域37が形成され、開口領域37からはCuメッキ層34の一部38が露出する。
Cuメッキ層34の一部38は、パッド電極として用いられ、Cuメッキ層34の一部38上には、開口領域37を介してバンプ電極(図示せず)が形成される場合でも良い。このとき、バンプ電極は、例えば、下層からCu、Au、半田の順に形成される。一方、Cuメッキ層34の一部38に金属細線(図示せず)が、ワイヤーボンディングにより接続される場合でも良い。
図示したように、素子形成領域とスクライブライン領域の境界領域には、第1〜第3の配線層6、17、25の一部を用いてシールリング39が形成される。シールリング39は、スクライブライン領域と同様に、素子形成領域の最外周に一環状に配置される。そして、シールリング39は、半導体ウエハ(図示せず)から個々の半導体チップへと切断する際に、スクライブライン領域から素子形成領域へとクラックが入ることを防止する。また、シールリング39は、TEOS膜等の絶縁層が、切断時にダイシングブレード54(図7参照)に粘着して捲くれ上がった場合に、素子形成領域までその捲き上がりが進行することを防止する。
本実施の形態では、接続用電極26上に開口領域29、31を形成し、開口領域31を介して再配線層35を形成する際、スクライブライン領域にSOG膜14、22が露出する開口領域がなく、SOG膜から発生する脱ガスにより、接続用電極26表面が酸化されることを防止できる。この構造により、再配線層35と接続用電極26との接続領域における抵抗値が低減される。具体的には、開口領域31の開口面積が1600(μm2)であり、スクライブライン領域にSOG膜が露出する構造と露出しない構造とを比較する。SOG膜が露出し、接続用電極26表面が脱ガスにより酸化する構造では、接続用電極26上での抵抗値が、49.5(mΩ)程度となる。一方、SOG膜が露出せず、接続用電極26表面が脱ガスにより酸化しない構造では、接続用電極26上での抵抗値が、7.2(mΩ)程度となる。尚、上記抵抗値は、測定方法としてはケルビン法を用い、例えば、100(mA)の電流により測定した場合のデータである。
更に、Cuメッキ層34(メッキ用金属層32も含む)が、再配線層35として用いられることで、Al配線層の場合と比較して、配線抵抗値が低減される。具体的には、Cu配線層のシート抵抗値は、2.0(μΩ・cm)程度であり、Al配線層のシート抵抗値は、3.0(μΩ・cm)程度である。更に、配線層としてのCuメッキ層34は、電解メッキ法により形成されることで、その膜厚が10.0(μm)程度となる。一方、Al配線層は、スパッタリング法により形成されることで、その膜厚が2.0〜3.0(μm)程度となる。つまり、Cuメッキ層34が配線層として用いられることで、その膜厚によっても配線抵抗値が低減される。
尚、本実施の形態では、接続用電極26を含み、3層のAl膜またはAl合金膜を有する配線層上に銅メッキ層34を形成する構造について説明したが、この場合に限定するものではない。例えば、銅メッキ層34の下層に少なくとも2層以上のAl膜またはAl合金膜を有する配線層が形成され、配線層による層間絶縁層の凹凸を平坦化するためにSOG膜が用いられる構造であれば良い。その他、本発明の趣旨を逸脱しない範囲で、種々の変更が可能である。
次に、本発明の実施の形態である半導体装置の製造方法について、図2〜図7を参照し、詳細に説明する。図2〜図7は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、本実施の形態では、図1に示す構造の製造方法を説明するため、同一の構成部材には同一の符番を付している。
先ず、図2に示す如く、シリコン基板(半導体ウエハ)1を準備し、シリコン基板1上にシリコン酸化膜2を形成する。シリコン酸化膜2は、例えば、熱酸化膜法により形成され、酸化性雰囲気下において700〜1200(℃)に加熱することで形成される。尚、シリコン酸化膜2としては、熱酸化膜法により形成したシリコン酸化膜上に、例えば、CVD法により形成したシリコン酸化膜を堆積する場合でも良い。また、シリコン基板1としては、単結晶基板でなるもの、単結晶基板上にエピタキシャル層が形成されるものが考えられる。また、シリコン基板1としては、化合物半導体基板であってもよい。当然であるが、シリコン基板1(エピタキシャル層が形成されている場合には、エピタキシャル層も含む)には、拡散領域により半導体素子が形成される。
次に、シリコン酸化膜2にフォトリソグラフィ技術を用い、例えば、CHF3またはCF4系のガスを用いたドライエッチングにより、コンタクトホール3を形成する。そして、シリコン酸化膜2上に、例えば、CVD法によりW層4を形成し、選択的に除去することで、コンタクトホール3をW層4により埋設する。
次に、シリコン酸化膜2上に第1の配線層5、6を形成する。具体的には、シリコン基板1上に、例えば、スパッタリング法により、バリアメタル膜7として、TiやTiN等の高融点金属を堆積する。連続して、シリコン基板1上に、例えば、スパッタリング法により、金属膜8として、例えば、Al膜またはAl−Si膜、Al−Si−Cu膜、Al−Cu膜等から選択されて成るAl合金膜を堆積する。更に、連続して、シリコン基板1上に、例えば、スパッタリング法により、反射防止膜9として、例えば、TiN、TiW等の高融点金属を堆積する。その後、フォトリソグラフィ技術及びエッチング技術を用い、前述したバリアメタル膜7、金属膜8及び反射防止膜9を選択的に除去し、第1の配線層5、6を形成する。
次に、第1の配線層5、6上を含む、シリコン酸化膜2上に層間絶縁層41を形成する。層間絶縁層41は、TEOS膜10、SOG膜14、TEOS膜15の順序で積層して形成される。そして、TEOS膜10、15は、例えば、CVD法により400(℃)程度に加熱された状態にて成膜される。また、SOG膜14は、例えば、回転塗布法により、TEOS膜10上に塗布された後、150〜200(℃)で乾燥を行い、400(℃)で焼成される。そして、SOG膜14は、有機SOG(シロキサン、メチルシルセスキオキサン等)や無機SOG(ポリシラザン、ハイドロゲンシルセスキオキサン、シリケート等)に分類される。SOG膜14は、層間絶縁層41の平坦性を保つために用いられるため、Al等から成る第1の配線層5、6の融点よりも低い温度で成膜される。そのため、SOG膜14が露出する領域を有すると、その露出領域からSOG膜14内に残留する有機成分やアルコール等の溶媒が、後工程の熱処理により気化し、脱ガスとして排出される。尚、本実施の形態では、半導体ウエハから個々の半導体チップに切断されるまでの間は、SOG膜14が露出しない製造方法となる。
次に、図3に示す如く、層間絶縁層41にフォトリソグラフィ技術を用い、例えば、CHF3またはCF4系のガスを用いたドライエッチングにより、コンタクトホール16を形成する。
次に、TEOS膜15上に第2の配線層17を形成する。第1の配線層5、6と同様に、第2の配線層17は、例えば、スパッタリング法により、バリアメタル膜42、金属膜43、反射防止膜44から成る。このとき、第2の配線層17によりコンタクトホール16を埋設する。
次に、第2の配線層17上を含む、TEOS膜15上に層間絶縁層45を形成する。層間絶縁層45は、TEOS膜18、SOG膜22、TEOS膜23の順序で積層して形成される。そして、TEOS膜18、23は、例えば、CVD法により400(℃)程度に加熱された状態にて成膜される。また、SOG膜22は、例えば、回転塗布法により、TEOS膜18上に塗布された後、150〜200(℃)で乾燥を行い、400(℃)で焼成される。尚、SOG膜14と同様に、SOG膜22は、露出する領域を有するとその露出領域から、SOG膜22内に残留する有機成分やアルコール等の溶媒等が、後工程の熱処理により気化し、脱ガスとして排出される。しかし、本実施の形態では、半導体ウエハから個々の半導体チップに切断されるまでの間は、SOG膜22が露出しない製造方法となる。
次に、図4に示す如く、層間絶縁層45にフォトリソグラフィ技術を用い、例えば、CHF3またはCF4系のガスを用いたドライエッチングにより、コンタクトホール24を形成する。
次に、TEOS膜23上に第3の配線層25及び接続用電極26を形成する。第1の配線層5、6と同様に、第3の配線層25及び接続用電極26は、例えば、スパッタリング法により、バリアメタル膜46、49、金属膜47、33、反射防止膜48、50から成る。尚、接続用電極26は、第3の配線層25と同一工程で形成され、接続用電極26は、再配線層35(図1参照)としてのメッキ用金属層32(図5参照)及びCuメッキ層34(図5参照)と接続する領域をいう。
次に、第3の配線層25上を含む、TEOS膜23上にジャケットコート膜51を形成する。ジャケットコート膜51は、TEOS膜27上にSiN膜28が積層して形成される。TEOS膜27は、例えば、CVD法により400(℃)程度に加熱された状態にて成膜される。また、SiN膜28は、例えば、プラズマCVD法により400(℃)程度に加熱された状態にて成膜される。
次に、接続用電極26上のジャケットコート膜51に開口領域29を形成する。開口領域29は、例えば、CHF3またはCF4系のガスを用いたドライエッチングにより、TEOS膜27、SiN膜28を開口し、形成される。このとき、接続用電極26の反射防止膜50も同時に開口され、接続用電極26表面には、金属膜33としてのAl膜またはAl合金膜が露出される。
次に、図5に示す如く、SiN膜28上に樹脂層30を形成する。樹脂層30としては、例えば、回転塗布法によりPBO膜またはポリイミド樹脂膜等が用いられる。そして、フォトリソグラフィ技術を用い、例えば、現像液を用いたウエットエッチング技術により、接続用電極26上の樹脂層30に開口領域31を形成する。このとき、スクライブライン領域では、切断時に樹脂層30がダイシングブレード54(図7参照)に粘着して捲くれ上がることを防止するため、スクライブセンター近傍領域の樹脂層30も除去される。また、開口領域31は、開口領域29の内側に配置され、開口領域31からも接続用電極26の金属膜33が露出する。
次に、開口領域31内及び樹脂層30上にメッキ用金属層32を形成する。メッキ用金属層32としては、例えば、スパッタリング法によりCr層52とCu層53とを全面に堆積する。そして、Cuメッキ層34の形成領域を除いた部分にフォトレジスト層(図示せず)を形成する。その後、電解メッキ法により、Cuメッキ層34を形成する。前述したように、Cr層52はシード層として用いられ、Cu層53は電解メッキの際の種として用いられる。
次に、前述したフォトレジスト層を取り除くことにより、Cr層52及びCu層53上のCuメッキ層34がパターニングされる。更に、このCuメッキ層34をマスクとして用い、ウエットエッチングによりCr層52及びCu層53を選択的に除去する。このとき、Cr層52は、例えば、硝酸セリウムアンモニウム水溶液を用いたウエットエッチングにより除去する。また、Cu層53は、例えば、過硫酸アンモニウム水溶液を用いたウエットエッチングにより除去する。
尚、電解メッキ法により、メッキ用金属層32上にCuメッキ層34が形成されるが、Cu層53は、実質、Cuメッキ層34と置き換えられる。そのため、図6以降では、Cuメッキ層34とCu層53とは一体に図示し、Cr層52のみをメッキ用金属層32として図示する。
本実施の形態では、接続用電極26上に開口領域31を形成し、Cr層52、Cu層53を形成する際に、スクライブライン領域では、SOG膜14、22は露出していない。つまり、スクライブライン領域では、切断用の開口領域が形成されてなく、SOG膜14、22は、TEOS膜15、18、23及びジャケットコート膜51により被覆されている。一方、Cr層52、Cu層53を形成する際のスパッタリング法では、装置内温度が、400〜500(℃)程度と上昇し、SOG膜14、22の成膜温度以上となり、その熱によりSOG膜14、22も加熱される。しかしながら、SOG膜14、22は開口領域から露出していないため、SOG膜14、22内に残留する有機成分やアルコール等の溶媒等が気化し、脱ガスとして排出されることを防止できる。その結果、スパッタリング法に用いる装置内に脱ガスが充填されることはなく、開口領域31から露出する金属膜33が、脱ガスにより酸化されることを防止できる。
次に、図6に示す如く、Cuメッキ層34上を含め、樹脂層30上に樹脂層36を形成する。樹脂層36としては、例えば、回転塗布法によりPBO膜またはポリイミド樹脂膜等が用いられる。そして、フォトリソグラフィ技術を用い、例えば、現像液を用いたウエットエッチング技術により、Cuメッキ層34上の樹脂層36に開口領域37を形成する。このとき、スクライブライン領域では、切断時に樹脂層36がダイシングブレード54(図7参照)に粘着して捲くれ上がることを防止するため、スクライブセンター近傍領域の樹脂層36も除去される。
開口領域37からは、Cuメッキ層34の一部38が露出し、パッド電極として用いられる。そして、Cuメッキ層34の一部38上には、開口領域37を介してバンプ電極(図示せず)が形成される場合でも良い。このとき、バンプ電極は、例えば、下層からCu、Au、半田の順に形成される。一方、Cuメッキ層34の一部38に金属細線(図示せず)が、ワイヤーボンディングにより接続される場合でも良い。
次に、図7に示す如く、半導体ウエハ(図示せず)のスクライブライン領域を切断し、個々の半導体チップへと切断する。ダイシングブレード54を用い、スクライブライン領域のスクライブセンターにて半導体ウエハを切断し、個々の半導体チップは、図1に示す構造となる。一点鎖線で示すように、切断後の切断面からSOG膜14、22が露出するが、接続用電極26表面には、既に、メッキ用金属層32、Cuメッキ層34が堆積されているので、接続用電極26表面が、SOG膜14、22から発生する脱ガスにより酸化されることはない。
また、スクライブライン領域では、シリコン基板1上にシリコン酸化膜2、TEOS膜10、15、18、23、27、SOG膜14、22及びSiN膜28が堆積された状態にて切断される。そのため、従来の製造方法ように、スクライブライン領域の切断領域を開口する必要がなく、開口時のマスクずれ幅を考慮する必要がなく、シールリング39とスクライブラインセンターとの離間距離W1を狭めることができる。更に、従来の製造方法ように、スクライブライン領域の切断領域を開口する必要がなく、マスク枚数を低減でき、製造コストを低減できる。
尚、本実施の形態では、配線層の層間絶縁層として、TEOS膜、SOG膜及びTEOS膜を積層する場合について説明したが、この場合に限定するものではない。例えば、上記層間絶縁層上に、更に、SOG膜、TEOS膜を積層することで、層間絶縁層の平坦性を向上させる構造でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
1 シリコン基板
5 第1の配線層
10 TEOS膜
14 SOG膜
17 第2の配線層
18 TEOS膜
22 SOG膜
26 接続用電極
29 開口領域
32 メッキ用金属層
34 Cuメッキ層
5 第1の配線層
10 TEOS膜
14 SOG膜
17 第2の配線層
18 TEOS膜
22 SOG膜
26 接続用電極
29 開口領域
32 メッキ用金属層
34 Cuメッキ層
Claims (11)
- スクライブライン領域が周囲に配置される素子形成領域を有する半導体基板と、
前記半導体基板上に形成され、脱ガス膜を有する第1の絶縁層と、
前記第1の絶縁層内に形成される少なくとも1層以上の配線層と、
前記第1の絶縁層上に形成され、前記配線層の中の最上層に位置する接続用電極と、
前記接続用電極を被覆する第2の絶縁層と、
前記接続用電極を露出するように、前記第2の絶縁層に形成される第1の開口領域と、
前記第1の開口領域を介して前記接続用電極と接続し、前記第2の絶縁層上に形成される再配線層とを有し、
前記スクライブライン領域では、前記脱ガス膜上面の前記第2の絶縁層は、未開口であることを特徴とする半導体装置。 - 前記脱ガス膜は、SOG膜であることを特徴とする請求項1に記載の半導体装置。
- 前記再配線層は、スパッタリング法により堆積される金属膜を有することを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記第2の絶縁層上には、前記再配線層を被覆する樹脂層が形成され、前記樹脂層に形成された第2の開口領域から露出する前記再配線層の一部は、パッド電極として用いられることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記接続用電極は、アルミニウム膜またはアルミニウム合金膜を有し、前記再配線層は、銅メッキ膜を有することを特徴とする請求項1に記載の半導体装置。
- 半導体基板上に、少なくとも1層以上の配線層が配置され、前記配線層上の段差を埋設する脱ガス膜を有する第1の絶縁層を形成する工程と、
前記第1の絶縁層上に前記配線層の中の最上層に位置する接続用電極を形成し、前記接続用電極を被覆するように第2の絶縁層を形成した後、前記接続用電極が露出するように前記第2の絶縁層に第1の開口領域を形成する工程と、
前記第1の開口領域を介して前記接続用電極と接続するように、前記第2の絶縁層上に再配線層を形成する工程と、
前記脱ガス膜が、前記第2の絶縁層に被覆される前記半導体基板のスクライブライン領域を切断する工程とを有することを特徴とする半導体装置の製造方法。 - 前記脱ガス膜は、SOG膜であることを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記第1の開口領域を形成する工程では、前記半導体基板のスクライブライン領域上には、前記脱ガス膜を被覆するように前記第2の絶縁層が堆積されることを特徴とする請求項6または請求項7に記載の半導体装置の製造方法。
- 前記再配線層を被覆する樹脂層を形成した後、前記再配線層の一部が露出するように前記樹脂層に第2の開口領域を形成する工程とを有することを特徴とする請求項6または請求項7に記載の半導体装置の製造方法。
- 前記再配線層を形成する工程では、スパッタリング法によりクロム層及び前記クロム層上に銅層を形成した後、前記銅層をメッキ種として銅メッキ層を形成することを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記接続用電極としてアルミニウム膜またはアルミニウム合金膜を用いることを特徴とする請求項6に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007252205A JP2009088001A (ja) | 2007-09-27 | 2007-09-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007252205A JP2009088001A (ja) | 2007-09-27 | 2007-09-27 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009088001A true JP2009088001A (ja) | 2009-04-23 |
Family
ID=40661087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007252205A Pending JP2009088001A (ja) | 2007-09-27 | 2007-09-27 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009088001A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014013581A1 (ja) * | 2012-07-19 | 2014-01-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2007
- 2007-09-27 JP JP2007252205A patent/JP2009088001A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014013581A1 (ja) * | 2012-07-19 | 2014-01-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN104380459A (zh) * | 2012-07-19 | 2015-02-25 | 瑞萨电子株式会社 | 半导体装置 |
US9105531B2 (en) | 2012-07-19 | 2015-08-11 | Renesas Electronics Corporation | Semiconductor device |
US9312195B2 (en) | 2012-07-19 | 2016-04-12 | Renesas Electronics Corporation | Semiconductor device |
JPWO2014013581A1 (ja) * | 2012-07-19 | 2016-06-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
CN107359139A (zh) * | 2012-07-19 | 2017-11-17 | 瑞萨电子株式会社 | 半导体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9553060B2 (en) | Semiconductor device and manufacturing method therefor | |
JP4088120B2 (ja) | 半導体装置 | |
US8319343B2 (en) | Routing under bond pad for the replacement of an interconnect layer | |
JP2009147218A (ja) | 半導体装置とその製造方法 | |
US20100244199A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
TWI720233B (zh) | 半導體裝置及其製造方法 | |
JP2011014605A (ja) | 半導体装置およびその製造方法 | |
JP5581005B2 (ja) | 半導体装置の製造方法 | |
JP2008091454A (ja) | 半導体装置及び半導体装置の製造方法 | |
US8013442B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2010251687A (ja) | 半導体装置 | |
JP4926918B2 (ja) | 半導体装置の製造方法 | |
JP2009088002A (ja) | 半導体装置及びその製造方法 | |
JP2008244134A (ja) | 半導体装置及びその製造方法 | |
JP2008091457A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP5192171B2 (ja) | 半導体装置及びその製造方法 | |
JP2012160595A (ja) | 半導体装置及びその製造方法 | |
JP2009088001A (ja) | 半導体装置及びその製造方法 | |
JP2012160547A (ja) | 半導体装置及びその製造方法 | |
JP2009088003A (ja) | 半導体装置及びその製造方法 | |
JP2011018832A (ja) | 半導体装置及びその製造方法 | |
JP2010287750A (ja) | 半導体装置及びその製造方法 | |
JP4932944B2 (ja) | 半導体装置およびその製造方法 | |
JP2008066450A (ja) | 半導体装置 | |
US8278754B2 (en) | Metal line in semiconductor device and method for forming the same |