JPWO2014013581A1 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 69
- 230000002093 peripheral effect Effects 0.000 claims abstract description 96
- 238000002161 passivation Methods 0.000 claims abstract description 63
- 230000015572 biosynthetic process Effects 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 10
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims 2
- 239000010410 layer Substances 0.000 description 142
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 24
- 229910000077 silane Inorganic materials 0.000 description 24
- 230000000694 effects Effects 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 15
- 239000011229 interlayer Substances 0.000 description 13
- 238000000034 method Methods 0.000 description 13
- 239000000758 substrate Substances 0.000 description 11
- 239000010949 copper Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 239000004642 Polyimide Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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Abstract
パッシベーション膜(PL)に接して形成された第1の感光性有機絶縁膜(PO1)が、最上層導電層(TCL)により生じたパッシベーション膜PL表面の段部(TRE)の全周上を覆い、かつ全周において段部(TRE)よりも外周側に位置する外周端縁(ED1)を有している。これにより、第1の感光性有機絶縁膜(PO1)がパッシベーション膜(PL)から剥がれることを抑制することができる。
Description
本発明は、半導体装置に関し、たとえば素子形成領域と、その素子形成領域を平面視において取り囲むガードリング領域とを有する半導体装置に関するものである。
ウエハレベルでパッケージに必要な要素(再配線層およびバンプ電極)を形成したベアチップ/フリップチップ実装用のチップ構造が知られている。このようなチップ構造は、たとえば特開2000−243754号公報(特許文献1)、特開2010−192867号公報(特許文献2)などに記載されている。
上記2つの公報に記載のチップ構造においては、電極パッドとなる導電層上にパッシベーション膜が形成され、そのパッシベーション膜上に有機系絶縁膜、再配線層、バンプ電極などが形成されている。
しかしながら従来のチップ構造では、パッシベーション膜と、そのパッシベーション膜上に形成される有機系絶縁膜との密着性が悪く、有機系絶縁膜がパッシベーション膜からはがれやすい。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、パッシベーション膜に接して形成された第1の感光性有機絶縁膜が、最上層導電層により生じたパッシベーション膜表面の段部の全周上を覆い、かつ全周において段部よりも外周側に位置する外周端縁を有している。
前記一実施の形態によれば、第1の感光性有機絶縁膜がパッシベーション膜から剥がれることを抑制することができる。
以下、実施の形態について図に基づいて説明する。
(実施の形態1)
図1を参照して、本実施の形態のチップ状態の半導体装置SDは、表面に複数のバンプ電極BPを有している。
(実施の形態1)
図1を参照して、本実施の形態のチップ状態の半導体装置SDは、表面に複数のバンプ電極BPを有している。
図2および図3を参照して、平面視において(半導体基板SB(図4、5)の表面に対して直交する方向から見て)、半導体装置SDの表面の内周領域には素子形成領域が配置されており、かつ最外周領域にはスクライブ領域が配置されている。この素子形成領域とスクライブ領域との間において、素子形成領域の全周を取り囲むようにガードリング領域が配置されている。
ガードリング領域の最外周側には、ガードリングの全周を取り囲むようにシランスリットSSが配置されている。なお上記の複数のバンプ電極BPは、素子形成領域内に配置されている。
図4および図5を参照して、たとえばシリコンよりなる半導体基板SBの表面には、たとえばSTI(Shallow Trench Isolation)またはLOCOS(Local Oxidation of Silicon)酸化膜よりなる素子分離構造IRが形成されている。この素子分離構造IRにより電気的に分離された半導体基板SBの表面であって、素子形成領域内には、たとえばMOS(Metal Oxide Semiconductor)トランジスタTRAなどの素子が形成されている。
この半導体基板SBの表面上には多層の導電層CLの各々と多層の層間絶縁層IIの各々とが交互に積層されている。この多層の導電層CLの各々は、たとえばCu(銅)を含む材質よりなっており、ダマシン構造を有している。また多層の層間絶縁層IIの各々は、たとえばシリコン酸化膜、低誘電率(Low-k)材料などよりなっている。
素子形成領域内には導電層CLにより構成された各種の素子や、多層配線構造INLなどが形成されている。またガードリング領域内には多層の導電層CLによりガードリングGRの一部が構成されている。このガードリングGRを構成する多層の導電層CLの各々は、平面視において素子形成領域の全周を取り囲むように形成されている。なお多層の層間絶縁層IIの各々の表面は平坦化処理されており、比較的平坦な表面となっている。
多層の層間絶縁層IIのうち最上層の層間絶縁層II上には、たとえばAl(アルミニウム)またはCuを含む材質よりなる最上層導電層TCLが形成されている。この最上層導電層TCLは、パッド用最上層導電層TCLと、ガードリング用最上層導電層TCLとを有している。
パッド用最上層導電層TCLは、素子形成領域内に形成され、かつパッド電極として機能する部分(パッド部)を有している。またガードリング用最上層導電層TCLは、ガードリング領域内に形成され、かつガードリングGRの一部を構成している。パッド用最上層導電層TCLとガードリング用最上層導電層TCLとは、互いに同一の層から分離して形成された層である。
ガードリングGRは、多層の導電層CLとガードリング用最上層導電層TCLとにより構成されている。このガードリングGRは、主に素子形成領域内への湿気の侵入を防止するためのものであり、半導体基板SBの表面から最上層の層間絶縁層II上にまで延びていることが好ましい。ガードリング用最上層導電層TCLは、図2に示すように平面視において素子形成領域の全周を取り囲むように形成されている。
図4および図5を参照して、パッド用最上層導電層TCLおよびガードリング用最上層導電層TCLを覆うように、最上層の層間絶縁層II上にパッシベーション膜PLが形成されている。このパッシベーション膜PLは、素子形成領域、ガードリング領域およびスクライブ領域の各々に形成されている。パッシベーション膜PLは、耐湿性を有する材質よりなっており、たとえば窒素を含む絶縁膜単体もしくは窒素を含む絶縁膜を含む積層膜よりなっている。パッシベーション膜PLは、具体的には、p−SiN(プラズマシリコン窒化膜)、p−SiON(プラズマシリコン酸窒化膜)、p−SiN/p−SiO2(プラズマシリコン窒化膜/プラズマシリコン酸化膜)、p−SiON/p−SiO2(プラズマシリコン酸窒化膜/プラズマシリコン酸化膜)などよりなっている。
素子形成領域内において、パッド用最上層導電層TCL上のパッシベーション膜PLにはパッド用最上層導電層TCLの表面に達する開口部OP1が形成されている。この開口部OP1によりパッド用最上層導電層TCLの表面の一部がパッシベーション膜PLから露出している。
素子形成領域とガードリング領域との境界付近において、パッシベーション膜PLの表面には段部TREが形成されている。この段部TREは、ガードリング用最上層導電層TCLよりも素子形成領域側となる内周側に位置している。
この段部TREにより、ガードリング用最上層導電層TCLよりも内周側のパッシベーション膜PLの表面はガードリング用最上層導電層TCLの真上のパッシベーション膜PLの表面よりも低くなっている。つまり図5に示すように最上層の層間絶縁層IIの表面からみて、ガードリング用最上層導電層TCLよりも内周側のパッシベーション膜PLの表面の高さH2は、ガードリング用最上層導電層TCLの真上のパッシベーション膜PLの表面の高さH1よりも低くなっている。
またガードリング用最上層導電層TCLの内周側にパッド用最上層導電層TCLが位置する領域においては、ガードリング用最上層導電層TCLとパッド用最上層導電層TCLとの間において、パッシベーション膜PLの表面に溝TRが形成されることになる。この溝TRの幅(半導体装置SDの内周側から外周側へ向かう方向の寸法)はたとえば5μmで、0.5μm〜50μmでも同様のことがいえる。
ガードリング領域の最外周側には、シランスリットSSが形成されている。このシランスリットSSは、パッシベーション膜PLを貫通して最上層の層間絶縁層IIに達する溝よりなっている。シランスリットSSは、図2に示す平面視においてガードリングGRの全周を取り囲むように形成されている。シランスリットSSは、半導体ウエハをダイシングにより半導体チップに分離する際に、パッシベーション膜PL内を伝搬するクラックがガードリングGR内および素子形成領域内に延びることを防止するためのものである。
図4および図5を参照して、このパッシベーション膜PLの表面に直接接するようにパッシベーション膜PL上に第1の感光性有機絶縁膜PO1が形成されている。この第1の感光性有機絶縁膜PO1は、たとえばポリイミドよりなっている。第1の感光性有機絶縁膜PO1は、図2に示す平面視において溝TR上および段部TREの全周上を覆い、かつ全周において段部TREよりも外周側に位置する外周端縁ED1を有している。
図4および図5を参照して、第1の感光性有機絶縁膜PO1にはパッド用最上層導電層TCLの表面に達する開口部OP2が形成されている。この開口部OP2は、開口部OP1の内部を通るように形成されている。開口部OP2によりパッド用最上層導電層TCLの表面の一部が第1の感光性有機絶縁膜PO1から露出している。
第1の感光性有機絶縁膜PO1上には再配線層RILが形成されている。この再配線層RILは、開口部OP2を通じてパッド用最上層導電層TCLのパッド部に接続されている。再配線層RILは、パッド用最上層導電層TCLのパッド部の真上領域からその真上領域以外の他の領域に延びるように形成されている。
この再配線層RILは、第1の感光性有機絶縁膜PO1の表面に接して形成されたバリアメタル層BMと、バリアメタル層BM上に形成された導電層DCLとを有している。バリアメタル層BMは、たとえばCr(クロム)、Ti(チタン)、TiN(チタンナイトライド)、Ta(タンタル)、W(タングステン)、Mo(モリブデン)などの1種、またはこれらの任意の組合せを含む材質からなっている。また導電層DCLは、たとえばCuを含む材質よりなっている。
再配線層RILを覆うように第1の感光性有機絶縁膜PO1上に第2の感光性有機絶縁膜PO2が形成されている。この第2の感光性有機絶縁膜PO2は、たとえばポリイミドよりなっている。第2の感光性有機絶縁膜PO2は、図2に示すように第1の感光性有機絶縁膜PO1の外周端縁ED1の全周を覆っている。この第2の感光性有機絶縁膜PO2の外周端縁ED2は、その全周において第1の感光性有機絶縁膜PO1の外周端縁ED1よりも外周側に位置している。第1の感光性有機絶縁膜PO1の外周端縁ED1と第2の感光性有機絶縁膜PO2の外周端縁ED2との双方は、ガードリング用最上層導電層TCLの真上に位置している。
図4を参照して、第2の感光性有機絶縁膜PO2には再配線層RILの表面に達する開口部OP3が形成されている。この開口部OP3により再配線層RILの表面の一部が第2の感光性有機絶縁膜PO2から露出している。
第2の感光性有機絶縁膜PO2上には、開口部OP3を通じて再配線層RILと接続するようにバンプ電極BPが形成されている。バンプ電極BPは、再配線層RILを通じてパッド用最上層導電層TCLに電気的に接続されている。バンプ電極BPは、パッド用最上層導電層TCLのパッド部の真上領域以外の他の領域の真上に位置している。バンプ電極BPは、たとえばSn(錫)−xAg(銀)−0.5Cuの合金組成を有している。
上記の構成において最上層導電層TCLの厚みはたとえば1μmで、0.5μm〜5μmでも同様である。またパッシベーション膜PLの厚みT1はたとえば1μm以下であり、第1の感光性有機絶縁膜PO1の厚みT2はたとえば5μmであり、再配線層RILの厚みT3はたとえば10μmであり、第2の感光性有機絶縁膜PO2の厚みT4はたとえば5μmである。
本実施の形態の半導体装置はたとえば90nmロジック製品である。この製品における多層の導電層CLのうち下から1層目の導電層CLのライン・アンド・スペース(L/S)はたとえば130nm/130nmであり、多層の導電層CLのうち下から2〜5層目の導電層CLのライン・アンド・スペース(L/S)はたとえば140nm/140nmである。また多層の導電層CLのうち下から6〜7層目の導電層CL(セミグローバル配線)のライン・アンド・スペース(L/S)はたとえば280/280nmである。また最上層導電層TCLの線幅(L)はたとえば2μmである。
また上記において第1および第2の感光性有機絶縁膜PO1、PO2の双方の材質がポリイミドよりなる場合について説明したが、これ以外の感光性有機絶縁膜であってもよい。また第1および第2の感光性有機絶縁膜PO1、PO2は互いに同じ材質であってもよく、また異なる材質であってもよい。
なお図1に示すチップ状態の半導体装置SDは、図22に示すウエハ状態の半導体装置WFから切り出されたものである。図22に示すウエハ状態の半導体装置WFは、行列状に配置された複数のチップ領域CH(素子形成領域およびガードリング領域を含む領域)と、そのチップ領域CHの間に位置するスクライブ領域とを有している。このウエハ状態の半導体装置WFがスクライブ領域にてダイシングされることにより、図1に示す個々のチップ状態の半導体装置SDに分離される。
このウエハ状態の半導体装置WFは、図4に示されるようにパッシベーション膜PLと、そのパッシベーション膜PL上に形成された第1および第2の感光性有機絶縁膜PO1、PO2と、再配線層RILと、バンプ電極BPとを有している。
また図22において1つのチップ領域CH内に示されたバンプ電極BPの個数は9個であり、図1における1つのチップ状態の半導体装置SD内のバンプ電極BPの個数と異なっているが、これは図の縮尺上そのように表示しているだけであり、実際には個数の相違はない。
次に本実施の形態の製造方法について図6〜図10を用いて説明する。
図6および図7を参照して、たとえばシリコンよりなるウエハ状態の半導体基板SBが準備される。この半導体基板SBの表面に、たとえばSTIまたはLOCOS酸化膜よりなる素子分離構造IRが形成される。この素子分離構造IRによって電気的に分離された半導体基板SBの表面にたとえばMOSトランジスタ(図示せず)などの素子が形成される。
図6および図7を参照して、たとえばシリコンよりなるウエハ状態の半導体基板SBが準備される。この半導体基板SBの表面に、たとえばSTIまたはLOCOS酸化膜よりなる素子分離構造IRが形成される。この素子分離構造IRによって電気的に分離された半導体基板SBの表面にたとえばMOSトランジスタ(図示せず)などの素子が形成される。
この後、多層の層間絶縁層IIの各々と多層の導電層CLの各々とが交互に半導体基板SBの表面上に積層される。この際、上下の導電層CLはたとえばWよりなるプラグなどにより互いに電気的に接続されてもよい。また下から1層目の導電層CLはたとえばCuのシングルダマシンフローで形成され、下から2層目以降の導電層CLはたとえばCuのデュアルダマシンフローで形成されてもよい。
図8を参照して、最上層の層間絶縁層II上には、たとえば1μmの厚みのAlよりなる最上層導電層TCLが形成される。この最上層導電層TCLはたとえば写真製版技術およびエッチング技術によりパターニングされる。これにより同一の最上層導電層TCLから互いに分離して、ガードリング領域にはガードリング用最上層導電層TCLが、素子形成領域にはパッド用最上層導電層TCLなどが形成される。
このガードリング用最上層導電層TCLと多層の導電層CLとによりガードリングGRが形成される。なおガードリング用最上層導電層TCLと多層の導電層CLのうち最上層の導電層CLとの間は、たとえばWよりなるプラグなどで接続される。このガードリングGRを構成する多層の導電層CLおよびガードリング用最上層導電層TCLとの各々は平面視において素子形成領域の全周を取り囲むように形成される。
図9を参照して、ガードリング用最上層導電層TCL、パッド用最上層導電層TCLなどを覆うように最上層の層間絶縁層II上にパッシベーション膜PLが形成される。このパッシベーション膜PLは、たとえば600nmの厚みのp−SiNにより形成される。
パッシベーション膜PLの表面には、ガードリング用最上層導電層TCLよりも素子形成領域側となる内周側に段部TREが形成される。この段部TREは、ガードリング用最上層導電層TCLの外形に沿って形成され、素子形成領域とガードリング領域との境界付近に位置する。段部TREは、平面視において素子形成領域の全周を取り囲むように形成される。
この段部TREによりガードリング用最上層導電層TCLよりも内周側のパッシベーション膜PLの表面はガードリング用最上層導電層TCLの真上のパッシベーション膜PLの表面よりも低くなる。
またガードリング用最上層導電層TCLの内周側にパッド用最上層導電層TCLが位置する領域においては、ガードリング用最上層導電層TCLとパッド用最上層導電層TCLとの間のパッシベーション膜PLの表面に溝TRが形成されることになる。この溝TRの幅はたとえば5μm以下である。
この後、通常の写真製版技術およびエッチング技術により、パッシベーション膜PLにシランスリットSSやパッド用最上層導電層TCLに達する開口部(図示せず)などが形成される。このシランスリットSSは、たとえば2μmの幅を有し、かつ平面視においてガードリング領域の最外周側でガードリングGRの全周を取り囲むように形成される。
図10を参照して、たとえばポリイミドよりなる第1の感光性有機絶縁膜PO1がパッシベーション膜PLの表面に直接接するように塗布された後、写真製版技術により露光、現像されてパターニングされる。これにより、第1の感光性有機絶縁膜PO1は、図2に示す平面視において溝TR上および段部TREの全周上を覆い、かつ全周において段部TREよりも外周側に位置する外周端縁ED1を有するように形成される。また第1の感光性有機絶縁膜PO1にはパッド用最上層導電層TCLの表面に達する開口部(図示せず)が形成される。なお第1の感光性有機絶縁膜PO1の厚みはたとえば5μmである。
図4および図5を参照して、再配線層RILが第1の感光性有機絶縁膜PO1上に形成される。この後、再配線層RIL上を覆うように、たとえばポリイミドよりなる第2の感光性有機絶縁膜PO2が第1の感光性有機絶縁膜PO1上に塗布された後、写真製版技術により露光、現像されてパターニングされる。この第2の感光性有機絶縁膜PO2の厚みはたとえば5μmである。
第2の感光性有機絶縁膜PO2は、第1の感光性有機絶縁膜PO1の外周端縁ED1全周を覆い、かつ第2の感光性有機絶縁膜PO2の外周端縁ED2が第1の感光性有機絶縁膜PO1の外周端縁ED1よりも外周側に位置するように形成される。また第2の感光性有機絶縁膜PO2には、再配線層RILに達する開口部OP3が形成される。
この後、第2の感光性有機絶縁膜PO2上に、開口部OP3を通じて再配線層RILと接続するようにバンプ電極BPが形成される。このバンプ電極BPは、たとえばSn−xAg−0.5Cuの合金組成を有している。
上記により図22に示すバンプ電極BPを有するウエハ状態の半導体装置WFが形成される。この後、ウエハ状態の半導体装置WFをスクライブ領域でダイシングして分離することにより図1に示すチップ状態の半導体装置SDが形成される。
次に、本実施の形態の作用効果について、図11〜13に示す構成と比較して説明する。
図11を参照して、この構成においては第1の感光性有機絶縁膜PO1の外周端縁ED1の位置が図4および図5に示す本実施の形態の構成と異なっている。具体的には、図11に示す構成において第1の感光性有機絶縁膜PO1の外周端縁ED1は、ガードリング用最上層導電層TCLの内周側に位置する凹部(溝TR)内に位置している。つまり第1の感光性有機絶縁膜PO1の外周端縁ED1は、段部TREよりも内周側に位置している。
なおこれ以外の図11の構成は上述した本実施の形態の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を繰り返さない。
この図11の構成においては、第1の感光性有機絶縁膜PO1がパッシベーション膜PLから剥がれやすい。その理由は以下のように考えられる。
図12を参照して、第1の感光性有機絶縁膜PO1の現像時に用いられた現像液は現像の終了後に除去される。この現像液の除去は、ウエハを回転させた際の回転に伴う遠心力で外周側に現像液を離散させることにより行われる。しかしながら第1の感光性有機絶縁膜PO1の外周端縁ED1が段部TREの内周側の凹部(溝TR)内に位置していると、現像液は段部TREにより外周側への離散を妨げられる。これにより現像液は第1の感光性有機絶縁膜PO1の外周端縁ED1と段部TREとの間の凹部(溝TR)内に溜まる。
この凹部(溝TR)内に溜まった現像液が、図中矢印で示すようにパッシベーション膜PLと第1の感光性有機絶縁膜PO1との界面に入り、パッシベーション膜PLと第1の感光性有機絶縁膜PO1との密着性を低下させる。これによりパッシベーション膜PLから第1の感光性有機絶縁膜PO1が剥がれやすくなると考えられる。
また図13を参照して、第2の感光性有機絶縁膜PO2などが形成された後に、半導体基板SBの裏面研磨のために第2の感光性有機絶縁膜PO2にテープが貼り付けられる。このテープを除去する際に、現像液によりパッシベーション膜PLと第1の感光性有機絶縁膜PO1との密着性が低下しているため、第1および第2の感光性有機絶縁膜PO1、PO2がパッシベーション膜PLから剥がれてしまうと考えられる。
これに対して本実施の形態においては、図2に示す平面視において第1の感光性有機絶縁膜PO1が溝TR上および段部TREの全周上を覆い、かつ全周において段部TREよりも外周側に位置する外周端縁ED1を有している。このため段部TREの内周側の凹部(溝TR)内に現像液が溜まることはない。よって、その現像液によってパッシベーション膜PLと第1の感光性有機絶縁膜PO1との密着性が低下することもない。したがって、第1の感光性有機絶縁膜PO1がパッシベーション膜PLから剥がれることを抑制することができる。
また本実施の形態においては、第1の感光性有機絶縁膜PO1上に第2の感光性有機絶縁膜PO2が形成されているため、第2の感光性有機絶縁膜PO2により再配線層RILを保護することができる。
また本実施の形態においては、第2の感光性有機絶縁膜PO2が第1の感光性有機絶縁膜PO1の外周端縁ED1を覆っており、第2の感光性有機絶縁膜PO2の外周端縁ED2が第1の感光性有機絶縁膜PO1の外周端縁ED1よりも外周側に位置している。これにより第2の感光性有機絶縁膜PO2の外周端縁ED2の外周部に段部TREのような段部が存在しない。このため、第2の感光性有機絶縁膜PO2の外周端縁ED2の付近に現像液が溜まることはない。よって、その現像液により第2の感光性有機絶縁膜PO2とパッシベーション膜PLとの密着性が低下することはない。
また本実施の形態においては、バンプ電極BPがパッド用最上層導電層TCLの真上領域以外の他の領域の真上に位置している。これによりバンプ電極BPの配置の自由度が高くなる。
また本実施の形態においては、ガードリング用最上層導電層TCLおよびパッド用最上層導電層TCLはAlを含む材質からなっている。このAlはCuよりも酸化し難い。このため、このAlを含むガードリング用最上層導電層TCLでガードリングGRの他の部分(多層の導電層CL)上を覆うことでその他の部分(多層の導電層CL)の酸化を抑制することができる。
(実施の形態2)
図14および図15を参照して、本実施の形態の構成は、実施の形態1の構成と比較して、第2の感光性有機絶縁膜PO2の外周端縁ED2が、その全周において第1の感光性有機絶縁膜PO1の外周端縁ED1よりも内周側に位置している点において異なっている。このため、第2の感光性有機絶縁膜PO2の外周端縁ED2は、その全周において第1の感光性有機絶縁膜PO1上に位置している。なお第1の感光性有機絶縁膜PO1の外周端縁ED1と第2の感光性有機絶縁膜PO2の外周端縁ED2との双方は、ガードリング用最上層導電層TCLの真上に位置している。
図14および図15を参照して、本実施の形態の構成は、実施の形態1の構成と比較して、第2の感光性有機絶縁膜PO2の外周端縁ED2が、その全周において第1の感光性有機絶縁膜PO1の外周端縁ED1よりも内周側に位置している点において異なっている。このため、第2の感光性有機絶縁膜PO2の外周端縁ED2は、その全周において第1の感光性有機絶縁膜PO1上に位置している。なお第1の感光性有機絶縁膜PO1の外周端縁ED1と第2の感光性有機絶縁膜PO2の外周端縁ED2との双方は、ガードリング用最上層導電層TCLの真上に位置している。
なおこれ以外の本実施の形態の構成は上述した実施の形態1の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を繰り返さない。
本実施の形態の半導体装置の製造方法は、図6〜図10に示す実施の形態1の工程と同様の工程を経る。この後、実施の形態1と同様に再配線層RILと第2の感光性有機絶縁膜PO2が形成される。その際に図14および図15に示すように第2の感光性有機絶縁膜PO2の外周端縁ED2が第1の感光性有機絶縁膜PO1の外周端縁ED1よりも内周側となるように第2の感光性有機絶縁膜PO2が形成される。
なお第2の感光性有機絶縁膜PO2が形成された後の工程も実施の形態1の製造方法とほぼ同じであるためその説明を繰り返さない。
本実施の形態においても、実施の形態1とほぼ同じ効果を得ることができる。
(実施の形態3)
図16および図17を参照して、本実施の形態の構成は、実施の形態1の構成と比較して、第2の感光性有機絶縁膜PO2の外周端縁ED2が、その全周においてシランスリットSSよりも外周側に位置している点において異なっている。このため、第2の感光性有機絶縁膜PO2は、シランスリットSSの全周においてシランスリットSS内を埋め込んでいる。
(実施の形態3)
図16および図17を参照して、本実施の形態の構成は、実施の形態1の構成と比較して、第2の感光性有機絶縁膜PO2の外周端縁ED2が、その全周においてシランスリットSSよりも外周側に位置している点において異なっている。このため、第2の感光性有機絶縁膜PO2は、シランスリットSSの全周においてシランスリットSS内を埋め込んでいる。
なおこれ以外の本実施の形態の構成は上述した実施の形態1の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を繰り返さない。
本実施の形態の半導体装置の製造方法は、図6〜図10に示す実施の形態1の工程と同様の工程を経る。この後、実施の形態1と同様に再配線層RILと第2の感光性有機絶縁膜PO2が形成される。その際に図16および図17に示すように第2の感光性有機絶縁膜PO2の外周端縁ED2がシランスリットSSよりも外周側となるように第2の感光性有機絶縁膜PO2が形成される。
なお第2の感光性有機絶縁膜PO2が形成された後の工程も実施の形態1の製造方法とほぼ同じであるためその説明を繰り返さない。
本実施の形態においても、実施の形態1とほぼ同じ効果を得ることができる。
また第2の感光性有機絶縁膜PO2を現像する際にシランスリットSS内に現像液が溜まる可能性がある。しかし本実施の形態においてはそのシランスリットSSが第2の感光性有機絶縁膜PO2により埋め込まれているため、第2の感光性有機絶縁膜PO2を現像する際の現像液がシランスリットSS内に溜まることを防止できる。このため、シランスリットSSに溜まった現像液により第2の感光性有機絶縁膜PO2とパッシベーション膜PLとの密着性が低下することを防止できる。
また第2の感光性有機絶縁膜PO2を現像する際にシランスリットSS内に現像液が溜まる可能性がある。しかし本実施の形態においてはそのシランスリットSSが第2の感光性有機絶縁膜PO2により埋め込まれているため、第2の感光性有機絶縁膜PO2を現像する際の現像液がシランスリットSS内に溜まることを防止できる。このため、シランスリットSSに溜まった現像液により第2の感光性有機絶縁膜PO2とパッシベーション膜PLとの密着性が低下することを防止できる。
(実施の形態4)
図18および図19を参照して、本実施の形態の構成は、実施の形態1の構成と比較して、第1の感光性有機絶縁膜PO1の外周端縁ED1が、その全周において第2の感光性有機絶縁膜PO2の外周端縁ED2よりも外周側に位置し、かつシランスリットSSよりも外周側に位置している点において異なっている。このため、第1の感光性有機絶縁膜PO1は、シランスリットSSの全周においてシランスリットSS内を埋め込んでいる。
図18および図19を参照して、本実施の形態の構成は、実施の形態1の構成と比較して、第1の感光性有機絶縁膜PO1の外周端縁ED1が、その全周において第2の感光性有機絶縁膜PO2の外周端縁ED2よりも外周側に位置し、かつシランスリットSSよりも外周側に位置している点において異なっている。このため、第1の感光性有機絶縁膜PO1は、シランスリットSSの全周においてシランスリットSS内を埋め込んでいる。
なおこれ以外の本実施の形態の構成は上述した実施の形態1の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を繰り返さない。
本実施の形態の半導体装置の製造方法は、図6〜図9に示す実施の形態1の工程と同様の工程を経る。この後、図20を参照して、第1の感光性有機絶縁膜PO1が、その全周においてシランスリットSSよりも外周側に位置する外周端縁ED1を有するように形成される。また第1の感光性有機絶縁膜PO1にはパッド用最上層導電層TCLの表面に達する開口部(図示せず)が形成される。この後、実施の形態1と同様に第2の感光性有機絶縁膜PO2と再配線層RILと第2の感光性有機絶縁膜PO2とが形成される。
なお第2の感光性有機絶縁膜PO2が形成された後の工程も実施の形態1の製造方法とほぼ同じであるためその説明を繰り返さない。
本実施の形態においても、実施の形態1とほぼ同じ効果を得ることができる。
また第1および第2の感光性有機絶縁膜PO1、PO2の各々を現像する際にシランスリットSS内に現像液が溜まる可能性がある。しかし本実施の形態においてはそのシランスリットSSが第1の感光性有機絶縁膜PO1により埋め込まれているため、第1および第2の感光性有機絶縁膜PO1、PO2を現像する際の現像液がシランスリットSS内に溜まることを防止できる。このため、シランスリットSSに溜まった現像液により第1の感光性有機絶縁膜PO1とパッシベーション膜PLとの密着性が低下することを防止できる。
また第1および第2の感光性有機絶縁膜PO1、PO2の各々を現像する際にシランスリットSS内に現像液が溜まる可能性がある。しかし本実施の形態においてはそのシランスリットSSが第1の感光性有機絶縁膜PO1により埋め込まれているため、第1および第2の感光性有機絶縁膜PO1、PO2を現像する際の現像液がシランスリットSS内に溜まることを防止できる。このため、シランスリットSSに溜まった現像液により第1の感光性有機絶縁膜PO1とパッシベーション膜PLとの密着性が低下することを防止できる。
(その他)
上記の実施の形態においては、バンプ電極BPがパッド用最上層導電層TCLのパッド部の真上領域とは異なる領域上に配置された場合について説明したが、図21に示すようにバンプ電極BPはパッド用最上層導電層TCLのパッド部の真上領域に配置されていてもよい。
上記の実施の形態においては、バンプ電極BPがパッド用最上層導電層TCLのパッド部の真上領域とは異なる領域上に配置された場合について説明したが、図21に示すようにバンプ電極BPはパッド用最上層導電層TCLのパッド部の真上領域に配置されていてもよい。
また上記の実施の形態においては、溝TRの幅が5μmの場合について説明したが、この溝TRの幅が0.5μm以上50μm以下の場合にも上記と同様の効果が得られる。特に、溝TRの幅が0.5μm以上5μm以下の場合に上記効果が顕著に得られる。
また上記の実施の形態においては、最上層導電層TCLの厚みが1μmの場合について説明したが、最上層導電層TCLの厚みが0.5μm以上5μm以下の場合においても同様の効果が得られる。また最上層導電層TCLの厚みが大きいほど、上記の実施の形態1〜4の効果は顕著となる。
また上記の実施の形態においては、パッシベーション膜PLが600nmの厚みのp−SiNの場合について説明したが、パッシベーション膜PLの厚みが60nm以上6μm以下の場合でも上記実施の形態1〜4と同様の効果が得られる。
また上記の実施の形態においては、第1および第2の感光性有機絶縁膜PO1、PO2の側壁形状が順テーパー形状(上端から下端に向かって幅が広がる形状)の場合について説明したが、第1および第2の感光性有機絶縁膜PO1、PO2の側壁の形状が逆テーパー形状(下端から上端に向かって幅が広がる形状)でも同様の効果を得ることができる。また第1および第2の感光性有機絶縁膜PO1、PO2がネガ型の場合でもポジ型の場合でも同様に上記の効果を得ることができる。また第1および第2の感光性有機絶縁膜PO1、PO2の側壁形状が逆テーパー形状の場合ほど剥がれが生じやすいため、上記実施の形態1〜4による効果が顕著にあらわれる。
また上記の実施の形態においては、第1の感光性有機絶縁膜PO1の現像時において第1の感光性有機絶縁膜PO1の外周端縁ED1が段部TREよりも外周側に位置していることが重要である。つまり現像時に第1の感光性有機絶縁膜PO1の外周端縁ED1が段部TREよりも外周側に位置していれば、第1の感光性有機絶縁膜PO1の外周端縁ED1と段部TREとの間に現像液が溜まることは防止される。このため第1の感光性有機絶縁膜PO1がその現像後の熱処理(焼きしめ、キュア)により収縮しても、上記の実施の形態1〜4の効果が得られる。
また上記の実施の形態においては、90nmロジックの製品について説明したが、130nmノード以前の製品でも、65nmノード以降の製品でも、また55nmノード、45nmノード、40nmノード、28nmノード、22nmノード以降の製品でも、ガードリング用最上層導電層TCLによる段差があり、第1の感光性有機絶縁膜PO1を塗布、露光、現像する場合には上記と同様の効果が得られる。
また、SRAM(Static Random Access Memory)、DRAM(Dynamic Random Access Memory)またはフラッシュメモリの製品でも、それらの混載デバイスの製品でも、ガードリング用最上層導電層TCLによる段差があり、第1の感光性有機絶縁膜PO1を塗布、露光、現像する場合には上記と同様の効果が得られる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
BM バリアメタル層、BP バンプ電極、CH チップ領域、CL,DCL 導電層、ED1,ED2 外周端縁、GR ガードリング、II 層間絶縁層、IR 素子分離構造、OP1,OP2,OP3 開口部、PL パッシベーション膜、PO1 第1の感光性有機絶縁膜、PO2 第2の感光性有機絶縁膜、RIL 再配線層、SB 半導体基板、SD チップ状態の半導体装置、WF ウエハ状態の半導体装置、SS シランスリット、TCL 最上層導電層、TR 溝、TRA トランジスタ、TRE 段部。
一実施の形態によれば、パッシベーション膜に接して形成された第1の感光性有機絶縁膜が、最上層導電層により生じたパッシベーション膜表面の段部の全周上を覆い、かつ全周において段部よりも外周側に位置する外周端縁を有している。外周端縁は、ガードリング用最上層導電層の真上に位置している。
一実施の形態によれば、パッシベーション膜に接して形成された第1の感光性有機絶縁膜が、最上層導電層により生じたパッシベーション膜表面の段部の全周上を覆い、かつ全周において段部よりも外周側に位置する外周端縁を有している。第1の感光性有機絶縁膜の外周端縁と第2の感光性有機絶縁膜の外周端縁との双方は、ガードリング用最上層導電層の真上に位置している。
Claims (11)
- 素子形成領域と前記素子形成領域を平面視において取り囲むガードリング領域とを有する半導体装置であって、
前記平面視において前記素子形成領域の周囲を取り囲むように前記ガードリング領域に形成されたガードリング用最上層導電層(TCL)を最上部に含むガードリング(GR)と、
前記ガードリング用最上層導電層(TCL)を覆うように前記ガードリング領域および前記素子形成領域に形成されたパッシベーション膜(PL)と、
前記パッシベーション膜(PL)に接して形成された第1の感光性有機絶縁膜(PO1)とを備え、
前記パッシベーション膜(PL)の表面には、前記ガードリング用最上層導電層(TCL)よりも前記素子形成領域側となる内周側に段部(TRE)が形成されており、かつ前記段部(TRE)により前記ガードリング用最上層導電層(TCL)よりも内周側の前記パッシベーション膜(PL)の前記表面は前記ガードリング用最上層導電層(TCL)真上の前記パッシベーション膜(PL)の前記表面よりも低くなっており、
前記第1の感光性有機絶縁膜(PO1)は、平面視において前記段部(TRE)の全周上を覆い、かつ全周において前記段部(TRE)よりも外周側に位置する外周端縁(ED1)を有する、半導体装置。 - 前記第1の感光性有機絶縁膜(PO1)上に形成された第2の感光性有機絶縁膜(PO2)をさらに備えた、請求項1に記載の半導体装置。
- 前記第2の感光性有機絶縁膜(PO2)が前記第1の感光性有機絶縁膜(PO1)の前記外周端縁(ED1)を覆っており、前記第2の感光性有機絶縁膜(PO2)の外周端縁(ED2)が前記第1の感光性有機絶縁膜(PO1)の前記外周端縁(ED1)よりも外周側に位置している、請求項2に記載の半導体装置。
- 前記パッシベーション膜(PL)を貫通する溝(SS)が、平面視において前記ガードリング領域の外周を取り囲むように形成されており、
前記第2の感光性有機絶縁膜(PO2)が前記溝(SS)内を埋め込んでいる、請求項3に記載の半導体装置。 - 前記第2の感光性有機絶縁膜(PO2)の外周端縁(ED2)が、前記第1の感光性有機絶縁膜(PO1)の前記外周端縁(ED1)よりも内周側に位置している、請求項2に記載の半導体装置。
- 前記パッシベーション膜(PL)を貫通する溝(SS)が、平面視において前記ガードリング領域の外周を取り囲むように形成されており、
前記第1の感光性有機絶縁膜(PO1)が前記溝(SS)内を埋め込んでいる、請求項3に記載の半導体装置。 - 前記ガードリング用最上層導電層(TCL)と同一の層から分離して形成されたパッド用最上層導電層(TCL)と、
前記パッド用最上層導電層(TCL)に電気的に接続するように前記パッド用最上層導電層(TCL)のパッド部の真上に形成されたバンプ電極(BP)とをさらに備えた、請求項1に記載の半導体装置。 - 前記ガードリング用最上層導電層(TCL)と同一の層から分離して形成されたパッド用最上層導電層(TCL)と、
前記パッド用最上層導電層(TCL)上において前記パッド用最上層導電層(TCL)のパッド部に接続され、かつ前記パッド用最上層導電層(TCL)の前記パッド部の真上領域から前記真上領域以外の他の領域に延びるように形成された再配線層(RIL)と、
前記再配線層(RIL)上に形成され、かつ前記再配線層(RIL)に接続されたバンプ電極(BP)とをさらに備え、
前記バンプ電極(BP)は前記他の領域の真上に位置している、請求項1に記載の半導体装置。 - 前記ガードリング用最上層導電層(TCL)はアルミニウムを含む材質からなっている、請求項1に記載の半導体装置。
- 前記半導体装置(SD)はチップ状態である、請求項1に記載の半導体装置。
- 前記半導体装置(WF)はウエハ状態である、請求項1に記載の半導体装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2012/068282 WO2014013581A1 (ja) | 2012-07-19 | 2012-07-19 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2014013581A1 true JPWO2014013581A1 (ja) | 2016-06-30 |
JP5955963B2 JP5955963B2 (ja) | 2016-07-20 |
Family
ID=49948435
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014525613A Active JP5955963B2 (ja) | 2012-07-19 | 2012-07-19 | 半導体装置 |
Country Status (6)
Country | Link |
---|---|
US (2) | US9105531B2 (ja) |
JP (1) | JP5955963B2 (ja) |
KR (1) | KR101952988B1 (ja) |
CN (2) | CN107359139B (ja) |
TW (2) | TWI599044B (ja) |
WO (1) | WO2014013581A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5968711B2 (ja) * | 2012-07-25 | 2016-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
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-
2012
- 2012-07-19 CN CN201710640946.8A patent/CN107359139B/zh active Active
- 2012-07-19 KR KR1020147030025A patent/KR101952988B1/ko active IP Right Grant
- 2012-07-19 US US14/395,296 patent/US9105531B2/en active Active
- 2012-07-19 CN CN201280074138.5A patent/CN104380459B/zh active Active
- 2012-07-19 JP JP2014525613A patent/JP5955963B2/ja active Active
- 2012-07-19 WO PCT/JP2012/068282 patent/WO2014013581A1/ja active Application Filing
-
2013
- 2013-07-15 TW TW102125277A patent/TWI599044B/zh active
- 2013-07-15 TW TW106125801A patent/TWI650870B/zh active
-
2015
- 2015-07-06 US US14/791,888 patent/US9312195B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
US9312195B2 (en) | 2016-04-12 |
US20150311133A1 (en) | 2015-10-29 |
TW201421685A (zh) | 2014-06-01 |
JP5955963B2 (ja) | 2016-07-20 |
CN104380459B (zh) | 2017-08-25 |
US20150091161A1 (en) | 2015-04-02 |
CN104380459A (zh) | 2015-02-25 |
CN107359139A (zh) | 2017-11-17 |
TWI650870B (zh) | 2019-02-11 |
TWI599044B (zh) | 2017-09-11 |
US9105531B2 (en) | 2015-08-11 |
TW201737494A (zh) | 2017-10-16 |
KR101952988B1 (ko) | 2019-02-27 |
KR20150037732A (ko) | 2015-04-08 |
CN107359139B (zh) | 2019-11-12 |
WO2014013581A1 (ja) | 2014-01-23 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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