JP2000340593A

JP2000340593A - 半導体装置の製造方法

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Publication number: JP2000340593A
Application number: JP11149615A
Authority: JP
Inventors: Toshiharu Yanagida; 敏治柳田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-05-28
Filing date: 1999-05-28
Publication date: 2000-12-08

Abstract

(57)【要約】【課題】パッド電極の形成位置に対してバンプの形成位
置を再配置するように、導電膜（ＢＬＭ膜）をパターン
形成する方法において、ウェーハ処理枚数を重ねても、
安定な処理により導電膜（ＢＬＭ膜）とバンプとの接合
界面における電気抵抗の上昇や接合強度の低下などを抑
制し、接続信頼性を向上させることができる半導体装置
の製造方法を提供する。【解決手段】半導体ウェーハ１０上に、パッド電極１１
に接続し、バンプの形成位置まで接続するパターンの導
電膜１４を形成し、その上層にバンプ形成位置に開口部
を有する保護膜１５を形成す。次に、半導体ウェーハ１
０を加熱処理して保護膜１５に含有される水分を放出さ
せる割合を制御しながら、あるいは放出させた後に、エ
ッチングなどで開口部に残された残渣１５ａや酸化物を
除去し、導電膜１４表面を清浄化し、その上層にバンプ
を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、小型化および高密度化されたパッケー
ジ形態を有する半導体装置の製造方法に関する。

【０００２】

【従来の技術】デジタルビデオカメラ、デジタル携帯電
話、あるいはノートパソコンなど、携帯用電子機器の小
型化、薄型化、軽量化に対する要求は強くなる一方であ
り、これに応えるために近年のＶＬＳＩなどの半導体装
置においては３年で７割の縮小化を実現してきた一方
で、実装基板上の部品実装密度をいかに向上させるかが
重要な課題として研究および開発がなされてきた。

【０００３】従来、半導体装置のパッケージ形態として
は、ＤＩＰ（Dual Inline Package）あるいはＰＧＡ（P
in Grid Array）などのプリント基板に設けたスルーホ
ールにリード線を挿入して実装するリード挿入型（ＴＨ
Ｄ：Through Hall Mount Device ）や、ＱＦＰ（Quad F
lat (L-Leaded) Package）あるいはＴＣＰ（Tape Carri
er Package）などのリード線を基板の表面にハンダ付け
して実装する表面実装型（ＳＭＤ：Surface Mount Devi
ce）が用いられてきた。さらなる小型化を進めるため
に、パッケージサイズを半導体チップの大きさに限りな
く近づけて、さらなる小型化、高密度化を実現するチッ
プサイズパッケージ（ＣＳＰ：Chip Size Package 、Ｆ
ＢＧＡ（Fine-Pitch BGA）とも呼ばれる）と呼ばれるパ
ッケージ形態により、半導体チップのパッド開口面側を
実装基板に向けて実装する方法（フリップチップ実装）
が注目を集めており、現在までに活発に研究がなされ、
多くの提案が示されている。

【０００４】上記のＣＳＰ形態のバンプ（突起電極）付
半導体チップを実装基板に実装した半導体装置につい
て、図面を参照して説明する。図８は上記の半導体装置
の断面図である。半導体チップ１０’のアルミニウムな
どからなるパッド電極１１形成面は、例えば窒化シリコ
ン層からなる第１表面保護膜１２とポリイミド膜からな
る第２表面保護膜１３が被覆しており、パッド電極１１
部分が開口しており、この開口部においてクロム、銅、
金の積層膜などからなる導電膜１４がパッド電極１１に
接続して形成されている。この導電膜は、ＢＬＭ（Ball
Limitting Metal）膜と呼ばれることがある。さらに導
電膜（ＢＬＭ膜）１４に接続して例えば高融点はんだボ
ールからなるバンプ１６ｂが形成されている。以上のよ
うにバンプ付半導体チップ１が構成されている。

【０００５】一方、実装基板２は、例えばガラスエポキ
シ系材料よりなる基板２０の上面において、実装する半
導体チップ１のバンプ１６ｂの形成位置に対応する位置
に形成された銅などからなるランド（電極）２１と、ラ
ンド２１に接続して、基板２０の表面上あるいは裏面
上、もしくは両面上に形成されている図示しないプリン
ト配線部を有している。ランド２１部分を除く基板２０
表面はソルダーレジスト２３により被覆されている。

【０００６】上記のバンプ付半導体チップ１は、バンプ
１６ｂとランド２１を対応させて実装基板２上にマウン
トされており、共晶はんだ層１９によりバンプ１６ｂと
ランド２１とが機械的、電気的に接続されている。さら
に、ＣＳＰ形態の半導体チップ１と実装基板２の間隙部
には、エポキシ樹脂などからなる封止樹脂３により封止
されている。

【０００７】上記の半導体装置において、バンプを所定
の位置に形成する方法としては、例えば電解メッキを用
いる方法が知られているが、この場合にはバンプの下地
となる材料層の表面状態や電気抵抗のわずかなばらつき
により成膜されるはんだバンプの膜厚が影響を受け、半
導体チップ内に均一で高さの揃ったはんだボールバンプ
を形成することが非常に難しいという問題点を有してい
る。

【０００８】真空蒸着によるはんだ層の成膜とフォトレ
ジスト膜のリフトオフとを用いて、はんだボールバンプ
を高さを揃えて形成する方法が開発されている。この方
法について、図面を参照して以下に説明する。まず、図
９（ａ）に示すように、例えばスパッタリング法やエッ
チングなどにより半導体チップの回路パターンが形成さ
れた半導体ウェーハ１０上にアルミニウム−銅合金など
からなるパッド電極１１をパターン形成し、その上層に
例えば窒化シリコン層あるいはポリイミド膜などからな
る表面保護膜１３を全面に被覆して形成する。表面保護
膜１３のパッド電極１１部分を開口した後、例えばスパ
ッタリング法によりクロム、銅、金の積層体である導電
膜（ＢＬＭ膜）１４をパッド電極１１に接続するように
パターン形成する。

【０００９】次に、図９（ｂ）に示すように、フォトリ
ソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成
領域にパターン開口部Ｐを有するレジスト膜Ｒ２をパタ
ーン形成する。次に、図９（ｃ）に示すように、例えば
真空蒸着法により全面にはんだ層を成膜することで、レ
ジスト膜Ｒ２のパターン開口部Ｐ内にはんだ層１６を形
成する。このとき、レジスト膜Ｒ２の上層にもはんだ層
１６ａが形成される。

【００１０】次に、図１０（ｄ）に示すように、リフト
オフによりレジスト膜Ｒ２を除去することで、レジスト
膜Ｒ２の上層に形成されたはんだ層１６ａを同時に除去
する。これにより、レジスト膜Ｒ２のパターン開口部Ｐ
内に形成されたはんだ層１６のみを残すことができる。
次に、図１０（ｅ）に示すように、熱処理を行ってはん
だ層１６を溶融させ、表面張力により球形となった状態
で冷却、固化することではんだボールのバンプ１６ｂを
形成する。

【００１１】ところで、上記の従来のバンプを形成する
方法においては、半導体チップの外周領域に配置された
パッド電極上にのみ、バンプを形成することが主流であ
った。しかしながら、半導体装置の微細化が進むに伴っ
て、隣接するパッド電極間の距離（パッド電極の形成ピ
ッチ）はますます狭められてきている。半導体チップと
プリント実装基板との接合強度の信頼性を確保する点か
ら、バンプの大きさ（バンプ径）を小さくすることは難
しい。このため、隣接バンプとの接触を避けるためには
パッド電極の形成位置以外の場所にバンプを形成するこ
とが必要となってきており、その場合にはパッド電極か
ら新たにバンプを形成することができる位置までの間に
なんらかの再配線を行わなければならない。

【００１２】上記のバンプ再配置のための配線を、図８
に示す半導体装置の導電膜（ＢＬＭ膜）１４によって行
うことができれば、導電膜（ＢＬＭ膜）１４を形成する
ためのレジスト膜のパターンの変更と、導電膜（ＢＬＭ
膜）１４の上層にポリイミド膜などからなる表面保護層
を新たに設けることだけで対応することでき、大幅な工
程数の増加を伴うことなく、従来のプロセスをほぼその
まま利用できるため、製造コストや製造効率の観点から
非常に都合が良い。

【００１３】図１１は、上記の導電膜（ＢＬＭ膜）１４
によってバンプ再配置を行った半導体装置の断面図であ
る。半導体チップの回路パターンが形成された半導体ウ
ェーハ１０のアルミニウムなどからなるパッド電極１１
形成面を、例えば窒化シリコン層からなる第１表面保護
膜１２とポリイミド膜からなる第２表面保護膜１３が被
覆しており、パッド電極１１部分が開口している。この
開口部においてクロム、銅、金の積層膜などからなる導
電膜（ＢＬＭ膜）１４がパッド電極１１に接続して形成
されている。さらに導電膜（ＢＬＭ膜）１４上に例えば
ポリイミド膜からなる上側表面保護膜１５が形成されて
おり、バンプ形成領域が開口している。上記のバンプ形
成領域において、導電膜（ＢＬＭ膜）１４に接続して例
えば高融点はんだボールからなるバンプ１６ｂが形成さ
れている。ここで、隣接するバンプとの接触を避けるた
め、パッド電極１１の形成位置に対してバンプ１６ｂの
形成位置を再配置するように、導電膜（ＢＬＭ膜）１４
がパターン形成されている。

【００１４】上記の半導体装置の製造方法について図面
を参照して説明する。まず、図１２（ａ）に示すよう
に、例えばスパッタリング法やエッチングなどにより半
導体チップの回路パターンが形成された半導体ウェーハ
１０上のアルミニウム−銅合金などからなるパッド電極
１１をパターン形成し、その上層に例えば窒化シリコン
層からなる第１表面保護膜１２を形成し、第１表面保護
膜１２のパッド電極１１部分を開口する。

【００１５】次に、図１２（ｂ）に示すように、例えば
ポリイミド膜などからなる第２表面保護膜１３を全面に
被覆して形成し、第２表面保護膜１３のパッド電極１１
部分を開口する。

【００１６】次に、図１２（ｃ）に示すように、パッド
電極１１と後工程で形成するバンプ１６ｂを接続する導
電膜の形成領域を開口するレジスト膜Ｒ１を、フォトリ
ソグラフィー工程によりパターン形成し、例えばスパッ
タリング法により全面にクロム、銅、金の積層膜を堆積
させることで、レジスト膜Ｒ１のパターン開口部内にパ
ッド電極１１と接続するように導電膜（ＢＬＭ膜）１４
を形成する。このとき、レジスト膜Ｒ１の上層にも導電
膜１４ａが形成される。ここで、導電膜（ＢＬＭ膜）１
４は、隣接するバンプ同士が接触しないように、パッド
電極１１の形成位置に対してバンプの形成位置を再配置
して接続するパターンで形成する。

【００１７】次に、図１３（ｄ）に示すように、リフト
オフによりレジスト膜Ｒ１を除去することで、レジスト
膜Ｒ１の上層に形成された導電膜１４ａを同時に除去す
る。これにより、レジスト膜Ｒ１のパターン開口部内に
形成された導電膜（ＢＬＭ膜）１４のみを残すことがで
きる。

【００１８】次に、図１３（ｅ）に示すように、導電膜
（ＢＬＭ膜）１４の上層に例えばポリイミド膜などから
なる上側表面保護膜１５を全面に被覆して形成し、上側
表面保護膜１５のバンプ形成領域を開口する。

【００１９】次に、図１４（ｆ）に示すように、フォト
リソグラフィー工程により、上記のバンプ形成領域にパ
ターン開口部を有するレジスト膜Ｒ２をパターン形成す
る。次に、例えば真空蒸着法により全面にはんだ層を成
膜することで、レジスト膜Ｒ２のパターン開口部内には
んだ層１６を形成する。このとき、レジスト膜Ｒ２の上
層にもはんだ層１６ａが形成される。

【００２０】次に、図１４（ｇ）に示すように、リフト
オフによりレジスト膜Ｒ２を除去することで、レジスト
膜Ｒ２の上層に形成されたはんだ層１６ａを同時に除去
する。これにより、レジスト膜Ｒ２のパターン開口部内
に形成されたはんだ層１６のみを残すことができる。

【００２１】次に、熱処理を行ってはんだ層１６を溶融
させ、表面張力により球形となった状態で冷却、固化す
ることで高融点はんだボールからなるバンプ１６ｂを形
成し、図１１に示す半導体装置に至る。以降の工程とし
ては、例えばバンプの間隙部を封止しながら半導体ウェ
ーハのバンプ形成面上に樹脂被膜を形成し、バンプに接
続させて共晶はんだ層を印刷法などにより形成し、ダイ
シング工程によりＣＳＰ形態のバンプ付半導体チップに
分割する。

【００２２】

【発明が解決しようとする課題】しかしながら、上記の
半導体装置の製造方法においては、導電膜（ＢＬＭ膜）
１４とバンプ１６ｂの間で良好に電気的コンタクトが取
れないという問題が発生することがあった。上記の問題
は、バンプ１６ｂの再配置のために電極パッド１１から
引き出した導電膜（ＢＬＭ膜）１４の上層に上側表面保
護膜１５を形成し、上側表面保護膜１５のバンプ形成領
域をパターン開口するときに、作業環境や処理条件のわ
ずかな変動で解像不良を起こし、図１５（ａ）に示すよ
うに、バンプ形成領域のパターン開口部内に、パターン
加工において薄いポリイミド膜が残されたり、現像液の
洗浄残りなどが発生し、導電膜（ＢＬＭ膜）１４の表面
が清浄に保たれなくなったことに起因する。薄いポリイ
ミド膜や現像液の洗浄残りなどの絶縁性の不純物を、ス
カム１５ａと総称する。図面上は、便宜上実際に残され
るスカムよりも厚膜に描いている。

【００２３】また、上記のスカム１５ａが発生すると、
極端な場合には導電膜（ＢＬＭ膜）１４とバンプ１６ｂ
の間の密着力が低下してしまい、バンプを形成した半導
体チップを実装基板にフリップチップ実装して組み立て
た後の製品デバイスのバンプ接合部の強度が確保でき
ず、製品セットの信頼性や耐久性にもその悪影響が及ん
でしまうこととなる。

【００２４】上記の問題を避けるために、図１５（ａ）
に示すように、ポリイミド膜の上側表面保護膜１５のパ
ターン加工後に、Ａｒなどの不活性ガスをプロセスガス
に用いたスパッタリングエッチングにより、パターン開
口部内のスカム１５ａを除去する（以下、ディスカムと
もいう）方法が開発されている。

【００２５】しかしながら、上記のスパッタリングエッ
チングによりスカムを除去する工程は、通常高真空プラ
ズマを用いて行うが、図１５（ｂ）に示すように、この
プラズマ処理中に被処理半導体ウェーハの最表面に形成
された上側表面保護膜１５などから水Ｗがディスカム処
理室のプロセスチャンバー内に放出されて、特にウェー
ハ処理枚数を重ねて大量に処理するときにプラズマ放電
状態をばらつかせてしまい、場合によっては放電がスム
ーズに立ち上がらなくなり、さらにはポリイミド膜など
からなるスカムに対するエッチオフ量などの処理特性に
ばらつきが発生し、処理特性のウェーハ面内均一性が悪
化してしまうことがある。これは、半導体ウェーハ上へ
のポリイミド膜の成膜にあたっては、ポリイミド膜の塗
布、現像あるいはエッチング処理を行った後に、加熱ベ
ーク処理により焼き固めて、ポリイミド膜中の溶剤など
の揮発成分や水分を蒸発させているものの、製造工程を
流れるうちに最表面のポリイミド膜である上側表面保護
膜などが水分を再吸収していることに起因する。

【００２６】本発明は上記の問題を鑑みなされたもので
あり、本発明は、パッド電極の形成位置に対してバンプ
の形成位置を再配置するように、導電膜（ＢＬＭ膜）を
パターン形成する方法において、ウェーハ処理枚数を重
ねても、安定な処理により導電膜（ＢＬＭ膜）とバンプ
との接合界面における電気抵抗の上昇や接合強度の低下
などを抑制し、接続信頼性を向上させることができる半
導体装置の製造方法を提供することを目的とする。

【００２７】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体チップの
回路パターンに接続するパッド電極が形成された半導体
ウェーハ上に前記パッド電極に接続するようにバンプを
形成する半導体装置の製造方法であって、前記半導体ウ
ェーハ上に、前記パッド電極に接続し、前記バンプの形
成位置まで接続するパターンの導電膜を形成する工程
と、前記導電膜を被覆する保護膜を形成する工程と、前
記バンプ形成位置において前記保護膜に開口部を形成す
る工程と、少なくとも前記保護膜に含有される水分を放
出させる割合を制御しながら前記開口部における前記導
電膜表面を清浄化する工程と、前記開口部において前記
導電膜の上層にバンプを形成する工程とを有する。

【００２８】上記の本発明の半導体装置の製造方法は、
好適には、前記開口部における前記導電膜表面を清浄化
する工程においては、前記半導体ウェーハを加熱処理し
ながら行う。さらに好適には、前記開口部における前記
導電膜表面を清浄化する工程においては、静電吸着電極
を備えたウェーハステージに前記半導体ウェーハを戴置
して行う。また、さらに好適には、前記半導体ウェーハ
を８０〜１４０℃の範囲に加熱処理しながら行う。ま
た、さらに好適には、前記開口部における前記導電膜表
面を清浄化する工程においては、前記半導体ウェーハに
電圧を印加しながら行い、さらに好適には、前記半導体
ウェーハに１００〜５００Ｖの電圧を印加しながら行
う。

【００２９】上記の本発明の半導体装置の製造方法は、
好適には、前記開口部における前記導電膜表面を清浄化
する工程においては、不活性ガスのプラズマによりスパ
ッタリングエッチングを行う。

【００３０】上記の本発明の半導体装置の製造方法は、
好適には、前記開口部における前記導電膜表面を清浄化
する工程においては、前記開口部に残された残渣を除去
する。また、好適には、前記開口部における前記導電膜
表面を清浄化する工程においては、前記開口部における
前記導電膜表面の酸化物を除去する。

【００３１】上記の本発明の半導体装置の製造方法は、
半導体ウェーハ上に、パッド電極に接続し、バンプの形
成位置まで接続するパターンの導電膜を形成し、導電膜
を被覆する保護膜を形成し、バンプ形成位置において保
護膜に開口部を形成する。次に、半導体ウェーハを静電
吸着電極を備えたウェーハステージなどに戴置して、８
０〜１４０℃の範囲に加熱処理し、さらには半導体ウェ
ーハに１００〜５００Ｖの電圧を印加することで、少な
くとも保護膜に含有される水分を放出させる割合を制御
しながら、不活性ガスのプラズマによりスパッタリング
エッチングなどを行って、開口部に残されたポリイミド
膜や現像の洗浄残りなどの残渣あるいは導電膜表面の酸
化物を除去し、開口部における導電膜表面を清浄化す
る。次に、開口部において導電膜の上層にバンプを形成
する。

【００３２】上記の本発明の半導体装置の製造方法によ
れば、開口部のスカムに対して、ウェーハの加熱とイオ
ン照射を効果的に利用しながらスパッタリングエッチン
グを行うことで、ベーキング処理後に再吸収されたポリ
イミド膜などの表面保護膜などに含有される水分を、一
定の割合で放出させるように制御し、ディスカム処理に
必要な加工を徐々に進行させることができ、ディスカム
処理を連続して大量に行った場合でも、製造ラインで高
い歩留りを実現することができる。従って、パッド電極
の形成位置に対してバンプの形成位置を再配置するよう
に、導電膜（ＢＬＭ膜）をパターン形成する方法におい
て、導電膜（ＢＬＭ膜）の上層に形成される保護膜のバ
ンプ形成領域となる開口部のスカムの除去をウェーハ処
理枚数を重ねても安定な処理により行うことができ、導
電膜（ＢＬＭ膜）とバンプとの接合界面における電気抵
抗の上昇や接合強度の低下などを抑制し、接続信頼性を
向上させることができる。これにより、フリップチップ
実装して組み立てられる製品デバイスの信頼性および耐
久性を向上させることができる。

【００３３】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、半導体チップの回路パター
ンに接続するパッド電極が形成された半導体ウェーハ上
に前記パッド電極に接続するようにバンプを形成する半
導体装置の製造方法であって、前記半導体ウェーハ上
に、前記パッド電極に接続し、前記バンプの形成位置ま
で接続するパターンの導電膜を形成する工程と、前記導
電膜を被覆する保護膜を形成する工程と、前記バンプ形
成位置において前記保護膜に開口部を形成する工程と、
少なくとも前記保護膜に含有される水分を放出させる工
程と、前記開口部における前記導電膜表面を清浄化する
工程と、前記開口部において前記導電膜の上層にバンプ
を形成する工程とを有する。

【００３４】上記の本発明の半導体装置の製造方法は、
好適には、前記水分を放出させる工程においては、前記
半導体ウェーハの加熱処理を行う。さらに好適には、前
記水分を放出させる工程においては、静電吸着電極を備
えたウェーハステージに前記半導体ウェーハを戴置して
行う。また、さらに好適には、前記水分を放出させる工
程においては、前記半導体ウェーハを８０〜１４０℃の
範囲に加熱処理しながら行う。また、さらに好適には、
前記水分を放出させる工程においては、減圧雰囲気下で
前記半導体ウェーハの加熱処理を行う。

【００３５】上記の本発明の半導体装置の製造方法は、
好適には、前記開口部における前記導電膜表面を清浄化
する工程においては、不活性ガスのプラズマによりスパ
ッタリングエッチングを行う。

【００３６】上記の本発明の半導体装置の製造方法は、
好適には、前記開口部における前記導電膜表面を清浄化
する工程においては、前記開口部に残された残渣を除去
する。また、好適には、前記開口部における前記導電膜
表面を清浄化する工程においては、前記開口部における
前記導電膜表面の酸化物を除去する。

【００３７】上記の本発明の半導体装置の製造方法は、
半導体ウェーハ上に、パッド電極に接続し、バンプの形
成位置まで接続するパターンの導電膜を形成し、導電膜
を被覆する保護膜を形成し、バンプ形成位置において保
護膜に開口部を形成する。次に、半導体ウェーハを静電
吸着電極を備えたウェーハステージなどに戴置して、真
空キュア加熱処理など、減圧雰囲気下で８０〜１４０℃
の範囲に加熱処理して、予め水分を放出させてから、不
活性ガスのプラズマによりスパッタリングエッチングな
どを行って、開口部に残されたポリイミド膜や現像の洗
浄残りなどの残渣あるいは導電膜表面の酸化物を除去
し、開口部における導電膜表面を清浄化する。次に、開
口部において導電膜の上層にバンプを形成する。

【００３８】上記の本発明の半導体装置の製造方法によ
れば、開口部のスカムを除去するスパッタリングエッチ
ング処理時に、被処理ウェーハから水分が放出されるの
を抑制し、プラズマ処理プロセスの安定性を向上させ、
量産時のディスカム処理のプロセスコンディションを安
定させて、ディスカム処理を連続して大量に行った場合
でも、製造ラインで高い歩留りを実現することができ
る。従って、パッド電極の形成位置に対してバンプの形
成位置を再配置するように、導電膜（ＢＬＭ膜）をパタ
ーン形成する方法において、導電膜（ＢＬＭ膜）の上層
に形成される保護膜のバンプ形成領域となる開口部のス
カムの除去をウェーハ処理枚数を重ねても安定な処理に
より行うことができ、導電膜（ＢＬＭ膜）とバンプとの
接合界面における電気抵抗の上昇や接合強度の低下など
を抑制し、接続信頼性を向上させることができる。これ
により、フリップチップ実装して組み立てられる製品デ
バイスの信頼性および耐久性を向上させることができ
る。

【００３９】

【発明の実施の形態】以下に、本発明の半導体装置の製
造方法の実施の形態について、図面を参照して説明す
る。

【００４０】第１実施形態図１は本実施形態に係る半導体装置の製造方法により製
造した半導体装置の断面図である。半導体チップの回路
パターンが形成された半導体ウェーハ１０のアルミニウ
ムなどからなるパッド電極１１形成面を、例えば窒化シ
リコン層からなる第１表面保護膜１２とポリイミド膜か
らなる第２表面保護膜１３が被覆しており、パッド電極
１１部分が開口している。この開口部においてクロム、
銅、金の積層膜などからなる導電膜１４がパッド電極１
１に接続して形成されている。この導電膜１４は、ＢＬ
Ｍ（Ball Limitting Metal）膜と呼ばれることがある。
さらに導電膜（ＢＬＭ膜）１４上に例えばポリイミド膜
からなる上側表面保護膜１５が形成されており、バンプ
形成領域が開口している。上記のバンプ形成領域におい
て、導電膜（ＢＬＭ膜）１４に接続して例えば高融点は
んだボールからなるバンプ１６ｂが形成されている。こ
こで、隣接するバンプとの接触を避けるため、パッド電
極１１の形成位置に対してバンプ１６ｂの形成位置を再
配置するように、導電膜（ＢＬＭ膜）１４がパターン形
成されている。

【００４１】上記の半導体装置の製造方法について図面
を参照して説明する。まず、図２（ａ）に示すように、
例えばスパッタリング法やエッチングなどにより半導体
チップの回路パターンが形成された半導体ウェーハ１０
上のアルミニウム−銅合金などからなるパッド電極１１
をパターン形成し、その上層に例えば窒化シリコン層か
らなる第１表面保護膜１２を形成し、第１表面保護膜１
２のパッド電極１１部分を開口する。

【００４２】次に、図２（ｂ）に示すように、例えばポ
リイミド膜などからなる第２表面保護膜１３を全面に被
覆して形成し、第２表面保護膜１３のパッド電極１１部
分を開口する。

【００４３】次に、図２（ｃ）に示すように、パッド電
極１１と後工程で形成するバンプ１６ｂを接続する導電
膜の形成領域を開口するレジスト膜Ｒ１を、フォトリソ
グラフィー工程によりパターン形成し、例えばスパッタ
リング法により全面にクロム、銅、金の積層膜を堆積さ
せることで、レジスト膜Ｒ１のパターン開口部内にパッ
ド電極１１と接続するように導電膜（ＢＬＭ膜）１４を
形成する。このとき、レジスト膜Ｒ１の上層にも導電膜
１４ａが形成される。ここで、導電膜（ＢＬＭ膜）１４
は、隣接するバンプ同士が接触しないように、パッド電
極１１の形成位置に対してバンプ１６ｂの形成位置を再
配置して接続するパターンで形成する。

【００４４】次に、図３（ｄ）に示すように、リフトオ
フによりレジスト膜Ｒ１を除去することで、レジスト膜
Ｒ１の上層に形成された導電膜１４ａを同時に除去す
る。これにより、レジスト膜Ｒ１のパターン開口部内に
形成された導電膜（ＢＬＭ膜）１４のみを残すことがで
きる。

【００４５】次に、図３（ｅ）に示すように、導電膜
（ＢＬＭ膜）１４の上層に例えばポリイミド膜（例えば
東レ社製感光性ポリイミドＵＲ−３１００）などからな
る上側表面保護膜１５を全面に被覆して形成し、上側表
面保護膜１５のバンプ形成領域を開口する。このとき、
バンプ形成領域のパターン開口部内に、パターン加工に
おいて残された薄いポリイミド膜現像液の洗浄残りなど
からなる絶縁性の不純物であるスカム１５ａが発生す
る。図面上は、便宜上実際に残されるスカムよりも厚膜
に描いている。

【００４６】次に、図３（ｆ）に示すように、例えば半
導体ウェーハを静電吸着電極を備えたウェーハステージ
などに戴置して、８０〜１４０℃の範囲に加熱処理し、
さらには半導体ウェーハに１００〜５００Ｖの電圧を印
加することで、少なくとも上側表面保護膜１５に含有さ
れる水分を放出させる割合を制御しながら、Ａｒ⁺など
の不活性ガスのプラズマ放電で生成されたイオンＥを用
いたスパッタリングエッチングなどを行うことで、開口
部に残されたスカム（残渣）１５ａや導電膜（ＢＬＭ
膜）表面の酸化物が効果的に除去され、開口部における
導電膜（ＢＬＭ膜）１４の表面を清浄化することができ
る。

【００４７】上記のディスカム工程においては、例えば
図５に示すようなトライオード型ＲＦプラズマ処理装置
を用いて行うことができる。プラズマ処理室３０内に、
陽極板３１と、陰極板となるウェーハステージ３２が対
向して配置され、ウェーハステージ３２上に被処理ウェ
ーハ３３が戴置される。陽極板３１にはプラズマ生成電
源３４が接続し、ウェーハステージ３２には結合コンデ
ンサ３５と基板バイアス電源３６が接続しており、プラ
ズマ処理室３０内には、陽極板３１と、ウェーハステー
ジ３２の間に接地電位の格子電極３７が設けられてい
る。プラズマ処理室３０内にプラズマ原料ガスを導入
し、各電極に所定の電圧を印加することでプラズマ処理
室３０内にプラズマ３８が生成する。また、上記のウェ
ーハステージ３２はヒータ３９が内蔵され、被処理ウェ
ーハ３３に加熱処理を施すことが可能となっている。

【００４８】上記のウェーハステージ３２としては、例
えば図６に示す静電吸着電極４０を内蔵する構成とする
ことが好ましい。図６において、ウェーハステージ３２
の中には、静電吸着電極４０が埋め込まれており、この
静電吸着電極４０に所定の直流電圧が印加されると、ウ
ェハステージ３２の上にのせられた被処理ウェーハ３３
は、静電吸着電極４０との間に生じる静電力により、ウ
ェーハステージ３２に吸着、固定される。静電吸着電極
４０およびヒータ３９を内蔵するウェーハステージによ
り、ディスカム処理中の被処理ウェーハ温度が精密に制
御され、ウェーハ面内およびウェーハ間での温度のばら
つきを抑えた均一性が高く、再現性の高いウェーハ処理
を可能にする。また、ウェーハステージ３２内には熱伝
導媒体用配管４１が設けられてヘリウムなどの熱伝導媒
体４２が流され、さらに冷媒用配管４３が設けられて例
えば商品名フロリナートなどの冷媒４４が循環する構成
とすることができる。

【００４９】上記の図５に示すトライオード型ＲＦプラ
ズマ処理装置を用いて、被処理ウェーハに対してディス
カム処理を行うには、例えば（エッチングガス種類およ
び流量：Ａｒ＝２５ｓｃｃｍ、圧力：０．７Ｐａ、ウェ
ーハステージ温度：１００℃、プラズマソース電圧：６
００Ｗ（２ＭＨｚ）、基板バイアス電圧：３５０Ｖ（１
３．５６ＭＨｚ）、処理時間：１２０秒）とすることが
でき、この条件下では被処理ウェーハ表面の最高到達温
度は概ね１２０℃となる。

【００５０】次に、図４（ｇ）に示すように、フォトリ
ソグラフィー工程により、上記のバンプ形成領域にパタ
ーン開口部を有するレジスト膜Ｒ２をパターン形成す
る。次に、例えば真空蒸着法により全面にＰｂ：Ｓｎ＝
９７：３の高融点はんだ層を成膜することで、レジスト
膜Ｒ２のパターン開口部内にはんだ層１６を形成する。
このとき、レジスト膜Ｒ２の上層にもはんだ層１６ａが
形成される。上記のディスカム処理時に同時に加熱処理
を行っているので、上記のはんだ層の成膜工程において
は上側表面保護膜などからのガスの放出がほとんどな
く、良質な純度の高いはんだ層を形成することができ
る。

【００５１】次に、図４（ｈ）に示すように、リフトオ
フによりレジスト膜Ｒ２を除去することで、レジスト膜
Ｒ２の上層に形成されたはんだ層１６ａを同時に除去す
る。これにより、レジスト膜Ｒ２のパターン開口部内に
形成されたはんだ層１６のみを残すことができる。

【００５２】次に、熱処理を行ってはんだ層１６を溶融
させ、表面張力により球形となった状態で冷却、固化す
ることで高融点はんだボールからなるバンプ１６ｂを形
成し、図１に示す半導体装置に至る。以降の工程として
は、例えばバンプの間隙部を封止しながら半導体ウェー
ハのバンプ形成面上に樹脂被膜を形成し、バンプに接続
させて共晶はんだ層を印刷法などにより形成し、ダイシ
ング工程によりＣＳＰ形態のバンプ付半導体チップに分
割する。

【００５３】上記の本実施形態の半導体装置の製造方法
によれば、開口部のスカムに対して、ウェーハの加熱と
イオン照射を効果的に利用しながらスパッタリングエッ
チングを行うことで、ベーキング処理後に再吸収された
ポリイミド膜などの表面保護膜などに含有される水分
や、さらには導電膜（ＢＬＭ膜）の表面に吸着した水分
などを一定の割合で放出させるように制御し、キュア効
果を兼ね備えたプロセスによりディスカム処理に必要な
加工を徐々に進行させることができ、ディスカム処理を
連続して大量に行った場合でも、製造ラインで高い歩留
りを実現することができる。従って、パッド電極の形成
位置に対してバンプの形成位置を再配置するように、導
電膜（ＢＬＭ膜）をパターン形成する方法において、導
電膜（ＢＬＭ膜）の上層に形成される保護膜のバンプ形
成領域となる開口部のスカムの除去をウェーハ処理枚数
を重ねても安定な処理により行うことができ、導電膜
（ＢＬＭ膜）とバンプとの接合界面における電気抵抗の
上昇や接合強度の低下などを抑制し、接続信頼性を向上
させることができる。これにより、フリップチップ実装
して組み立てられる製品デバイスの信頼性および耐久性
を向上させることができる。

【００５４】第２実施形態本実施形態に係る半導体装置は、実質的に第１実施形態
と同様であり、その製造方法も第１実施形態と同様であ
るが、図３（ｆ）に示すディスカム工程の直前に被処理
半導体ウェーハ１０に真空アニール処理などの加熱処理
を施すことが異なり、その後のディスカム工程において
は、従来と同様に被処理半導体ウェーハ１０には加熱処
理は行わなくても、第１実施形態と同様な条件の加熱処
理を行ってもよい。

【００５５】ディスカム工程の直前に被処理半導体ウェ
ーハ１０に加熱処理を施すときには、例えば半導体ウェ
ーハを静電吸着電極を備えたウェーハステージなどに戴
置して、真空キュア加熱処理など、減圧雰囲気下で８０
〜１４０℃の範囲に加熱処理する。この加熱処理によ
り、予め水分を放出させた後に、Ａｒ⁺などの不活性ガ
スのプラズマ放電で生成されたイオンＥを用いたスパッ
タリングエッチングなどを行うことで、開口部に残され
たスカム（残渣）１５ａや導電膜（ＢＬＭ膜）表面の酸
化物が効果的に除去され、開口部における導電膜（ＢＬ
Ｍ膜）１４の表面を清浄化することができる。

【００５６】上記の真空アニール処理などの加熱処理お
よびディスカム処理においては、例えば図７に示すよう
なＩＣＰ（Inductively Coupled Plasma）高密度プラズ
マ処理装置を用いて加熱処理およびディスカム処理を連
続的に行うことができる。プラズマ処理室３０内に上下
方向に可動するウェーハステージ３２が配置され、ウェ
ーハステージ３２上に被処理ウェーハ３３が戴置され
る。プラズマ処理室３０の外周に誘導結合コイル４５が
設けられ、ＩＣＰ電源４６が接続しており、ウェーハス
テージ３２には結合コンデンサ３５と基板バイアス電源
３６が接続している。プラズマ処理室３０内にプラズマ
原料ガスを導入し、各電極に所定の電圧を印加すること
でプラズマ処理室３０内にプラズマ３８が生成する。ま
た、上記のウェーハステージ３２はヒータ３９が内蔵さ
れ、被処理ウェーハ３３に加熱処理を施すことが可能と
なっている。

【００５７】上記のウェーハステージ３２としては、図
５に示すトライオード型ＲＦプラズマ処理装置と同様
に、図６に示す静電吸着電極４０を内蔵する構成とする
ことが好ましい。静電吸着電極４０およびヒータ３９を
内蔵するウェーハステージにより、ディスカム処理中の
被処理ウェーハ温度が精密に制御され、ウェーハ面内お
よびウェーハ間での温度のばらつきを抑えた均一性が高
く、再現性の高いウェーハ処理を可能にする。また、ウ
ェーハステージ３２内には熱伝導媒体用配管４１が設け
られてヘリウムなどの熱伝導媒体４２が流され、さらに
冷媒用配管４３が設けられて例えば商品名フロリナート
などの冷媒４４が循環する構成とすることができる。

【００５８】上記の図７に示すＩＣＰ高密度プラズマ処
理装置を用いて、被処理ウェーハに対して真空アニール
処理を行う条件は、例えば（雰囲気ガス種類および流
量：Ａｒ＝１００ｓｃｃｍ、圧力：１０Ｐａ、ウェーハ
ステージ温度：１００℃、処理時間：１２０秒）とし、
連続して行うディスカム処理の条件は、例えば（エッチ
ングガス種類および流量：Ａｒ＝３０ｓｃｃｍ、圧力：
０．２Ｐａ、ウェーハステージ温度：１００℃、ＩＣＰ
プラズマソース電力：１ｋＷ（４５０Ｈｚ）、基板バイ
アス電圧：１５０Ｖ（１３．５６ＭＨｚ）、処理時間：
４５秒）とすることができ、この条件下では被処理ウェ
ーハ表面の最高到達温度は概ね１２０℃となる。

【００５９】上記のように高密度プラズマ発生源を用い
ることで、低圧力雰囲気化での処理が可能となり、多量
に生成したイオン種が散乱なく垂直に被処理ウェーハに
入射するようになり、Ａｒ⁺イオン照射によるディスカ
ム処理が被処理ウェーハ全面で均一に、かつ高速で効率
良く実現できる。このため、下層のポリイミド膜パター
ンやデバイスへのプロセスダメージを考慮して、基板バ
イアスを低く設定した条件であっても処理速度を損なう
ことなくスカム除去のための処理時間の短縮化を図るこ
とができる。

【００６０】上記のディスカム工程以降の工程は、第１
実施形態と同様であり、バンプ形成領域にＰｂ：Ｓｎ＝
９７：３の高融点はんだ層１６を形成し、熱処理により
高融点はんだボールからなるバンプ１６ｂを形成する。
上記のディスカム処理の直前に真空アニール処理を行っ
ているので、上記のはんだ層の成膜工程においては上側
表面保護膜などからのガスの放出がほとんどなく、良質
な純度の高いはんだ層を形成することができる。

【００６１】以降の工程としては、例えばバンプの間隙
部を封止しながら半導体ウェーハのバンプ形成面上に樹
脂被膜を形成し、バンプに接続させて共晶はんだ層を印
刷法などにより形成し、ダイシング工程によりＣＳＰ形
態のバンプ付半導体チップに分割する。

【００６２】上記の本実施形態の半導体装置の製造方法
によれば、開口部のスカムを除去するスパッタリングエ
ッチング処理の前に予め行う真空アニール処理のキュア
効果により、ベーキング処理後に再吸収されたポリイミ
ド膜などの表面保護膜などに含有される水分や、さらに
は導電膜（ＢＬＭ膜）の表面に吸着した水分などを事前
に除去した後にディスカム処理を進行させることがで
き、ディスカム処理を連続して大量に行った場合でも、
製造ラインで高い歩留りを実現することができる。従っ
て、パッド電極の形成位置に対してバンプの形成位置を
再配置するように、導電膜（ＢＬＭ膜）をパターン形成
する方法において、導電膜（ＢＬＭ膜）の上層に形成さ
れる保護膜のバンプ形成領域となる開口部のスカムの除
去をウェーハ処理枚数を重ねても安定な処理により行う
ことができ、導電膜（ＢＬＭ膜）とバンプとの接合界面
における電気抵抗の上昇や接合強度の低下などを抑制
し、接続信頼性を向上させることができる。これによ
り、フリップチップ実装して組み立てられる製品デバイ
スの信頼性および耐久性を向上させることができる。

【００６３】上記の２実施形態においては、いずれも基
板バイアス電圧の独立制御が可能なプラズマ処理装置を
用いているため、ポリイミド膜に過剰な熱変質を与える
ことなく、パターン開口部にスカム除去およびその下層
の導電膜（ＢＬＭ膜）の表面の酸化物除去を効果的に実
現できている。なおかつ、大口径のウェーハに対しても
均一で迅速な処理が可能なプロセスとなっている。

【００６４】本発明により製造する半導体装置として
は、ＭＯＳトランジスタ系半導体装置、バイポーラ系半
導体装置、ＢｉＣＭＯＳ系半導体装置、ロジックとメモ
リを搭載した半導体装置など、半導体装置であれば何に
でも適用可能である。

【００６５】本発明の半導体装置の製造方法は上記の実
施の形態に限定されない。例えば、プラズマ処理装置と
して、トライオードＲＦプラズマ処理装置、ＩＣＰ高密
度プラズマ処理装置の他、平行平板型ＲＦプラズマ処理
装置や、ＴＣＰ（Transfer Coupled Plasma ）型、ＥＣ
Ｒ（Electron Cyclotron Resonance）型、あるいはヘリ
コン波プラズマなど、ＩＣＰ高密度プラズマ以外の高密
度プラズマ処理装置を用いることができる。また、各プ
ロセスの条件、ウェーハの構造などは上記の実施の形態
で説明した内容に限らない。また、ウェーハ上へのバン
プの形成方法としては、真空蒸着によるはんだ層の成膜
とリフトオフによるパターニングによる方法により説明
したが、スクリーン印刷法、電解メッキ法、はんだボー
ル転写法など、種々の方法を用いることができる。その
他、本発明の要旨を逸脱しない範囲で種々の変更が可能
である。

【００６６】

【発明の効果】上記のように、本発明の半導体装置の製
造方法によれば、パッド電極の形成位置に対してバンプ
の形成位置を再配置するように、導電膜（ＢＬＭ膜）を
パターン形成する方法において、ウェーハ処理枚数を重
ねても、安定な処理により導電膜（ＢＬＭ膜）とバンプ
との接合界面における電気抵抗の上昇や接合強度の低下
などを抑制し、接続信頼性を向上させることができる。

【図面の簡単な説明】

【図１】図１は第１実施形態に係る半導体装置の断面図
である。

【図２】図２は第１実施形態に係る半導体装置の製造方
法の製造工程を示す断面図であり、（ａ）は第１表面保
護膜の形成工程まで、（ｂ）は第２表面保護膜の形成工
程まで、（ｃ）は導電膜（ＢＬＭ膜）の形成工程までを
示す。

【図３】図３は図２の続きの工程を示し、（ｄ）はリフ
トオフによるレジスト膜上の導電膜の除去工程まで、
（ｅ）は上側表面保護膜の形成工程まで、（ｆ）はバン
プ形成領域での導電膜（ＢＬＭ膜）の表面の清浄化工程
までを示す。

【図４】図４は図３の続きの工程を示し、（ｇ）ははん
だ層の堆積工程まで、（ｈ）はリフトオフによるレジス
ト膜上のはんだ層の除去工程までを示す。

【図５】図５は第１実施形態に係るトライオードＲＦプ
ラズマ処理装置の模式図である。

【図６】図６は第１実施形態および第２実施形態に係る
プラズマ処理装置の静電吸着電極を内蔵するウェーハス
テージの模式図である。

【図７】図７は第２実施形態に係るＩＣＰ高密度プラズ
マ処理装置の模式図である。

【図８】図８は第１従来例に係る半導体装置の断面図で
ある。

【図９】図９は第１従来例に係る半導体装置の製造方法
の製造工程を示す断面図であり、（ａ）は導電膜（ＢＬ
Ｍ膜）の形成工程まで、（ｂ）はレジスト膜の形成工程
まで、（ｃ）ははんだ層の堆積工程までを示す。

【図１０】図１０は図９の続きの工程を示し、（ｄ）は
リフトオフによるレジスト膜上のはんだ層の除去工程ま
で、（ｅ）はリフローによりはんだボールバンプの形成
工程までを示す。

【図１１】図１１は第２従来例に係る半導体装置の断面
図である。

【図１２】図１２は第２従来例に係る半導体装置の製造
方法の製造工程を示す断面図であり、（ａ）は第１表面
保護膜の形成工程まで、（ｂ）は第２表面保護膜の形成
工程まで、（ｃ）は導電膜（ＢＬＭ膜）の形成工程まで
を示す。

【図１３】図１３は図１２の続きの工程を示し、（ｄ）
はリフトオフによるレジスト膜上の導電膜の除去工程ま
で、（ｅ）は上側表面保護膜の形成工程までを示す。

【図１４】図１４は図１３の続きの工程を示し、（ｆ）
ははんだ層の堆積工程まで、（ｇ）はリフトオフによる
レジスト膜上のはんだ層の除去工程までを示す。

【図１５】図１５（ａ）および（ｂ）は第２従来例の問
題点を説明するための断面図である。

【符号の説明】

１…ＣＳＰ形態の半導体チップ、２…実装基板、３…封
止樹脂、１０…半導体ウェーハ、１０’…半導体チッ
プ、１１…パッド電極、１２，１３…表面保護膜、１４
…導電膜（ＢＬＭ膜）、１５…上側表面保護膜、１５ａ
…スカム、１６，１６ａ…はんだ層、１６ｂ…バンプ、
１９…共晶はんだ層、２０…基板、２１…ランド、２３
…ソルダーレジスト、３０…プラズマ処理室、３１…陽
極板、３２…ウェーハステージ、３３…被処理ウェー
ハ、３４…プラズマ生成電源、３５…結合コンデンサ、
３６…基板バイアス電源、３７…格子電極、３８…プラ
ズマ、３９…ヒータ、４０…静電吸着電極、４１…熱伝
導媒体用配管、４２…熱伝導媒体、４３…冷媒用配管、
４４…冷媒、４５…誘導結合コイル、４６…ＩＣＰ電
源、Ｒ１，Ｒ２…レジスト膜、Ｅ…エッチングガス、Ｗ
…水。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/92 ６０４Ｓ 23/12 ＬＦターム(参考） 5F004 AA09 AA14 AA16 BA05 BA09 BB17 BB20 BB22 BB26 BD01 BD03 BD05 DA23 DA26 DB03 EB01 EB02 5F033 HH07 HH11 HH13 JJ01 JJ07 JJ11 JJ13 KK09 MM08 MM17 PP15 PP19 PP26 QQ08 QQ09 QQ14 QQ37 QQ73 QQ74 QQ75 QQ85 QQ92 QQ94 QQ96 RR06 RR21 RR22 TT04 VV07 WW03 WW08 XX09 XX13 XX31

Claims

【特許請求の範囲】

【請求項１】半導体チップの回路パターンに接続するパ
ッド電極が形成された半導体ウェーハ上に前記パッド電
極に接続するようにバンプを形成する半導体装置の製造
方法であって、前記半導体ウェーハ上に、前記パッド電極に接続し、前
記バンプの形成位置まで接続するパターンの導電膜を形
成する工程と、前記導電膜を被覆する保護膜を形成する工程と、前記バンプ形成位置において前記保護膜に開口部を形成
する工程と、少なくとも前記保護膜に含有される水分を放出させる割
合を制御しながら前記開口部における前記導電膜表面を
清浄化する工程と、前記開口部において前記導電膜の上層にバンプを形成す
る工程とを有する半導体装置の製造方法。
【請求項２】前記開口部における前記導電膜表面を清浄
化する工程においては、前記半導体ウェーハを加熱処理
しながら行う請求項１記載の半導体装置の製造方法。
【請求項３】前記開口部における前記導電膜表面を清浄
化する工程においては、静電吸着電極を備えたウェーハ
ステージに前記半導体ウェーハを戴置して行う請求項２
記載の半導体装置の製造方法。
【請求項４】前記開口部における前記導電膜表面を清浄
化する工程においては、前記半導体ウェーハを８０〜１
４０℃の範囲に加熱処理しながら行う請求項２記載の半
導体装置の製造方法。
【請求項５】前記開口部における前記導電膜表面を清浄
化する工程においては、前記半導体ウェーハに電圧を印
加しながら行う請求項２記載の半導体装置の製造方法。
【請求項６】前記開口部における前記導電膜表面を清浄
化する工程においては、前記半導体ウェーハに１００〜
５００Ｖの電圧を印加しながら行う請求項５記載の半導
体装置の製造方法。
【請求項７】前記開口部における前記導電膜表面を清浄
化する工程においては、不活性ガスのプラズマによりス
パッタリングエッチングを行う請求項１記載の半導体装
置の製造方法。
【請求項８】前記開口部における前記導電膜表面を清浄
化する工程においては、前記開口部に残された残渣を除
去する請求項１記載の半導体装置の製造方法。
【請求項９】前記開口部における前記導電膜表面を清浄
化する工程においては、前記開口部における前記導電膜
表面の酸化物を除去する請求項１記載の半導体装置の製
造方法。
【請求項１０】半導体チップの回路パターンに接続する
パッド電極が形成された半導体ウェーハ上に前記パッド
電極に接続するようにバンプを形成する半導体装置の製
造方法であって、前記半導体ウェーハ上に、前記パッド電極に接続し、前
記バンプの形成位置まで接続するパターンの導電膜を形
成する工程と、前記導電膜を被覆する保護膜を形成する工程と、前記バンプ形成位置において前記保護膜に開口部を形成
する工程と、少なくとも前記保護膜に含有される水分を放出させる工
程と、前記開口部における前記導電膜表面を清浄化する工程
と、前記開口部において前記導電膜の上層にバンプを形成す
る工程とを有する半導体装置の製造方法。
【請求項１１】前記水分を放出させる工程においては、
前記半導体ウェーハの加熱処理を行う請求項１０記載の
半導体装置の製造方法。
【請求項１２】前記水分を放出させる工程においては、
静電吸着電極を備えたウェーハステージに前記半導体ウ
ェーハを戴置して行う請求項１１記載の半導体装置の製
造方法。
【請求項１３】前記水分を放出させる工程においては、
前記半導体ウェーハを８０〜１４０℃の範囲に加熱処理
しながら行う請求項１１記載の半導体装置の製造方法。
【請求項１４】前記水分を放出させる工程においては、
減圧雰囲気下で前記半導体ウェーハの加熱処理を行う請
求項１１記載の半導体装置の製造方法。
【請求項１５】前記開口部における前記導電膜表面を清
浄化する工程においては、不活性ガスのプラズマにより
スパッタリングエッチングを行う請求項１０記載の半導
体装置の製造方法。
【請求項１６】前記開口部における前記導電膜表面を清
浄化する工程においては、前記開口部に残された残渣を
除去する請求項１０記載の半導体装置の製造方法。
【請求項１７】前記開口部における前記導電膜表面を清
浄化する工程においては、前記開口部における前記導電
膜表面の酸化物を除去する請求項１０記載の半導体装置
の製造方法。