JP4998270B2 - 半導体装置とその製造方法 - Google Patents

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    • H01L2224/484—Connecting portions
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Description

本発明は、半導体装置とその製造方法に関し、特に外部回路との接続や検査のためのパッドを有する半導体装置とその製造方法に関する。
半導体集積回路装置において、回路部に水分が侵入すると、半導体集積回路装置の性能が損なわれることはよく知られている。半導体集積回路装置の層間絶縁膜は酸化シリコンで形成される場合が多い。酸化シリコンは水分との親和性が高いため、多層配線の上に耐湿性を有するカバー膜が形成され、半導体チップ周縁に沿って、耐湿リングを形成し、水分、水素の侵入を防止することが行なわれる。
特開２００２−２７０６０８号公報（出願人：富士通ヴィエルエスアイ）は、層間絶縁膜に配線パターンとビア導電体とを埋め込むダマシン配線構造の半導体装置において、チップ外周に沿った耐湿リングをビア導電体と同じ層で形成したビアリングと，配線パターンと同じ層で形成した配線リングとの積層で形成することを提案する。
特開２００５−１７５２０４号公報（出願人：富士通）は、パッドの内側に第１の耐湿リングを配し、パッドの外側に第２の耐湿リングを配することを提案する。導電性耐湿リングの場合、パッドに接続する配線部では第1の耐湿リングは切り欠かれる。
近年、強誘電体キャパシタを用い、強誘電体の分極反転を利用して情報を記憶する強誘電体メモリ（ＦｅＲＡＭ）の開発が進められている。強誘電体メモリは電源を断っても記憶された情報が消失しない不揮発性メモリであり、高集積度、高速駆動、高耐久性、および低消費電力の実現が期待できる。
強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜をキャパシタ誘電体膜として一対の電極間に挟んだ強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても分極を維持する。印加電圧の極性を反転すると、分極の極性も反転する。この分極を検出すれば、情報を読み出すことができる。強誘電体膜の材料としては、残留分極量が大きな、例えば１０μＣ／ｃｍ２〜３０μＣ／ｃｍ２程度の、ＰＺＴ（Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等のペロブスカイト結晶構造を有する酸化物強誘電体が主として用いられている。特性の優れた酸化物強誘電体膜を形成するためには酸化性雰囲気中での成膜、ないしは熱処理が必要であり、下部電極（必要に応じて上部電極も）は酸化しにくい貴金属や、酸化しても導電性である貴金属ないし貴金属酸化物で形成するものが多い。
外部から水分が浸入すると、水分は層間絶縁膜を通って配線、キャパシタ、トランジスタなどに達することができる。キャパシタ、特に強誘電体キャパシタに水分が達すると、誘電体膜、特に強誘電体膜の特性が劣化する。強誘電体膜が浸入した水分に由来する水素によって還元され、酸素欠陥が生じると結晶性が低下してしまう。残留分極量や誘電率が低下するなどの特性劣化が生じる。長期間の使用によっても同様の現象が生じる。水素が侵入すれば、水分より直接的に特性劣化を生じさせる。
半導体集積回路装置は、最上配線層と同層又はその上に、検査のためのプローブ針を当接したり、外部回路との接続のためのパッドを有する。パッドは、配線の他のパターンと比べて比較的大きな寸法を有し、パッド上面は露出して、プローブ針を当接したり、外部回路と接続できるようにされている。半導体集積回路装置を完成するまでには、複数回の検査を行い、最終的に良品と判定されたもののみをパッケージする。テスト、外部との接続を行なうパッドは、露出した状態でなくてはならない。
検査においてプローブ針をパッドに当てると、パッドに傷が生じることがある。チップ領域上にボンディング用等のパッドを配置し、より外側のスクライブ領域に検査用のパッドを配置するスクライブパッドも知られている。検査用パッドは、検査後スクライブ工程で切り離されるため、接続用のパッドは傷を受けることがない。しかし、スクライブ領域に検査用パッドを、位置合わせマーク、テストエレメントグループ（ＴＥＧ）などと共に配置すると、スクライブパッドと回路を繋ぐために耐湿リングを切断する必要があり、耐湿性低下を招くので、スクライブパッドは用いないことが望ましい。また、チップ内に試験パッドとボンディングパッドを分けて配置し、試験後に試験パッドを保護膜で覆う方法も用いるが、チップ内のパッド数が増えることで高集積化の妨げになる。
強誘電体メモリを、タグ（ＴＡＧ）、カードなどに用いる要請も強い。このような用途には、強誘電体メモリ装置のさらなる微細化が望まれる。
特開２００２−２７０６０８号公報 特開２００５−１７５２０４号公報
本発明の目的は、耐湿（耐水分、耐水素）性の優れたパッド構造を備えた半導体装置とその製造方法を提供することである。
本発明の他の目的は、パッドに傷が生じても、水素、水分に対する耐性を回復することのできる半導体装置とその製造方法を提供することである。
本発明の１観点によれば、
半導体基板と、
前記半導体基板に形成された複数の半導体素子を含む回路部と、
前記回路部を覆って、前記半導体基板上に形成され、最上層に開口を有するパッシベーション膜を含む、絶縁積層と、
前記絶縁積層中に形成された強誘電体キャパシタと、
前記絶縁積層中に形成され、前記半導体素子、前記強誘電体キャパシタに接続された配線構造と、
前記配線構造に接続されて前記絶縁積層中に形成され、前記パッシベーション膜の開口において露出されたパッド電極構造と、
Ｐｄ膜を含み、前記パッシベーション膜の開口を介して前記パッド電極構造を覆い、前記パッシベーション膜上に延在する導電性パッド保護膜と、
前記導電性パッド保護膜と同一の膜で形成され、前記導電性パッド保護膜とは電気的に分離された状態で、前記強誘電体キャパシタ上方を含んで前記パッシベーション膜上に延在する導電性キャパシタ保護膜と、
を有する半導体装置
が提供される。
パッド電極構造の耐湿性が向上する。
パッド電極構造に傷が生じても、回路部に水素、水分が浸入しにくい。
強誘電体メモリの特性劣化を低減できる。
まず、本発明者らが行った研究に沿って説明する。強誘電体メモリデバイスをタグに用いるため、従来採用していた試験パッドとボンディングパッドの切り分けを廃止し、チップ内に配置した試験とボンディング兼用のパッドで検査を行い、検査後のパッドにスタッドバンプを接続し、実装を行った。
図１Ａは、チップの形状を概略的に示す平面図である。チップＣＰの中央部には強誘電体メモリ回路ＦＲＡＭが形成され、チップＣＰの周縁部にパッドＰＤが配置されている。パッドはポリイミド膜に形成した開口から表面が露出している。この状態でパッドＰＤにプローブの針を当てて、検査を行った。
図１Ｂは、初めに作成したサンプルＳ１の構成を概略的に示す断面図である。トランジスタを形成した後、下部層間絶縁膜を形成し、その上に下部電極ＬＥ，強誘電体膜ＦＤ，上部電極ＵＥを積層した強誘電体キャパシタが形成されている。強誘電体キャパシタを覆って酸化シリコンの第１層間絶縁膜ＩＬ１が形成されている。第１層間絶縁膜ＩＬ１を貫通して上部電極ＵＥ，下部電極ＬＥに達するタングステンプラグＰＬ１が形成されている。なお、下方のトランジスタに達する他のタングステンプラグも形成されている。
第１層間絶縁膜ＩＬ１上にＡｌ−Ｃｕ合金の第１メタル配線Ｍ１が形成され、第２層間絶縁膜ＩＬ２で覆われる。第２層間絶縁膜ＩＬ２を貫通し、第１メタル配線Ｍ１に達するタングステンプラグＰＬ２が形成される。同様に、第２メタル配線Ｍ２，第３層間絶縁膜ＩＬ３，タングステンプラグＰＬ３が形成される。パッド電極ＰＤを形成する第３メタル配線Ｍ３がタングステンプラグに接続されて形成される。パッドはＡｌ−Ｃｕ合金の表面が露出している。パッドＰＤを覆って酸化シリコン膜の第１カバー膜ＣＬ１，窒化シリコン膜の第２カバー膜ＣＬ２の積層からなるカバー膜が形成され、パッドＰＤを露出する開口がエッチングされる。さらに表面に感光性ポリイミド膜ＰＩが形成され、露光現像されてパッドＰＤ表面を露出する。このように、パッド電極ＰＤ上にパッシベーション膜を形成した後、プローブの針を当てて検査を行い、その後、パッドＰＤ上に金（Ａｕ）のスタッドバンプＳＤＢを配置した。
このサンプルは、耐湿性試験をパスできなかった。パッド上にスタッドバンプを配した構成では、耐湿性が不足することがわかった。
図１Ｃは、スタッドバンプに代え、金メッキでメッキバンプを形成したサンプルＳ２の構成を示す。カバー膜ＣＬ１、ＣＬ２の開口後に試験を行い、パッシベーション膜形成、パターニング後に、パッド電極ＰＤ上からパッシベーション膜上に延在するアンダーバリアメタルＵＢＭを形成し、その上に金層ＡＵをメッキしてメッキバンプＰＢを形成した。アンダーバリアメタルＵＢＭは、厚さ１７５ｎｍのＴｉ膜の上に厚さ１７５ｎｍのＰｄ膜を積層したものである。このサンプルは耐湿試験をパスした。ＵＢＭ下の構造はサンプルＳ１と同様であるので、金メッキバンプＰＢによって耐湿性が回復したことが判る。
図１Ｄは、サンプルＳ２同様にアンダーバリアメタルＵＢＭまで形成し、金メッキは行わず、金のスタッドバンプＳＤＢを配したサンプルＳ３の構成を示す。アンダーバリアメタルＵＢＭは、厚さ１７５ｎｍのＴｉ膜の上に厚さ１７５ｎｍのＰｄ膜を積層したものである。この構成でも耐湿試験をパスした。
図２Ａは、検査後のパッド表面のスケッチである。検査の針を当てたことによる傷が観察される。
図２Ｂ，２Ｃは、傷部分をより詳細に観察した結果を示す概略断面図である。図２Ｂは、パッド電極ＰＤが欠損しているところを示す。パッド電極ＰＤが薄くなったり消滅したりすることで、耐湿性が劣化し、水素、水分が浸入しやすくなっていると考えられる。
図２Ｃは、パッド電極ＰＤに欠損が生じているのみでなく、その下のタングステンプラグＰＬ３倒れていることが確認された。
図２Ｄは、サンプルＳ１，Ｓ２，Ｓ３の耐湿試験の結果をまとめた表である。耐湿試験は温度１２１℃、湿度８５％の条件で行った。１６８時間後、２６４時間後、５０４時間後、５２８時間後の不良発生数をサンプル数に対する比で示す。サンプルＳ１は、１６８時間で不良発生率が１１／１８と２／３近くあり、５０４時間後には１３／１８と２／３を越えている。サンプルＳ２は２グループ作成した。第１グループの１２個は、１６８時間後、２６４時間後、５２８時間後いずれも不良発生率は０／１２であった。第２グループの７７個は、１６８時間後、２６４時間後いずれも不良発生率は０／７７であった。
サンプルＳ３の７７個は、１６８時間後、２６４時間後、５２８時間後いずれも不良発生率は０／７７であった。実験精度内でサンプルＳ３はサンプルＳ２と同じ耐湿性を示した。サンプルＳ１の実験結果は、金のスタッドバンプはパッドの傷による耐湿性劣化を回復する機能は有さないことを示している。耐湿性の回復は、スタッドバンプ以外のアンダーバリアメタルに起因すると考えられる。
これらの結果から、検査の針当てによって、図２Ｂ，２Ｃに示すような傷が生じてしまっても、その上にＴｉ／Ｐｄ積層を形成すると耐湿性が回復すると考えられる。Ｔｉ／Ｐｄ積層はメッキの下地バリア膜等としてしばしば用いられるものであるが、サンプルＳ３ではメッキは行っておらず、メッキ層の下地としての機能とは異なる、耐湿性を回復するパッド保護機能を有することが示されたと考える。
Ｔｉ／Ｐｄ積層のうち、Ｔｉ膜は上下の膜の密着性を強化する機能を有すること、Ｐｄ膜は水素を吸収する性質を有することが知られている。密着性が確保されれば、Ｐｄ膜のみを形成しても同様の耐湿性回復機能が発揮されることが期待される。検査に用いたパッド上に、導電性パッド保護膜を形成すれば、耐湿性は回復すると考えられる。パッドにボンディングワイヤをボンディングする場合にも耐湿性が確保できると考えられる。
なお、Ｔｉ膜とＴｉ／ＴｉＮ積層、Ｔｉ／Ｔｉ−Ａｌ−Ｎ積層は類似の性質を有することが知られているので、Ｔｉ膜とＰｄ膜の間にＴｉＮ膜、またはＴｉ−Ａｌ−Ｎ膜を挿入してもよいであろう。以下、本発明の実施例を説明する。
図３Ａ，３Ｂは、本発明の第１の実施例によるパッケージした半導体装置の概略平面図、部分的断面図である。
図３Ａに示すように、強誘電体メモリを含む半導体チップＣＰはパッケージＰＫＧに収容されている。チップＣＰのパッドＰＤは、ボンディングワイヤＢＷにより、パッケージＰＫＧのリード等にワイヤボンディングされている。
図３Ｂは、図３ＡのＩＩＩＢ−ＩＩＩＢ線に沿う部分断面図である。下部電極ＬＥ，強誘電体膜ＦＤ，上部電極ＵＥで形成された強誘電体キャパシタを覆って、第１層間絶縁膜ＩＬ１が形成されている。第１層間絶縁膜ＩＬ１表面から、第１層間絶縁膜ＩＬ１を貫通し、強誘電体キャパシタの上部電極ＵＥ，下部電極ＬＥに達するビアメタルＶＭが形成されている。第１層間絶縁膜ＩＬ１上にアルミニウム配線等の第１メタル配線Ｍ１が形成され、第２層間絶縁膜ＩＬ２で覆われる。第２層間絶縁膜ＩＬ２を貫通して第１メタル配線Ｍ１に達する接続孔が形成され、タングステンプラグ等の導電性プラグＰＬ２が埋め込まれる。同様の工程により。第２メタル配線Ｍ２、第３層間絶縁膜ＩＬ３が形成され、導電性プラグＰＬ３が埋め込まれる。第３層間絶縁膜ＩＬ３上にアルミニウム配線等によるパッド電極Ｍ３が形成される。酸化シリコン膜等の第１カバー膜ＣＬ１を介して、水分、水素遮蔽能を有する窒化シリコン等の第２カバー層ＣＬ２が形成される。パッド電極を露出する開口を形成し、この状態でパッドに針を当てて検査を行う。検査後、表面にポリイミド膜ＰＩまたはエポキシ膜を形成し，パッドを露出する開口を形成する。
Ｔｉ膜の第１導電性パッド保護膜ＰＭ１を堆積し、その上にＰｄ膜の第２導電性パッド保護膜ＰＭ２を堆積して、導電性パッド保護膜ＰＭを形成する。パッド電極を覆い、ポリイミド膜上に延在する形状で導電性パッド保護膜ＰＭをパターニングする。針当てによって、パッド電極Ｍ３に傷が生じていても、導電性パッド保護膜ＰＭが、傷表面を覆い、耐湿性を回復する。導電性パッド保護膜ＰＭ上にＡｌ線などのボンディングワイヤＢＷをワイヤボンディングする。なお、ボンディングワイヤの代わりに、図１Ｄに示すように、スタッドバンプを接続してもよい。

図４Ａ−４Ｋは、第１の実施例による半導体装置の製造方法の主要工程を概略的に示す断面図である。
図４Ａに示すように、例えばシリコン基板で形成された半導体基板１に回路構成に必要なｎ型ウェルＮＷ及びｐ型ウェルＰＷを形成し、活性領域を取り囲む素子分離領域２を形成する。図示の構成では、素子分離領域２は、シリコン局所酸化（ＬＯＣＯＳ）で形成されているが、シャロートレンチアイソレーション（ＳＴＩ）で形成してもよい。活性領域上には絶縁ゲート電極Ｇが形成され、ゲート電極両側にソース／ドレイン領域Ｓ／Ｄが形成される。
ＭＯＳトランジスタ等の半導体素子を覆って、半導体基板上に下部層間絶縁膜ＵＩＬを形成する。下部層間絶縁膜ＵＩＬは、例えば、酸化窒化シリコン膜７と酸化シリコン膜８の積層で形成する。まず、厚さ５０−２５０ｎｍの範囲、例えば厚さ約２００ｎｍの酸化窒化シリコン膜と酸化シリコン膜の積層をプラズマＣＶＤで形成する。酸化窒化シリコン膜は、水分、水素に対するバリア機能を有し、ＭＯＳトランジスタの特性劣化を防止する。酸化シリコン膜は、例えば、ＴＥＯＳを原料としたプラズマＣＶＤにより形成したノンドープシリケートガラス（ＮＳＧ，酸化シリコン）膜である。例えば厚さ６００ｎｍの酸化シリコン膜を形成し、化学機械研磨（ＣＭＰ）により、厚さ２００ｎｍ程度を研磨して平坦な表面を形成する。平坦化された表面上に、さらにＴＥＯＳをソースとして用い、酸化シリコン膜をプラズマＣＶＤにより厚さ１００ｎｍ程度形成する。その後、例えば窒素雰囲気中６５０℃、３０分程度の脱水処理を行なう。
図４Ｂに示すように、酸化シリコン膜の上に、スパッタリング等の物理的気相堆積（ＰＶＤ）により、アルミナ膜１１を例えば厚さ２０ｎｍ程度形成する。アルミナ膜は、水分、水素を遮蔽する強い機能を有する。アルミナ膜１１成膜後、ラッピッドサーマルアニール（ＲＴＡ）により、例えば酸素雰囲気中６５０℃、６０秒程度の熱処理を行なう。この熱処理により、アルミナ膜１１の膜質が向上する。アルミナ膜１１も下部層間絶縁膜の一部と考えることもできる。
アルミナ膜１１の上に、強誘電体キャパシタの下部電極ＬＥ、強誘電体層ＦＤ、上部電極ＵＥの積層を形成する。下部電極ＬＥは、例えば厚さ１５５ｎｍのＰｔ膜をＰＶＤにより形成する。強誘電体膜ＦＤは、例えば厚さ１５０−２００ｎｍのＰＺＴ膜をＰＶＤにより形成する。強誘電体膜ＦＤを形成した後、例えばＲＴＡにより、５８５℃、Ｏ2雰囲気（流量０.０２５リットル／分）、９０秒のアニール処理を行ない、ＰＺＴ膜の膜質改善を行なう。
強誘電体膜ＦＤの上に、第１上部電極ＵＥ１として例えば厚さ５０ｎｍのＩｒＯ2膜をＰＶＤにより形成する。第１上部電極ＵＥ１を形成した後、例えばＲＴＡにより、７２５℃、Ｏ2雰囲気（流量０.０２５リットル／分）、２０秒のアニール処理を行ない、第１上部電極ＵＥ１を結晶化する。その後第２上部電極ＵＥ２として厚さ２００ｎｍ程度のＩｒＯ２膜を例えばＰＶＤにより形成する。第１、第２上部電極ＵＥ１，ＵＥ２が上部電極ＵＥを構成する。
このようにして強誘電体キャパシタ構造を形成するための積層構造を堆積した後、ホトレジストパターンをエッチングマスクとし、上部電極ＵＥをエッチングする。エッチング後、ホトレジストパターンを除去し、ＰＺＴ膜の回復アニールのため、例えば６５０℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間の熱処理を、例えば縦型炉中で行なう。さらに、ホトレジストパターンを形成し、ＰＺＴ膜ＦＤのエッチングを行なう。エッチング後、ＰＺＴ膜の回復のため、例えば３５０℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間のアニールを例えば縦型炉中で行なう。
パターニングした上部電極ＵＥ、強誘電体膜ＦＤを覆うように、半導体基板全面上に、例えば５０ｎｍのアルミナ膜をＰＶＤにより成膜する。アルミナ膜成膜後、例えば縦型炉中において５５０℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間の熱処理を行いアルミナ膜の膜質を改善する。アルミナ膜上に形成したホトレジストパターンをエッチングマスクとし、下部電極ＬＥをエッチングする。下部電極ＬＥエッチング後、ＰＺＴ膜の回復アニールを上記同様例えば６５０℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間の条件で行なう。
パターニングされた強誘電体キャパシタを覆って、さらに厚さ５０ｎｍ程度のアルミナ膜を例えばＰＶＤにより成膜する。なお、先に形成されていたアルミナ膜も合わせてアルミナ膜１７として示す。アルミナ膜１７成膜後、上記同様５５０℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間の熱処理を行ない、アルミナ膜の膜質を改善する。その後、アルミナ膜１７を覆うように半導体基板全面上にＴＥＯＳをソースとした酸化シリコン膜１８をプラズマＣＶＤにより例えば厚さ１５００ｎｍ形成する。その後ＣＭＰにより表面を平坦化する。さらに、Ｎ2Ｏプラズマ中のアニールを例えば３５０℃で２分間行ない、酸化シリコン膜１８の表面を窒化する。
図４Ｃに示すように、コンタクトホールＣＨのパターンを有するレジストパターンを半導体基板上に形成し、酸化シリコン膜１８、アルミナ膜１７、１１、下部層間絶縁膜ＵＩＬをエッチングし、活性領域（ソース／ドレイン領域）表面を露出する。なお、チップ周縁部には、シールリングＳＲを形成するための、半導体基板に達するループ状の溝ＧＲを形成する。
コンタクトホールＣＨを形成した後、レジストパターンを除去し、例えば厚さ２０ｎｍのＴｉ膜、次に厚さ５０ｎｍのＴｉＮ膜をＰＶＤにより堆積し、さらに厚さ５００ｎｍのＷ膜を例えばＣＶＤにより堆積し、コンタクトホールＣＨ、溝ＧＲを埋め込む。コンタクトホール、溝外の導電膜を除去するためにＣＭＰを行ない、酸化シリコン膜１８表面上に堆積したタングステン膜等を研磨で除去する。回路部のタングステンプラグＰＬ１が形成され、チップ周縁部にはシールリングＳＲが形成される。
露出した酸化シリコン膜１８表面を窒化するため、Ｎ２Ｏプラズマで３５０℃、２分間等のプラズマアニールを行なう。続いて、酸化窒化シリコン膜２１を厚さ１００ｎｍ程度ＣＶＤにより堆積する。なお、先に述べたプラズマアニールはＳｉＯＮ膜２１成膜用プラズマＣＶＤ装置においてプラズマＣＶＤに先立って行なうことができる。この酸化窒化シリコン膜２１は、Ｗプラグの表面を酸化から保護するための保護膜となる。
図４Ｄに示すように、レジストパターンをエッチングマスクとして用い、強誘電体キャパシタの上部電極ＵＥ及び下部電極ＬＥに対するコンタクトホールＣＨを形成する。コンタクトホールをエッチング後、例えば縦型炉による熱処理を５００℃、Ｏ２雰囲気（流量２０リットル／分）、６０分間の条件で行い、ＰＺＴ膜の受けたダメージを回復する。酸化窒化シリコン膜２１は、この酸化雰囲気中の熱処理でＷプラグＰＬ１が酸化されないように保護する。
図４Ｅに示すように、役目を終えた酸化窒化シリコン膜２１を例えばエッチバックにより除去する。
図４Ｆに示すように、例えば厚さ１５０ｎｍのＴｉＮ膜、厚さ５５０ｎｍのＡｌ-Ｃｕ合金膜、厚さ５ｎｍのＴｉ膜、厚さ１５０ｎｍのＴｉＮ膜を例えばＰＶＤにより積層し、コンタクトホールＣＨを埋め込む第１メタル配線膜を形成する。レジストパターンを用いて第１メタル配線層をエッチングすることにより、第１メタル配線Ｍ１を形成する。この工程において、回路部の第１メタル配線Ｍ１の他、パッド構造を形成する部分において、パッドパターンを形成し、さらにチップ外周に沿った領域にシールリングを形成する。なお、ここまでの工程は強誘電体メモリ装置を形成するための公知の工程である。公知の他の工程を用いてもよい。
第１メタル配線Ｍ１をパターニングした後、縦型炉中において例えば３５０℃、Ｎ２雰囲気（流量２０リットル／分）、３０分間の熱処理を行なう。第１メタル配線パターンを覆うように、酸化シリコン膜１８上に例えば厚さ２０ｎｍのアルミナ膜をＰＶＤにより成膜してもよい。強誘電体キャパシタの下面をアルミナ膜１１で覆い、上面、側面をアルミナ膜１７で覆い、さらに上方にアルミナ膜を配置することにより、外部から強誘電体膜ＦＤへの水分、水素の浸入を低減することができる。
図４Ｇに示すように、第１メタル配線Ｍ１を覆って、例えばＴＥＯＳをソースとした酸化シリコン膜を厚さ２６００ｎｍ程度ＣＶＤにより成膜し、表面を平坦化し、上述同様のプラズマアニールで表面を窒化する。さらにＴＥＯＳをソースとした酸化シリコン膜を厚さ１００ｎｍ程度ＣＶＤにより形成する。この酸化シリコン膜表面を窒化するためにさらにプラズマアニールを行なう。このようにして第２層間絶縁膜ＩＬ２を形成した後レジストパターンを形成し、第１メタル配線Ｍ１と接続するためのコンタクトホール、溝をエッチングする。
例えば厚さ５０ｎｍ程度のＴｉＮ膜をＰＶＤにより堆積し、続いて厚さ６５０ｎｍ程度のＷ膜をＣＶＤにより堆積し、コンタクトホール、溝を埋め込むタングステン膜を形成する。層間絶縁膜ＩＬ１上に堆積したＷ膜等を除去するため、エッチバック又はＣＭＰを行なう。このようにして、第２タングステンプラグＰＬ２が形成される。タングステンプラグＰＬ２の上に、第２メタル配線Ｍ２を形成する。パッド構造部には接続用プラグとパッド電極、チップ周縁部にはシールリングと配線リングが形成される。
図４Ｈに示すように、第２メタル配線パターンＭ２を覆って、ＴＥＯＳ酸化シリコン膜を例えば厚さ２２００ｎｍ堆積し、平坦化のためのＣＭＰを行なった後さらにプラズマアニールにより表面を窒化する。更に、ＴＥＯＳ酸化シリコン膜を例えば厚さ１００ｎｍ程度堆積し、さらに窒化のためのプラズマアニールを行なう。このようにして第３層間絶縁膜ＩＬ３を形成する。
前述同様の工程により、第３層間絶縁膜ＩＬ３にタングステンプラグＰＬ３を埋め込む。パッド構造部には接続プラグ、チップ周縁部にはシールリングが形成される。さらに、タングステンプラグＰＬ３等に接続される第３メタル配線Ｍ３を形成する。パッド構造部にはパッドパターン、チップ周縁部には配線リングを形成する。
図４Ｉに示すように、多層配線を覆うように例えば厚さ１００ｎｍ程度のＴＥＯＳ酸化シリコン膜の第１カバー膜ＣＬ１をＣＶＤにより堆積し、表面をプラズマアニールにより窒化した後、その上に例えば厚さ３５０ｎｍ程度の窒化シリコン膜の第２カバー膜ＣＬ２をプラズマＣＶＤにより堆積する。
レジストパターンを用いて、窒化シリコン膜ＣＬ２、酸化シリコン膜ＣＬ１をエッチングする。第３メタル配線の上層ＴｉＮ層も同時にエッチングする。このようにして、アルミニウム（合金）表面のボンディングパッドを露出する。この状態で、パッドに針を当てて検査を行う。パッド電極は、図２Ａ−２Ｃに示したような損傷を受けることもある。損傷を受けたパッドは、耐湿性が低下する。
さらに、感光性ポリイミド層を窒化シリコン膜ＣＬ２上に塗布し、露光、現像することにより、ボンディングパッド領域のポリイミド層を除去する。ポリイミドパターンＰＩを形成した後、例えば横型炉で３１０℃、Ｎ２雰囲気（流量１００リットル／分）、４０分間の処理を行ない、ポリイミドを硬化させる。なお、ポリイミド膜塗布前に試験を行うのは、後に形成する導電性パッド保護膜のパターンを小さくするのに有効である。
図４Ｊに示すように、半導体基板全面に厚さ１５０−２００ｎｍのＴｉ膜の第１導電性保護膜ＰＭ１、厚さ１５０−２００ｎｍのＰｄ膜の第２導電性保護膜ＰＭ２をＰＶＤにより堆積し、パッド上に導電性パッド保護膜ＰＭを形成する。パッド電極が傷を受けている場合、導電性パッド保護膜ＰＭが傷表面を覆うことにより、耐湿性が回復する。なお、この状態では全てのパッドが短絡された状態である。
図４Ｋ１に示すように、導電性パッド保護膜をパターニングして、パッド表面から周囲のパッシベーション膜上に這い上がり、パッド間では分離された形状とする。Ｐｄ膜のエッチングは、ヨウ化アンモン、ヨウ素、エチルアルコール、純水の混合液中９分浸漬することで行える。エッチレートは９２．５ｎｍ／分程度であった。Ｔｉ膜のエッチングは、エチレンジアミンテトラ酢酸（ＥＤＴＡ）、アンモニア、過酸化水素水、純水の混合液に９分浸漬することで行える。エッチングレートは３８ｎｍ／分程度であった。パッケージに収容し、パッド上の導電性パッド保護膜にボンディングワイヤＢＭの一端をボンディングし、他端をリード、パッド、ランド等にボンディングする。
図４Ｋ２に示すように、導電性パッド保護膜の上に、図１ＤのサンプルＳ３同様の、スタッドバンプＳＤＢを接続してもよい。スタッドバンプＳＤＢは、金等で形成できる。
図５Ａ，５Ｂは、第２の実施例による半導体装置を示す。図５Ａは平面図、図５Ｂは断面図である。図４Ａ−４Ｊの工程を第１の実施例同様に行い、導電性保護膜ＰＭを堆積する。導電性保護膜をパッド部に残すのではなく、パッド部周縁で導電性保護膜にスリットＳＬを形成して各パッドＰＤを電気的に分離する。スリットＳＬ以外のチップ表面は導電性保護膜ＰＭに覆われた状態となる。パッシベーション膜から水分、水素が浸入しにくくなる。導電性パッド保護膜の上には、ワイヤボンディングを行っても、スタッドバンプを接続してもよい。
図６は、第３の実施例による半導体装置を示す。図４Ａ−４Ｊの工程を第１の実施例同様に行い、導電性保護膜ＰＭを堆積する。導電性保護膜ＰＭをエッチングし、パッドを覆う部分と強誘電体キャパシタ上方を覆う領域に残す。パッドの導電性保護膜上に金メッキを行い、金バンプＡＵＢを形成する。なお、パッド以外の領域に残す導電性保護膜ＰＭの形状は種々選択可能である。例えば、図５Ａ，５Ｂに示したようにスリットで導電性保護膜を分離した形状でもよい。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、導電性保護膜のＴｉ膜、Ｐｄ膜の厚さは、条件によって変更できる。十分な耐湿性が確保できればよい。パッドはアルミニウムまたはアルミニウム合金の最表面を有するように形成できる。水分、水素に対する遮蔽機能を有する絶縁性バリア層の材料としてアルミナを用いたが、酸化チタンを同様に用いることができる。その厚さは２０−１００ｎｍとすることが好ましい。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
以下、本発明の特徴を付記する。
（付記１）
半導体基板と、
前記半導体基板に形成された複数の半導体素子を含む回路部と、
前記回路部を覆って、前記半導体基板上に形成され、最上層に開口を有するパッシベーション膜を含む、絶縁積層と、
前記絶縁積層中に形成された強誘電体キャパシタと、
前記絶縁積層中に形成され、前記半導体素子、前記強誘電体キャパシタに接続された配線構造と、
前記配線構造に接続されて前記絶縁積層中に形成され、前記パッシベーション膜の開口において露出されたパッド電極構造と、
Ｐｄ膜を含み、前記パッシベーション膜の開口を介して前記パッド電極構造を覆い、前記パッシベーション膜上に延在する導電性パッド保護膜と、
前記導電性パッド保護膜を介し、前記パッド電極構造に接続されたスタッドバンプまたはボンディングワイヤと、
を有する半導体装置。
（付記２）
前記パッド電極構造は、アルミニウム又はアルミニウム合金の最表面を有し、前記最表面は針当てによって形成された傷を有する付記１記載の半導体装置。
（付記３）
前記導電性パッド保護膜は、前記傷表面を覆う付記２記載の半導体装置。
（付記４）
前記導電性パッド保護膜は、前記アルミニウム又はアルミニウム合金の最表面に接するＴｉ膜を含む付記３記載の半導体装置。
（付記５）
前記導電性パッド保護膜は、前記Ｐｄ膜と前記Ｔｉ膜の間に、ＴｉＮ膜またはＴｉ−Ａｌ−Ｎ膜を含む付記４記載の半導体装置。
（付記６）
前記導電性パッド保護膜と同一の膜で形成され、前記強誘電体キャパシタ上方で、前記導電性パッド保護膜とは電気的に分離された状態で前記パッシベーション膜上に延在する導電性キャパシタ保護膜をさらに有する付記１〜５のいずれか1項記載の半導体装置。
（付記７）
半導体基板と、
前記半導体基板に形成された複数の半導体素子を含む回路部と、
前記回路部を覆って、前記半導体基板上に形成され、最上層に開口を有するパッシベーション膜を含む、絶縁積層と、
前記絶縁積層中に形成された強誘電体キャパシタと、
前記絶縁積層中に形成され、前記半導体素子、前記強誘電体キャパシタに接続された配線構造と、
前記配線構造に接続されて前記絶縁積層中に形成され、前記パッシベーション膜の開口において露出されたパッド電極構造と、
Ｐｄ膜を含み、前記パッシベーション膜の開口を介して前記パッド電極構造を覆い、前記パッシベーション膜上に延在する導電性パッド保護膜と、
前記導電性パッド保護膜と同一の膜で形成され、前記導電性パッド保護膜とは電気的に分離された状態で、前記強誘電体キャパシタ上方を含んで前記パッシベーション膜上に延在する導電性キャパシタ保護膜と、
を有する半導体装置。
（付記８）
前記導電性キャパシタ保護膜は、前記導電性パッド保護膜とスリットによって分離されている付記７記載の半導体装置。
（付記９）
前記パッド電極構造は、アルミニウム又はアルミニウム合金の最表面を有し、前記最表面は針当てによって形成された傷を有する付記７または８記載の半導体装置。
（付記１０）
前記導電性パッド保護膜は、前記傷表面を覆う付記９記載の半導体装置。
（付記１１）
前記導電性パッド保護膜は、前記アルミニウム又はアルミニウム合金の最表面に接するＴｉ膜を含む付記１０記載の半導体装置。
（付記１２）
前記導電性パッド保護膜は、前記Ｐｄ膜と前記Ｔｉ膜の間に、ＴｉＮ膜またはＴｉ−Ａｌ−Ｎ膜を含む付記１１記載の半導体装置。
（付記１３）
前記導電性パッド保護膜上に形成されたメッキバンプをさらに有する付記７記載の半導体装置。
（付記１４）
前記メッキバンプは金で形成されている付記１３記載の半導体装置。
（付記１５）
前記パッド電極構造は、アルミニウム又はアルミニウム合金の最表面を有し、前記最表面は針当てによって形成された傷を有する付記１３または１４記載の半導体装置。
（付記１６）
前記導電性パッド保護膜は、前記傷表面を覆う付記１５記載の半導体装置。
（付記１７）
前記導電性パッド保護膜は、前記アルミニウム又はアルミニウム合金の最表面に接するＴｉ膜を含む付記１６記載の半導体装置。
（付記１８）
（あ）複数のチップ領域を含む半導体基板の各チップ領域に複数の半導体素子を形成する工程と、
（い）前記複数の半導体素子を覆って、前記半導体基板上に下部層間絶縁膜を形成する工程と、
（う）前記下部層間絶縁膜上に、強誘電体キャパシタを形成する工程と、
（え）前記強誘電体キャパシタを覆って、前記下部層間絶縁膜上に多層層間絶縁膜を形成する工程と、
（お）前記半導体素子および前記強誘電体キャパシタに接続され、前記下部層間絶縁膜および多層層間絶縁膜の中またはその表面に配置された配線構造を形成する工程と、
（か）前記多層層間絶縁膜の中およびその表面に配置され、前記配線構造に接続されたパッド電極構造を形成する工程と、
（き）前記パッド電極構造を露出する開口を有するパッシベーション膜を前記多層層間絶縁膜上に形成する工程と、
（く）前記パッド電極構造に針を当てて検査を行う工程と、
（け）Ｐｄ膜を含み、前記パッシベーション膜の開口を介して検査後の前記パッド電極構造を覆い、前記パッシベーション膜上に延在する導電性パッド保護膜を形成する工程と、
（こ）前記導電性パッド保護膜上に、ボンディングワイヤを接続する工程と、
を含む半導体装置の製造方法。
（付記１９）
前記工程（け）が、
（けー１）Ｔｉ膜を形成する工程と、
（けー２）前記Ｔｉ膜上にＰｄ膜を形成する工程と、
を含む付記１８記載の半導体装置の製造方法。
（付記２０）
（あ）複数のチップ領域を含む半導体基板の各チップ領域に複数の半導体素子を形成する工程と、
（い）前記複数の半導体素子を覆って、前記半導体基板上に下部層間絶縁膜を形成する工程と、
（う）前記下部層間絶縁膜上に、強誘電体キャパシタを形成する工程と、
（え）前記強誘電体キャパシタを覆って、前記下部層間絶縁膜上に多層層間絶縁膜を形成する工程と、
（お）前記半導体素子および前記強誘電体キャパシタに接続され、前記下部層間絶縁膜および多層層間絶縁膜の中またはその表面に配置された配線構造を形成する工程と、
（か）前記多層層間絶縁膜の中およびその表面に配置され、前記配線構造に接続されたパッド電極構造を形成する工程と、
（き）前記パッド電極構造を露出する開口を有するパッシベーション膜を前記多層層間絶縁膜上に形成する工程と、
（く）前記パッド電極構造に針を当てて検査を行う工程と、
（け）Ｐｄ膜を含み、前記パッシベーション膜の開口を介して検査後の前記パッド電極構造を覆う導電性パッド保護膜を、前記パッシベーション膜上に形成する工程と、
（こ）前記導電性パッド保護膜を、前記パッド電極それぞれを覆う部分と前記強誘電体キャパシタ上方を覆う部分に分割する工程、
を含む半導体装置の製造方法。
図１Ａ−１Ｄは、本発明者らの研究の経過を示す半導体チップの平面図および断面図である。 図２Ａ−２Ｄは、本発明者らの研究の結果を示す半導体チップの平面写真、断面図および実験結果をまとめて示す表である。 図３Ａ，３Ｂは、本発明の第１の実施例による半導体装置を概略的に示す平面図および断面図である。 と、 と、 と、 と、 と、 図４Ａ−４Ｋ１，４Ｋ２は、第１の実施例による半導体装置の製造方法の主要工程を示す半導体基板の断面図である。 図５Ａ、５Ｂは、第２の実施例による半導体装置を示す断面図および平面図である。 図６は、第３の実施例による半導体装置を示す半導体基板の断面図である。
符号の説明
１ 半導体基板（シリコンウエハ）、２ 素子分離領域、ＰＷ ｐ型ウェル、ＮＷ ｎ型ウェル、Ｇ ゲート電極、Ｓ／Ｄ ソース／ドレイン領域、１１，１７ 酸化アルミニウム膜、ＬＥ 下部電極、ＦＤ 強誘電体膜、ＵＥ 上部電極、ＩＬ 層間絶縁膜（ＴＥＯＳ酸化シリコン膜）、ＣＨ コンタクトホール、ＰＬ 導電性（タングステン、Ｗ）プラグ、２１ ＳｉＯＮ膜、Ｍ１ 第１メタル配線、Ｍ２ 第２メタル配線、Ｍ３ 第３メタル配線、ＳＲ 耐湿（シール）リング、ＣＬ１ 第１カバー膜（酸化シリコン膜）、ＣＬ２ 第２カバー膜（窒化シリコン膜）、ＰＩ ポリイミド膜、ＰＭ 導電性（パッド）保護膜、ＰＭ１ Ｔｉ膜、ＰＭ２ Ｐｄ膜

Claims (7)

  1. 半導体基板と、
    前記半導体基板に形成された複数の半導体素子を含む回路部と、
    前記回路部を覆って、前記半導体基板上に形成され、最上層に開口を有するパッシベーション膜を含む、絶縁積層と、
    前記絶縁積層中に形成された強誘電体キャパシタと、
    前記絶縁積層中に形成され、前記半導体素子、前記強誘電体キャパシタに接続された配線構造と、
    前記配線構造に接続されて前記絶縁積層中に形成され、前記パッシベーション膜の開口において露出されたパッド電極構造と、
    Ｐｄ膜を含み、前記パッシベーション膜の開口を介して前記パッド電極構造を覆い、前記パッシベーション膜上に延在する導電性パッド保護膜と、
    前記導電性パッド保護膜と同一の膜で形成され、前記導電性パッド保護膜とは電気的に分離された状態で、前記強誘電体キャパシタ上方を含んで前記パッシベーション膜上に延在する導電性キャパシタ保護膜と、
    を有する半導体装置。
  2. 前記パッド電極構造は、アルミニウム又はアルミニウム合金の最表面を有し、前記最表面は針当てによって形成された傷を有する請求項１記載の半導体装置。
  3. 前記導電性パッド保護膜は、前記アルミニウム又はアルミニウム合金の最表面に接するＴｉ膜を含む請求項２記載の半導体装置。
  4. 前記導電性パッド保護膜は、前記Ｐｄ膜と前記Ｔｉ膜の間に、ＴｉＮ膜またはＴｉ−Ａｌ−Ｎ膜を含む請求項３記載の半導体装置。
  5. 前記導電性パッド保護膜上に形成されたメッキバンプをさらに有する請求項１記載の半導体装置。
  6. 前記メッキバンプは金で形成されている請求項５記載の半導体装置。
  7. （あ）複数のチップ領域を含む半導体基板の各チップ領域に複数の半導体素子を形成する工程と、
    （い）前記複数の半導体素子を覆って、前記半導体基板上に下部層間絶縁膜を形成する工程と、
    （う）前記下部層間絶縁膜上に、強誘電体キャパシタを形成する工程と、
    （え）前記強誘電体キャパシタを覆って、前記下部層間絶縁膜上に多層層間絶縁膜を形成する工程と、
    （お）前記半導体素子および前記強誘電体キャパシタに接続され、前記下部層間絶縁膜および多層層間絶縁膜の中またはその表面に配置された配線構造を形成する工程と、
    （か）前記多層層間絶縁膜の中およびその表面に配置され、前記配線構造に接続されたパッド電極構造を形成する工程と、
    （き）前記パッド電極構造を露出する開口を有するパッシベーション膜を前記多層層間絶縁膜上に形成する工程と、
    （く）前記パッド電極構造に針を当てて検査を行う工程と、
    （け）Ｐｄ膜を含み、前記パッシベーション膜の開口を介して検査後の前記パッド電極構造を覆う導電性パッド保護膜を、前記パッシベーション膜上に形成する工程と、
    （こ）前記導電性パッド保護膜を、前記パッド電極それぞれを覆う部分と前記強誘電体キャパシタ上方を覆う部分に分割する工程、
    を含む半導体装置の製造方法。
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