KR20220053984A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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KR20220053984A
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wire contacts
bonding
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이남재
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Abstract

본 기술은 제1 절연막; 상기 제1 절연막에 의해 서로 이격되는 와이어 컨택들; 및 상기 와이어 컨택들과 연결되는 본딩 와이어를 포함하고, 상기 와이어 컨택들 각각은 상기 제1 절연막 내의 베이스부 및 상기 제1 절연막 밖으로 돌출하는 돌출부를 포함하고, 상기 와이어 컨택들의 상기 돌출부들은 상기 본딩 와이어에 접하는 반도체 장치를 제공한다.

Description

반도체 장치 및 반도체 장치의 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 3차원 반도체 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함함으로써, 기판의 단위 면적당 메모리 셀들이 점유하는 면적을 줄일 수 있다.
3차원 반도체 메모리 장치의 집적도를 향상시키기 위해, 메모리 셀들의 적층 수를 증가시킬 수 있다. 메모리 셀들의 적층 수가 증가될수록 3차원 반도체 메모리 장치의 동작 신뢰성이 저하될 수 있다.
본 발명의 실시예들은 집적도가 향상되고, 동작 신뢰성이 개선된 반도체 장치를 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 절연막; 상기 제1 절연막에 의해 서로 이격되는 와이어 컨택들; 및 상기 와이어 컨택들과 연결되는 본딩 와이어를 포함하고, 상기 와이어 컨택들 각각은 상기 제1 절연막 내의 베이스부 및 상기 제1 절연막 밖으로 돌출하는 돌출부를 포함하고, 상기 와이어 컨택들의 상기 돌출부들은 상기 본딩 와이어에 접할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 리세스를 포함하는 제1 절연막; 상기 제1 절연막의 상기 리세스에 의해 노출되는 와이어 컨택들; 상기 와이어 컨택들과 연결되는 본딩 와이어; 및 상기 리세스를 채우는 제2 절연막을 포함하고, 상기 본딩 와이어는 상기 와이어 컨택들 사이에 개재되는 개재부를 포함하고, 상기 개재부의 하면은 상기 제1 절연막 및 상기 제2 절연막 중 적어도 하나에 접할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 적층체 및 상기 적층체를 둘러싸는 절연막을 포함하는 반도체 구조체; 주변 트랜지스터를 포함하는 주변회로 구조체; 상기 반도체 구조체 및 상기 주변회로 구조체 사이에 배치되고, 와이어 연결 도전체를 포함하는 연결 구조체; 상기 절연막을 관통하고, 상기 와이어 연결 도전체에 전기적으로 연결되는 와이어 컨택들; 및 상기 와이어 컨택들에 연결되는 본딩 와이어를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체를 형성하는 단계; 상기 적층체를 둘러싸는 절연막을 형성하는 단계; 상기 절연막을 관통하는 와이어 컨택들을 형성하는 단계; 상기 절연막을 식각하여 상기 와이어 컨택들을 노출시키는 단계; 및 상기 와이어 컨택들에 연결되는 본딩 와이어를 형성하는 단계를 포함할 수 있다.
본 기술의 실시예들에 따른 반도체 장치는 본딩 와이어, 와이어 컨택들 및 와이어 연결 도전체가 적층체 및 셀 플러그에 인접하게 배치됨에 따라, 반도체 장치의 크기가 최소화될 수 있고, 반도체 장치의 집적도가 향상될 수 있다.
본 기술의 실시예들에 따른 반도체 장치는 리세스를 통해 노출되는 와이어 컨택들만이 본딩 와이어에 연결되므로, 본딩 와이어가 다른 도전체에 전기적으로 연결되는 현상이 방지될 수 있어, 반도체 장치의 동작 신뢰성이 개선될 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 1b는 도 1a의 A영역의 확대도이다.
도 1c는 본 발명의 실시예들에 따른 와이어 컨택들 및 본딩 와이어를 나타내는 평면도이다.
도 2, 3, 4, 5, 6, 7, 8 및 9는 본 발명의 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들이다.
도 10은 본 발명의 실시예들에 따른 와이어 컨택들 및 본딩 와이어를 나타내는 단면도이다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12은 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치의 단면도이다. 도 1b는 도 1a의 A영역의 확대도이다. 도 1c는 본 발명의 실시예들에 따른 와이어 컨택들 및 본딩 와이어를 나타내는 평면도이다.
도 1a를 참조하면, 반도체 장치는 셀 영역(CER), 제1 연결 영역(COR1) 및 제2 연결 영역(COR2)을 포함할 수 있다. 셀 영역(CER), 제1 연결 영역(COR1) 및 제2 연결 영역(COR2)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면적 관점에서 구분되는 영역들일 수 있다. 셀 영역(CER)은 제1 연결 영역(COR1)에 의해 둘러싸일 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 서로 직교할 수 있다.
반도체 장치는 주변회로 구조체(PER)를 포함할 수 있다. 주변회로 구조체(PER)는 제1 기판(100), 제1 주변 트랜지스터(TR1), 제2 주변 트랜지스터들(TR2), 소자 분리막들(IS), 제1 절연막(110), 제1 컨택들(CT1), 제1 배선들(ML1), 제1 본딩 패드들(BP1), 제2 컨택들(CT2), 제2 배선들(ML2), 제2 본딩 패드들(BP2), 제3 배선(ML3) 및 제3 본딩 패드들(BP3)을 포함할 수 있다.
제1 기판(100)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 일 예로, 제1 기판(100)은 반도체 기판일 수 있다.
제1 절연막(110)은 제1 기판(100)을 덮을 수 있다. 제1 절연막(110)은 절연 물질을 포함할 수 있다. 일 예로, 제1 절연막(110)은 산화물 또는 질화물을 포함할 수 있다.
제1 절연막(110)과 제1 기판(100) 사이에 제1 주변 트랜지스터(TR1) 및 제2 주변 트랜지스터들(TR2)이 제공될 수 있다. 제1 주변 트랜지스터(TR1)는 셀 영역(CER)에 제공될 수 있다. 제2 주변 트랜지스터들(TR2)은 제1 연결 영역(COR1)에 제공될 수 있다. 제1 및 제2 주변 트랜지스터들(TR1, TR2)은 반도체 장치의 주변 회로를 구성하거나, 반도체 장치의 주변 회로에 연결되는 트랜지스터들일 수 있다. 일 예로, 제1 주변 트랜지스터(TR1)는 반도체 장치의 페이지 버퍼를 구성하거나, 반도체 장치의 페이지 버퍼에 연결되는 트랜지스터일 수 있다. 일 예로, 제2 주변 트랜지스터들(TR2)은 반도체 장치의 X-디코더를 구성하거나, 반도체 장치의 X-디코더에 연결되는 트랜지스터들일 수 있다.
각각의 제1 및 제2 주변 트랜지스터들(TR1, TR2)은 불순물 영역들(IR), 게이트 절연막(GI) 및 게이트 전극(GM)를 포함할 수 있다. 불순물 영역들(IR)은 제1 기판(100) 내에 불순물이 도핑되어 형성될 수 있다. 게이트 전극(GM)은 게이트 절연막(GI)에 의해 제1 기판(100)과 이격될 수 있다. 게이트 절연막(GI)은 절연 물질을 포함할 수 있다. 일 예로, 게이트 절연막(GI)은 산화물을 포함할 수 있다. 게이트 전극(GM)은 도전 물질을 포함할 수 있다. 일 예로, 게이트 전극(GM)은 텅스텐을 포함할 수 있다.
제1 주변 트랜지스터(TR1)의 게이트 전극(GM) 및 게이트 절연막(GI)은 제2 방향(D2)으로 연장할 수 있다. 제2 주변 트랜지스터(TR2)의 게이트 전극(미도시) 및 게이트 절연막(미도시)은 제1 방향(D1)으로 연장할 수 있다. 제2 주변 트랜지스터들(TR2)은 게이트 전극 및 게이트 절연막을 공유할 수 있다.
제1 기판(100) 내에 소자 분리막들(IS)이 제공될 수 있다. 소자 분리막들(IS)은 제1 및 제2 주변 트랜지스터들(TR1, TR2)의 불순물 영역들(IR)을 전기적으로 분리할 수 있다. 소자 분리막들(IS)은 절연 물질을 포함할 수 있다. 일 예로, 소자 분리막들(IS)은 산화물을 포함할 수 있다.
제1 주변 트랜지스터(TR1)에 제1 컨택들(CT1) 및 제1 배선들(ML1)이 연결될 수 있다. 제1 컨택들(CT1) 및 제1 배선들(ML1)은 서로 연결될 수 있다. 제1 컨택들(CT1) 및 제1 배선들(ML1)은 제1 절연막(110) 내에 제공될 수 있다. 제1 컨택들(CT1) 및 제1 배선들(ML1)은 셀 영역(CER)에 제공될 수 있다. 제1 컨택들(CT1) 및 제1 배선들(ML1)은 도전 물질을 포함할 수 있다. 일 예로, 제1 컨택들(CT1) 및 제1 배선들(ML1)은 텅스텐을 포함할 수 있다.
제1 배선(ML1)에 제1 본딩 패드(BP1)가 연결될 수 있다. 제1 본딩 패드(BP1)는 제1 절연막(110) 내에 제공될 수 있다. 제1 본딩 패드(BP1)는 셀 영역(CER)에 제공될 수 있다. 제1 본딩 패드(BP1)의 폭은 제1 기판(100)에 가까워질수록 작아질 수 있다. 일 예로, 제1 본딩 패드(BP1)의 제1 방향(D1)으로의 폭은 제1 기판(100)에 가까워질수록 작아질 수 있다. 제1 본딩 패드(BP1)는 도전 물질을 포함할 수 있다. 일 예로, 제1 본딩 패드(BP1)는 구리를 포함할 수 있다.
제2 주변 트랜지스터(TR2)에 제2 컨택들(CT2) 및 제2 배선들(ML2)이 연결될 수 있다. 제2 컨택들(CT2) 및 제2 배선들(ML2)은 서로 연결될 수 있다. 제2 컨택들(CT2) 및 제2 배선들(ML2)은 제1 절연막(110) 내에 제공될 수 있다. 제2 컨택들(CT2) 및 제2 배선들(ML2)은 제1 연결 영역(COR1)에 제공될 수 있다. 제2 컨택들(CT2) 및 제2 배선들(ML2)은 도전 물질을 포함할 수 있다. 일 예로, 제2 컨택들(CT2) 및 제2 배선들(ML2)은 텅스텐을 포함할 수 있다.
제1 본딩 패드(BP1)와 동일한 레벨에 제2 본딩 패드들(BP2)이 배치될 수 있다. 제2 배선(ML2)에 제2 본딩 패드(BP2)가 연결될 수 있다. 제2 본딩 패드들(BP2)은 제1 절연막(110) 내에 제공될 수 있다. 제2 본딩 패드들(BP2)은 제1 연결 영역(COR1)에 제공될 수 있다. 제2 본딩 패드(BP2)의 폭은 제1 기판(100)에 가까워질수록 작아질 수 있다. 일 예로, 제2 본딩 패드(BP2)의 제1 방향(D1)으로의 폭은 제1 기판(100)에 가까워질수록 작아질 수 있다. 제2 본딩 패드(BP2)는 도전 물질을 포함할 수 있다. 일 예로, 제2 본딩 패드(BP2)는 구리를 포함할 수 있다.
제1 절연막(110) 내에 제3 배선(ML3)이 제공될 수 있다. 제3 배선(ML3)은 제1 및 제2 배선들(ML1, ML2) 중 가장 높은 레벨에 배치되는 제1 및 제2 배선들(ML1, ML2)과 동일한 레벨에 배치될 수 있다. 제3 배선(ML3)은 제2 연결 영역(COR2)에 제공될 수 있다. 제3 배선(ML3)은 도전 물질을 포함할 수 있다. 일 예로, 제3 배선(ML3)은 텅스텐을 포함할 수 있다.
제1 및 제2 본딩 패드들(BP1, BP2)과 동일한 레벨에 제3 본딩 패드들(BP3)이 배치될 수 있다. 복수개의 제3 본딩 패드들(BP3)이 제3 배선(ML3)에 연결될 수 있다. 제3 본딩 패드들(BP3)은 제1 절연막(110) 내에 제공될 수 있다. 제3 본딩 패드들(BP3)은 제2 연결 영역(COR2)에 제공될 수 있다. 제3 본딩 패드(BP3)의 폭은 제1 기판(100)에 가까워질수록 작아질 수 있다. 일 예로, 제3 본딩 패드(BP3)의 제1 방향(D1)으로의 폭은 제1 기판(100)에 가까워질수록 작아질 수 있다. 제3 본딩 패드(BP3)는 도전 물질을 포함할 수 있다. 일 예로, 제3 본딩 패드(BP3)는 구리를 포함할 수 있다.
주변회로 구조체(PER) 상에 연결 구조체(CNS)가 제공될 수 있다. 연결 구조체(CNS)는 제2 절연막(120), 제4 본딩 패드(BP4), 제5 본딩 패드들(BP5), 제6 본딩 패드들(BP6), 제1 연결 도전체(CO1), 제2 연결 도전체들(CO2), 와이어 연결 도전체(WCO), 제3 컨택(CT3), 제4 컨택들(CT4), 제5 컨택들(CT5), 비트라인(BL), 제4 배선들(ML4), 제5 배선(ML5), 제6 컨택들(CT6) 및 제7 컨택들(CT7)을 포함할 수 있다.
제2 절연막(120)은 제1 절연막(110)을 덮을 수 있다. 제2 절연막(120)은 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(120)은 산화물 또는 질화물을 포함할 수 있다.
제4 본딩 패드(BP4)는 제1 본딩 패드(BP1)에 연결될 수 있다. 제4 본딩 패드(BP4)는 제1 본딩 패드(BP1)에 접할 수 있다. 제4 본딩 패드(BP4)는 제2 절연막(120) 내에 제공될 수 있다. 제4 본딩 패드(BP4)는 셀 영역(CER)에 제공될 수 있다. 제4 본딩 패드(BP4)의 폭은 제1 본딩 패드(BP1)에 가까워질수록 커질 수 있다. 일 예로, 제4 본딩 패드(BP4)의 제1 방향(D1)으로의 폭은 제1 본딩 패드(BP1)에 가까워질수록 커질 수 있다. 제1 본딩 패드(BP1)의 폭은 제4 본딩 패드(BP4)에 가까워질수록 커질 수 있다. 제4 본딩 패드(BP4)는 도전 물질을 포함할 수 있다. 일 예로, 제4 본딩 패드(BP4)는 구리를 포함할 수 있다.
제5 본딩 패드들(BP5)은 제4 본딩 패드(BP4)와 동일한 레벨에 배치될 수 있다. 제5 본딩 패드(BP5)는 제2 본딩 패드(BP2)에 연결될 수 있다. 제5 본딩 패드(BP5)는 제2 본딩 패드(BP2)에 접할 수 있다. 제5 본딩 패드들(BP5)는 제2 절연막(120) 내에 제공될 수 있다. 제5 본딩 패드들(BP5)은 제1 연결 영역(COR1)에 제공될 수 있다. 제5 본딩 패드(BP5)의 폭은 제2 본딩 패드(BP2)에 가까워질수록 커질 수 있다. 일 예로, 제5 본딩 패드(BP5)의 제1 방향(D1)으로의 폭은 제2 본딩 패드(BP2)에 가까워질수록 커질 수 있다. 제2 본딩 패드(BP2)의 폭은 제5 본딩 패드(BP5)에 가까워질수록 커질 수 있다. 제5 본딩 패드(BP5)는 도전 물질을 포함할 수 있다. 일 예로, 제5 본딩 패드(BP5)는 구리를 포함할 수 있다.
제6 본딩 패드들(BP6)은 제4 및 제5 본딩 패드들(BP4, BP5)과 동일한 레벨에 배치될 수 있다. 제6 본딩 패드(BP6)는 제3 본딩 패드(BP3)에 연결될 수 있다. 제6 본딩 패드(BP6)는 제3 본딩 패드(BP3)에 접할 수 있다. 제6 본딩 패드들(BP6)는 제2 절연막(120) 내에 제공될 수 있다. 제6 본딩 패드들(BP6)은 제2 연결 영역(COR2)에 제공될 수 있다. 제6 본딩 패드(BP6)의 폭은 제3 본딩 패드(BP3)에 가까워질수록 커질 수 있다. 일 예로, 제6 본딩 패드(BP6)의 제1 방향(D1)으로의 폭은 제3 본딩 패드(BP3)에 가까워질수록 커질 수 있다. 제3 본딩 패드(BP3)의 폭은 제6 본딩 패드(BP6)에 가까워질수록 커질 수 있다. 제6 본딩 패드(BP6)는 도전 물질을 포함할 수 있다. 일 예로, 제6 본딩 패드(BP6)는 구리를 포함할 수 있다.
제1 연결 도전체(CO1)는 제4 본딩 패드(BP4)에 연결될 수 있다. 제1 연결 도전체(CO1)는 제2 절연막(120) 내에 제공될 수 있다. 제1 연결 도전체(CO1)는 셀 영역(CER)에 제공될 수 있다.
제2 연결 도전체(CO2)는 제5 본딩 패드(BP5)에 연결될 수 있다. 제2 연결 도전체들(CO2)은 제1 연결 도전체(CO1)와 동일한 레벨에 배치될 수 있다. 제2 연결 도전체들(CO2)은 제2 절연막(120) 내에 제공될 수 있다. 제2 연결 도전체들(CO2)는 제1 연결 영역(COR1)에 제공될 수 있다.
와이어 연결 도전체(WCO)는 복수개의 제6 본딩 패드들(BP6)에 연결될 수 있다. 와이어 연결 도전체(WCO)는 제1 및 제2 연결 도전체들(CO1, CO2)과 동일한 레벨에 배치될 수 있다. 와이어 연결 도전체(WCO)는 제2 절연막(120) 내에 제공될 수 있다. 와이어 연결 도전체(WCO)는 제2 연결 영역(COR2)에 제공될 수 있다.
제3 컨택(CT3)은 제1 연결 도전체(CO1)에 연결될 수 있다. 제3 컨택(CT3)은 제2 절연막(120) 내에 제공될 수 있다. 제3 컨택(CT3)은 셀 영역(CER)에 제공될 수 있다. 제3 컨택(CT3)은 도전 물질을 포함할 수 있다. 일 예로, 제3 컨택(CT3)은 텅스텐을 포함할 수 있다.
제4 컨택(CT4)은 제2 연결 도전체(CO2)에 연결될 수 있다. 제4 컨택들(CT4)은 제2 절연막(120) 내에 제공될 수 있다. 제4 컨택들(CT4)은 제1 연결 영역(COR1)에 제공될 수 있다. 제4 컨택들(CT4)은 제3 컨택(CT3)과 동일한 레벨에 배치될 수 있다. 제4 컨택(CT4)은 도전 물질을 포함할 수 있다. 일 예로, 제4 컨택(CT4)은 텅스텐을 포함할 수 있다.
복수개의 제5 컨택들(CT5)은 와이어 연결 도전체(WCO)에 연결될 수 있다. 제5 컨택들(CT5)은 제2 절연막(120) 내에 제공될 수 있다. 제5 컨택들(CT5)은 제2 연결 영역(COR2)에 제공될 수 있다. 제5 컨택들(CT5)은 제3 및 제4 컨택들(CT3, CT4)과 동일한 레벨에 배치될 수 있다. 제5 컨택(CT5)은 도전 물질을 포함할 수 있다. 일 예로, 제5 컨택(CT5)은 텅스텐을 포함할 수 있다.
비트라인(BL)은 제3 컨택(CT3)에 연결될 수 있다. 비트라인(BL)은 제2 절연막(120) 내에 제공될 수 있다. 비트라인(BL)은 셀 영역(CER)에 제공될 수 있다. 비트라인(BL)은 제2 방향(D2)으로 연장할 수 있다. 비트라인(BL)은 도전 물질을 포함할 수 있다. 비트라인(BL)은 텅스텐을 포함할 수 있다.
제4 배선(ML4)은 제4 컨택(CT4)에 연결될 수 있다. 제4 배선들(ML4)은 제2 절연막(120) 내에 제공될 수 있다. 제4 배선들(ML4)은 제1 연결 영역(COR1)에 제공될 수 있다. 제4 배선들(ML4)은 비트라인(BL)과 동일한 레벨에 배치될 수 있다. 제4 배선(ML4)은 도전 물질을 포함할 수 있다. 제4 배선(ML4)은 텅스텐을 포함할 수 있다.
제5 배선(ML5)은 복수개의 제5 컨택들(CT5)에 연결될 수 있다. 제5 배선(ML5)은 제2 절연막(120) 내에 제공될 수 있다. 제5 배선(ML5)은 제2 연결 영역(COR2)에 제공될 수 있다. 제5 배선(ML5)은 비트라인(BL) 및 제4 배선들(ML4)과 동일한 레벨에 배치될 수 있다. 제5 배선(ML5)은 도전 물질을 포함할 수 있다. 제5 배선(ML5)은 텅스텐을 포함할 수 있다.
연결 구조체(CNS) 상에 반도체 구조체(SEM)가 제공될 수 있다. 반도체 구조체(SEM)는 제3 절연막(130), 적층체(STA), 워드라인 컨택들(WCT), 셀 플러그(CPL) 및 더미 플러그들(DPL)을 포함할 수 있다. 연결 구조체(CNS)는 반도체 구조체(SEM)와 주변회로 구조체(PER) 사이에 배치될 수 있다.
제3 절연막(130)은 제2 절연막(120)을 덮을 수 있다. 제3 절연막(130)은 절연 물질을 포함할 수 있다. 일 예로, 제3 절연막(130)은 산화물 또는 질화물을 포함할 수 있다.
제3 절연막(130) 상에 적층체(STA)가 제공될 수 있다. 적층체(STA)는 제3 절연막(130)에 의해 둘러싸일 수 있다. 적층체(STA)는 제3 방향(D3)으로 서로 교대로 적층된 도전 패턴들(CP) 및 절연 패턴들(IP)을 포함할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교할 수 있다.
도전 패턴들(CP)은 반도체 장치의 워드라인 또는 선택 라인으로 사용될 수 있다. 도전 패턴들(CP)은 도전 물질을 포함할 수 있다. 절연 패턴들(IP)은 절연 물질을 포함할 수 있다. 일 예로, 절연 패턴들(IP)은 산화물을 포함할 수 있다.
적층체(STA)는 계단형 구조를 포함할 수 있다. 계단형 구조는 적층체(STA)의 도전 패턴들(CP) 및 절연 패턴들(IP)에 의해 정의될 수 있다. 적층체(STA)의 도전 패턴들(CP) 및 절연 패턴들(IP)이 계단형으로 형성되어, 계단형 구조가 형성될 수 있다. 계단형 구조는 제1 연결 영역(COR1)에 배치될 수 있다. 제3 절연막(130)은 적층체(STA)의 계단형 구조에 대응되는 계단형 표면을 포함할 수 있다.
셀 플러그(CPL)는 제3 방향(D3)으로 연장하여 적층체(STA)를 관통할 수 있다. 셀 플러그(CPL)는 셀 영역(CER)에 제공될 수 있다. 셀 플러그(CPL)는 셀 필링막(CFI), 셀 필링막(CFI)을 둘러싸는 셀 채널막(CCL) 및 셀 채널막(CCL)을 둘러싸는 셀 메모리막(CML)을 포함할 수 있다.
셀 필링막(CFI)은 절연 물질을 포함할 수 있다. 일 예로, 셀 필링막(CFI)은 산화물을 포함할 수 있다. 셀 채널막(CCL)은 반도체 물질을 포함할 수 있다. 일 예로, 셀 채널막(CCL)은 폴리 실리콘을 포함할 수 있다. 셀 메모리막(CML)은 셀 채널막(CCL)을 둘러싸는 터널 절연막, 터널 절연막을 둘러싸는 데이터 저장막 및 데이터 저장막을 둘러싸는 블로킹막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 물질을 포함할 수 있다. 일 예로, 터널 절연막은 산화물을 포함할 수 있다. 일 실시예들에 있어서, 데이터 저장막은 전하가 트랩될 수 있는 물질을 포함할 수 있다. 일 예로, 데이터 저장막은 질화물을 포함할 수 있다. 다른 실시예들에 있어서, 데이터 저장막은 데이터 저장 방식에 따라 다양한 물질을 포함할 수 있다. 일 예로, 데이터 저장막은 실리콘, 상변화 물질 또는 나노닷을 포함할 수 있다. 블로킹막은 전하의 이동을 차단할 수 있는 물질을 포함할 수 있다. 일 예로, 블로킹막은 산화물을 포함할 수 있다.
더미 플러그들(DPL)는 제3 방향(D3)으로 연장하여 적층체(STA)를 관통할 수 있다. 더미 플러그들(DPL)은 적층체(STA)의 계단형 구조를 관통할 수 있다. 더미 플러그들(DPL)은 제1 연결 영역(COR1)에 제공될 수 있다. 더미 플러그(DPL)는 더미 필링막(DFI), 더미 필링막(DFI)을 둘러싸는 더미 채널막(DCL) 및 더미 채널막(DCL)을 둘러싸는 더미 메모리막(DML)을 포함할 수 있다.
더미 필링막(DFI)은 절연 물질을 포함할 수 있다. 더미 필링막(DFI)은 셀 필링막(CFI)과 동일한 물질을 포함할 수 있다. 일 예로, 더미 필링막(DFI)은 산화물을 포함할 수 있다. 더미 채널막(DCL)은 반도체 물질을 포함할 수 있다. 더미 채널막(DCL)은 셀 채널말(CCL)과 동일한 물질을 포함할 수 있다. 일 예로, 더미 채널막(DCL)은 폴리 실리콘을 포함할 수 있다. 더미 메모리막(DML)은 더미 채널막(DCL)을 둘러싸는 터널 절연막, 터널 절연막을 둘러싸는 데이터 저장막 및 데이터 저장막을 둘러싸는 블로킹막을 포함할 수 있다. 더미 메모리막(DML)의 터널 절연막, 데이터 저장막 및 블로킹막은 셀 메모리막(CML)의 터널 절연막, 데이터 저장막 및 블로킹막과 유사할 수 있다.
각각의 워드라인 컨택들(WCT)은 제6 컨택(CT6)과 도전 패턴(CP)을 연결할 수 있다. 워드라인 컨택들(WCT)은 제3 절연막(130)을 관통할 수 있다. 워드라인 컨택들(WCT)은 제1 연결 영역(COR1)에 제공될 수 있다. 워드라인 컨택(WCT)은 도전 물질울 포함할 수 있다. 일 예로, 워드라인 컨택(WCT)은 텅스텐을 포함할 수 있다.
도전 패턴(CP)은 워드라인 컨택(WCT), 제6 컨택(CT6), 제4 배선(ML4), 제4 컨택(CT4), 제2 연결 도전체(CO2), 제5 본딩 패드(BP5), 제4 본딩 패드(BP4), 제2 컨택(CT2) 및 제2 배선(ML2)을 통해 제2 주변 트랜지스터(TR2)에 전기적으로 연결될 수 있다. 도전 패턴(CP)과 제2 주변 트랜지스터(TR2)를 전기적으로 연결하는 워드라인 컨택(WCT), 제6 컨택(CT6), 제4 배선(ML4), 제4 컨택(CT4), 제2 연결 도전체(CO2), 제5 본딩 패드(BP5), 제4 본딩 패드(BP4), 제2 컨택(CT2) 및 제2 배선(ML2)을 제1 도전체들로 정의될 수 있다. 도전 패턴(CP)은 제1 도전체들에 의해 제2 주변 트랜지스터(TR2)에 전기적으로 연결될 수 있다.
비트라인(BL)과 셀 플러그(CPL)의 셀 채널막(CCL)을 연결하는 비트라인 컨택(BCT)이 제공될 수 있다. 비트라인 컨택(BCT)은 제3 절연막(130)을 관통할 수 있다. 비트라인 컨택(BCT)은 셀 영역(CER)에 제공될 수 있다. 비트라인 컨택(BCT)은 도전 물질을 포함할 수 있다. 일 예로, 비트라인 컨택(BCT)은 텅스텐을 포함할 수 있다.
셀 플러그(CPL)의 셀 채널막(CCL)은 비트라인 컨택(BCT), 비트라인(BL), 제3 컨택(CT3), 제1 연결 도전체(CO1), 제4 본딩 패드(BP4), 제1 본딩 패드(BP1), 제1 컨택(CT1) 및 제1 배선(ML1)을 통해 제1 주변 트랜지스터(TR1)에 전기적으로 연결될 수 있다. 셀 플러그(CPL)의 셀 채널막(CCL)과 제1 주변 트랜지스터(TR1)를 전기적으로 연결하는 비트라인 컨택(BCT), 비트라인(BL), 제3 컨택(CT3), 제1 연결 도전체(CO1), 제4 본딩 패드(BP4), 제1 본딩 패드(BP1), 제1 컨택(CT1) 및 제1 배선(ML1)이 제2 도전체들로 정의될 수 있다. 셀 플러그(CPL)의 셀 채널막(CCL)은 제2 도전체들에 의해 제1 주변 트랜지스터(TR1)에 전기적으로 연결될 수 있다.
반도체 구조체(SEM) 상에 제4 절연막(140)이 제공될 수 있다. 제4 절연막(140)은 제3 절연막(130) 및 적층체(STA)를 덮을 수 있다. 제4 절연막(140)은 절연 물질을 포함할 수 있다. 일 예로, 제4 절연막(140)은 산화물 또는 질화물을 포함할 수 있다.
제4 절연막(140) 내에 셀 소스 구조체(CSS)가 제공될 수 있다. 셀 소스 구조체(CSS)는 적층체(STA) 상에 제공될 수 있다. 셀 소스 구조체(CSS)는 셀 영역(CER)에 제공될 수 있다. 셀 소스 구조체(CSS)는 셀 플러그(CPL)의 셀 채널막(CCL)과 연결될 수 있다. 셀 소스 구조체(CSS)는 도전 물질을 포함할 수 있다. 일 예로, 셀 소스 구조체(CSS)는 폴리 실리콘을 포함할 수 있다.
제4 절연막(140) 내에 더미 소스 구조체(DSS)가 제공될 수 있다. 더미 소스 구조체(DSS)는 적층체(STA) 상에 제공될 수 있다. 더미 소스 구조체(DSS)는 제1 연결 영역(COR1)에 제공될 수 있다. 더미 소스 구조체(DSS)는 더미 플러그들(DPL)의 더미 채널막들(DCL)과 연결될 수 있다. 더미 소스 구조체(DSS)는 셀 소스 구조체(CSS)와 동일한 레벨에 배치될 수 있다. 더미 소스 구조체(DSS)는 도전 물질을 포함할 수 있다. 더미 소스 구조체(DSS)는 셀 소스 구조체(CSS)와 동일한 물질을 포함할 수 있다. 일 예로, 더미 소스 구조체(DSS)는 폴리 실리콘을 포함할 수 있다.
셀 소스 구조체(CSS)와 더미 소스 구조체(DSS)는 서로 이격될 수 있다. 셀 소스 구조체(CSS)와 더미 소스 구조체(DSS) 사이에 제4 절연막(140)의 일부가 개재될 수 있다. 셀 소스 구조체(CSS)와 더미 소스 구조체(DSS)는 서로 전기적으로 분리될 수 있다.
제3 절연막(130) 및 제4 절연막(140)에 의해 리세스(RC)가 정의될 수 있다. 제3 절연막(130) 및 제4 절연막(140)의 표면들에 의해 리세스(RC)가 정의될 수 있다. 제3 절연막(130)의 상면(132)이 함몰되어 리세스(RC)가 정의될 수 있다. 제3 절연막(130)은 리세스(RC)의 일부를 포함할 수 있다. 제4 절연막(140)의 측벽들에 의해 리세스(RC)가 정의될 수 있다. 리세스(RC)는 제4 절연막(140)을 관통할 수 있다. 리세스(RC)의 최하부는 제3 절연막(130) 내에 배치될 수 있다.
제3 절연막(130)을 관통하는 와이어 컨택들(WRC)이 제공될 수 있다. 와이어 컨택(WRC)은 제7 컨택(CT7)과 연결될 수 있다. 와이어 컨택들(WRC)은 제2 연결 영역(COR2)에 제공될 수 있다. 와이어 컨택들(WRC)은 리세스(RC)를 통해 노출될 수 있다. 와이어 컨택들(WRC)은 적층체(STA)와 동일한 레벨에 배치될 수 있다. 와이어 컨택들(WRC)은 도전 물질을 포함할 수 있다. 일 예로, 와이어 컨택들(WRC)은 텅스텐을 포함할 수 있다. 와이어 컨택들(WRC)은 제3 절연막(130)에 의해 서로 이격될 수 있다. 와이어 컨택들(WRC) 사이에 제3 절연막(130)의 일부가 제공될 수 있다.
복수개의 와이어 컨택들(WRC)과 연결되는 본딩 와이어(BW)가 제공될 수 있다. 본딩 와이어(BW)는 복수개의 와이어 컨택들(WRC)과 접할 수 있다. 본딩 와이어(BW)의 일부는 리세스(RC) 내에 제공될 수 있다. 본딩 와이어(BW)는 와이어 컨택들(WRC), 제7 컨택들(CT7), 제5 배선(ML5), 제5 컨택들(CT5), 와이어 연결 도전체(WCO), 제6 본딩 패드들(BP6) 및 제3 본딩 패드들(BP3)을 통해 제3 배선(ML3)에 전기적으로 연결될 수 있다. 본딩 와이어(BW)는 반도체 장치를 외부 회로에 전기적으로 연결할 수 있다. 본딩 와이어(BW)는 도전 물질을 포함할 수 있다. 일 예로, 본딩 와이어(BW)는 금, 은, 구리 및 알루미늄 중 적어도 하나를 포함할 수 있다.
제1 연결 도전체(CO1), 제2 연결 도전체(CO2) 및 와이어 연결 도전체(WCO)는 제1 내지 제7 컨택들(CT1, CT2, CT3, CT4, CT5, CT6, CT7), 제1 내지 제5 배선들(ML1, ML2, ML3, ML4, ML5), 비트라인(BL), 비트라인 컨택(BCT), 워드라인 컨택(WCT), 와이어 컨택(WRC)과 다른 물질을 포함할 수 있다. 일 예로, 제1 내지 제7 컨택들(CT1, CT2, CT3, CT4, CT5, CT6, CT7), 제1 내지 제5 배선들(ML1, ML2, ML3, ML4, ML5), 비트라인(BL), 비트라인 컨택(BCT), 워드라인 컨택(WCT), 와이어 컨택(WRC)은 텅스텐을 포함할 수 있고, 제1 연결 도전체(CO1), 제2 연결 도전체(CO2) 및 와이어 연결 도전체(WCO)는 구리 또는 알루미늄을 포함할 수 있다. 제1 연결 도전체(CO1), 제2 연결 도전체(CO2) 및 와이어 연결 도전체(WCO)는 동일한 물질을 포함할 수 있다.
제4 절연막(140), 와이어 컨택들(WRC) 및 본딩 와이어(BW)를 덮는 제5 절연막(150)이 제공될 수 있다. 제5 절연막(150)의 일부는 리세스(RC)를 채울 수 있다. 제5 절연막(150)은 절연 물질을 포함할 수 있다. 일 예로, 제5 절연막(150)은 산화물 또는 질화물을 포함할 수 있다.
도 1b 및 1c를 참조하면, 각각의 와이어 컨택들(WRC)은 베이스부(BA) 및 돌출부(PT)를 포함할 수 있다. 베이스부(BA)는 제3 절연막(130)에 의해 둘러싸이는 부분일 수 있다. 베이스부(BA)는 제3 절연막(130) 내에 배치될 수 있다. 돌출부(PT)는 제3 절연막(130) 밖으로 돌출하는 부분일 수 있다. 돌출부(PT)는 리세스(RC)를 통해 노출될 수 있다. 돌출부(PT)의 상면(PT_U)은 굴곡질 수 있다. 일 예로, 도 1b에 따른 단면적 관점에서, 돌출부(PT)의 상면(PT_U)은 굴곡질 수 있다.
제3 절연막(130)은 리세스(RC)의 하면을 정의하는 제1 표면(131)을 포함할 수 있다. 와이어 컨택들(WRC)은 제1 표면(131)을 관통할 수 있다. 와이어 컨택(WRC)의 베이스부(BA) 및 돌출부(PT)의 경계의 레벨은 제1 표면(131)의 레벨과 동일할 수 있다.
본딩 와이어(BW)는 와이어 컨택들(WRC)의 돌출부들(PT) 사이에 개재되는 개재부들(IN)을 포함할 수 있다. 개재부들(IN)은 서로 연결될 수 있다. 개재부들(IN) 사이에 돌출부(PT)가 개재될 수 있다. 개재부(IN)는 돌출부(PT)의 상면(PT_U) 및 측벽(PT_S)에 접할 수 있다 개재부(IN)의 측벽(IN_S)이 돌출부(PT)의 측벽(PT_S)에 접할 수 있다. 개재부(IN)의 하면(IN_L)은 굴곡질 수 있다. 일 예로, 도 1b에 따른 단면적 관점에서, 개재부(IN)의 하면(IN_L)은 굴곡질 수 있다. 개재부(IN)의 최하부(IN_B)는 제3 절연막(130)의 제1 표면(131)에 접할 수 있다.
제5 절연막(150)의 일부가 와이어 컨택들(WRC)의 돌출부들(PT) 사이에 개재될 수 있다. 돌출부들(PT) 사이에 개재되는 제5 절연막(150)의 일부가 제5 절연막(150)의 제1 부분(151)으로 정의될 수 있다. 제5 절연막(150)의 제1 부분(151)은 개재부(IN)의 하면(IN_L), 돌출부(PT)의 측벽(IN_S) 및 제3 절연막(130)의 제1 표면(131)에 접할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 제3 절연막(130) 및 제4 절연막(140)에 의해 정의되는 리세스(RC) 내에 본딩 와이어(BW)가 제공되므로, 본딩 와이어(BW)와 주변 트랜지스터 사이의 신호 전달 거리가 최소화될 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 본딩 와이어(BW), 와이어 컨택들(WRC) 및 와이어 연결 도전체(WCO)가 적층체(STA) 및 셀 플러그(CPL)에 인접하게 배치됨에 따라, 반도체 장치의 크기가 최소화될 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 리세스(RC)를 통해 노출되는 와이어 컨택들(WRC)만이 본딩 와이어(BW)와 연결되므로, 본딩 와이어(BW)가 다른 도전체에 전기적으로 연결되는 현상이 방지될 수 있다. 특히, 제1 연결 도전체(CO1), 제2 연결 도전체(CO2) 및 와이어 연결 도전체(WCO)가 반도체 구조체(SEM) 아래에 배치되므로, 본딩 와이어(BW)가 제1 연결 도전체(CO1), 제2 연결 도전체(CO2) 및 와이어 연결 도전체(WCO)에 전기적으로 연결되는 현상이 방지될 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 제3 절연막(130) 및 제4 절연막(140)에 의해 정의되는 리세스(RC)를 통해 와이어 컨택들(WRC)을 노출시킴에 따라, 와이어 컨택들(WRC)이 반도체 장치의 외부로 노출되지 않을 수 있다. 이에 따라, 와이어 컨택들(WRC)의 파손이 방지될 수 있다.
도 2, 3, 4, 5, 6, 7, 8 및 9는 본 발명의 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들이다. 설명의 간결함을 위해, 도 1a 내지 도 1c를 참조하여 설명된 구성요소에 대한 중복되는 설명은 생략하기로 한다. 도 1a 내지 1c에 따른 반도체 장치를 제조하는 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 2를 참조하면, 제2 기판(200)을 형성할 수 있다. 제2 기판(200)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장된 플레이트의 형태를 가질 수 있다. 일 예로, 제2 기판(200)은 반도체 기판일 수 있다.
제2 기판(200) 상에 반도체 구조체(SEM)를 형성할 수 있다. 제2 기판(200) 상에 적층체(STA), 셀 플러그(CPL), 더미 플러그들(DPL) 및 제3 절연막(130)을 형성할 수 있다. 적층체(STA)는 서로 교대로 적층된 도전 패턴들(CP) 및 절연 패턴들(IP)을 포함할 수 있다. 제3 절연막(130)은 적층체(STA)를 둘러쌀 수 있다.
도 3을 참조하면, 제3 절연막(130)을 관통하는 워드라인 컨택들(WCT) 및 와이어 컨택들(WRC)을 형성할 수 있다. 와이어 컨택들(WRC)은 제3 절연막(130)에 의해 둘러싸일 수 있다. 와이어 컨택(WRC)은 제2 기판(200) 내로 삽입되는 예비 식각부(PE)를 포함할 수 있다. 예비 식각부(PE)는 제2 기판(200) 내에 제공될 수 있다.
도 4를 참조하면, 반도체 구조체(SEM) 상에 연결 구조체(CNS)를 형성할 수 있다. 제3 절연막(130) 상에 제2 절연막(120), 비트라인 컨택(BCT), 제6 컨택들(CT6), 제7 컨택들(CT7), 비트라인(BL), 제4 배선들(ML4), 제5 배선(ML5), 제3 컨택들(CT3), 제4 컨택들(CT4), 제5 컨택들(CT5), 제1 연결 도전체(CO1), 제2 연결 도전체들(CO2), 와이어 연결 도전체(WCO), 제4 본딩 패드(BP4), 제5 본딩 패드들(BP5) 및 제6 본딩 패드들(BP6)을 형성할 수 있다.
도 5를 참조하면, 주변회로 구조체(PER)를 형성할 수 있다. 제1 기판(100)을 형성할 수 있다. 제1 기판(100) 상에 제1 및 제2 주변 트랜지스터들(TR1, TR2) 및 소자 분리막들(IS)을 형성할 수 있다. 제1 기판(100) 상에 제1 절연막(110), 제1 컨택들(CT1), 제1 배선들(ML1), 제2 컨택들(CT2), 제2 배선들(ML2), 제1 본딩 패드(BP1), 제2 본딩 패드들(BP3), 제3 배선(ML3) 및 제3 본딩 패드들(BP3)을 형성할 수 있다.
도 6을 참조하면, 제2 기판(200), 반도체 구조체(SEM) 및 연결 구조체(CNS)를 반전시킬 수 있다. 이어서, 연결 구조체(CNS)와 주변회로 구조체(PER)를 본딩할 수 있다. 제4 본딩 패드(BP4)가 제1 본딩 패드(BP1)에 본딩될 수 있다. 제4 본딩 패드(BP4)가 제1 본딩 패드(BP1)에 본딩되어, 셀 플러그(CPL)가 제1 주변 트랜지스터(TR1)에 전기적으로 연결될 수 있다. 제5 본딩 패드(BP5)가 제2 본딩 패드(BP2)에 본딩될 수 있다. 제5 본딩 패드(BP5)가 제2 본딩 패드(BP2)에 본딩되어, 도전 패턴(CP)이 제2 주변 트랜지스터(TR2)에 전기적으로 연결될 수 있다. 제6 본딩 패드(BP6)가 제3 본딩 패드(BP3)에 본딩될 수 있다.
도 7을 참조하면, 제2 기판(200)이 제거될 수 있다. 제2 기판(200)이 제거됨에 따라, 와이어 컨택(WRC)의 예비 식각부(PE)가 노출될 수 있다. 와이어 컨택(WRC)의 예비 식각부(PE)는 반도체 구조체(SEM)의 제3 절연막(130) 위로 노출될 수 있다. 셀 플러그(CPL)의 셀 메모리막(CML)의 상부 및 더미 플러그(DPL)의 더미 메모리막(DML)의 상부가 제거될 수 있다. 일 실시예들에 있어서, 셀 플러그(CPL)의 셀 메모리막(CML)의 상부 및 더미 플러그(DPL)의 더미 메모리막(DML)의 상부는 제2 기판(200)을 제거하는 공정에서 제2 기판(200)과 함께 제거될 수 있다. 일 실시예들에 있어서, 셀 플러그(CPL)의 셀 메모리막(CML)의 상부 및 더미 플러그(DPL)의 더미 메모리막(ML)의 상부는 제2 기판(200)을 제거하는 공정과 분리되는 별도의 공정을 통해 제거될 수 있다.
셀 플러그(CPL)의 셀 메모리막(CML)의 상부 및 더미 플러그(DPL)의 더미 메모리막(DML)의 상부가 제거되어, 셀 플러그(CPL)의 셀 채널막(CCL)이 노출될 수 있고, 더미 플러그(DPL)의 더미 채널막(DCL)이 노출될 수 있다.
도 8을 참조하면, 셀 소스 구조체(CSS) 및 더미 소스 구조체(DSS)를 형성할 수 있다. 셀 소스 구조체(CSS) 및 더미 소스 구조체(DSS)를 형성하는 것은, 셀 플러그(CPL) 및 더미 플러그들(DPL)에 연결되는 예비 소스 구조체(미도시)를 형성하는 것, 및 예비 소스 구조체를 셀 소스 구조체(CSS) 및 더미 소스 구조체(DSS)로 분리하는 것을 포함할 수 있다.
셀 소스 구조체(CSS) 및 더미 소스 구조체(DSS)를 덮는 제4 절연막(140)을 형성할 수 있다. 제4 절연막(140)에 의해 와이어 컨택(WRC)의 예비 식각부(PE)가 덮일 수 있다.
도 9를 참조하면, 제4 절연막(140) 및 제3 절연막(130)을 식각하여 리세스(RC)를 형성할 수 있다. 리세스(RC)를 형성하는 공정에서, 제3 및 제4 절연막들(130, 140)과 함께 와이어 컨택들(WRC)이 식각될 수 있다. 제3 절연막(130), 제4 절연막(140) 및 와이어 컨택들(WRC)을 식각할 수 있는 제1 식각 물질을 이용하여, 제3 절연막(130), 제4 절연막(140) 및 와이어 컨택들(WRC)이 식각될 수 있다. 와이어 컨택들(WRC)이 포함하는 물질은 제3 절연막(130) 및 제4 절연막(140)이 포함하는 물질들에 대하여 식각 선택비를 가질 수 있다. 제1 식각 물질에 의해 제3 절연막(130) 및 제4 절연막(140)이 식각되는 속도는 제1 식각 물질에 의해 와이어 컨택(WRC)이 식각되는 속도보다 빠를 수 있다.
와이어 컨택(WRC)이 식각되어, 와이어 컨택(WRC)의 예비 식각부(PE)가 제거될 수 있다. 와이어 컨택(WRC)이 식각되어, 와이어 컨택(WRC)의 최대 길이가 감소할 수 있다. 일 예로, 와이어 컨택(WRC)이 식각되어, 와이어 컨택(WRC)의 제3 방향(D3)으로의 최대 길이가 감소할 수 있다. 와이어 컨택(WRC)이 식각되어, 와이어 컨택(WRC)의 돌출부(PT)의 상면(PT_U)이 굴곡진 형태로 형성될 수 있다.
제3 절연막(130)이 식각되어, 와이어 컨택(WRC)의 돌출부(PT)가 리세스(RC)를 통해 노출될 수 있다.
이어서, 노출된 와이어 컨택들(WRC)과 연결되는 본딩 와이어(BW)를 형성할 수 있고, 리세스(RC)를 채우는 제5 절연막(150)을 형성할 수 있다(도 1a 참조).
도 10은 본 발명의 실시예들에 따른 와이어 컨택들 및 본딩 와이어를 나타내는 단면도이다.
본 실시예들에 따른 반도체 장치는 아래에서 설명하는 것을 제외하면 도 1a 내지 1c의 실시예들에 따른 반도체 장치와 유사할 수 있다.
도 10을 참조하면, 본 실시예들에 따른 반도체 장치는 제3 절연막(130a) 및 제4 절연막(140a)에 의해 리세스(RCa)가 정의될 수 있다. 제5 절연막(150a)은 리세스(RCa)를 채울 수 있다. 리세스(RCa)를 통해 와이어 컨택들(WRCa)의 돌출부들(PTa)이 노출될 수 있다. 와이어 컨택들(WRCa)의 베이스부들(BAa)은 제3 절연막(130a) 내에 제공될 수 있다. 본딩 와이어(BWa)의 개재부들(INa)은 와이어 컨택들(WRCa)의 돌출부들(PTa) 사이에 개재될 수 있다.
제3 절연막(130a)의 제1 표면(131a)은 리세스(RCa)의 하면을 정의하는 표면일 수 있다. 본딩 와이어(BWa)의 개재부(INa)는 제3 절연막(130a)과 이격될 수 있다. 본딩 와이어(BWa)의 개재부(INa)의 하면(IN_La) 및 최하부(IN_Ba)는 제3 절연막(130a)의 제1 표면(131a)과 이격될 수 있다. 본딩 와이어(BWa)의 개재부(INa)와 제3 절연막(130a)의 제1 표면(131a) 사이에 제5 절연막(150a)의 제1 부분(151a)이 개재될 수 있다. 제5 절연막(150a)의 제1 부분(151a)에 의해 본딩 와이어(BWa)의 개재부(INa)와 제3 절연막(130a)의 제1 표면(131a)이 이격될 수 있다. 본딩 와이어(BWa)의 개재부(INa)의 하면(IN_La) 및 최하부(IN_Ba)는 제5 절연막(150a)의 제1 부분(151a)에 접할 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 12는 본 발명의 실시예들에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 12를 참조하면, 본 발명의 실시예들에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 11을 참조하여 설명한 것과 유사하게, 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
PER: 주변회로 구조체
SEM: 반도체 구조체
CNS: 연결 구조체
STA: 적층체

Claims (27)

  1. 제1 절연막;
    상기 제1 절연막에 의해 서로 이격되는 와이어 컨택들; 및
    상기 와이어 컨택들과 연결되는 본딩 와이어를 포함하고,
    상기 와이어 컨택들 각각은 상기 제1 절연막 내의 베이스부 및 상기 제1 절연막 밖으로 돌출하는 돌출부를 포함하고,
    상기 와이어 컨택들의 상기 돌출부들은 상기 본딩 와이어에 접하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 절연막의 상면이 함몰되어 리세스가 정의되고,
    상기 와이어 컨택들의 상기 돌출부들은 상기 리세스를 통해 노출되는 반도체 장치.
  3. 제2 항에 있어서,
    상기 리세스를 채우는 제2 절연막을 더 포함하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 본딩 와이어는 상기 리세스 내에 배치되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 본딩 와이어는 상기 와이어 컨택들의 상기 돌출부들 사이에 개재되는 개재부를 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 개재부는 상기 제1 절연막에 접하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 개재부는 상기 와이어 컨택들의 상기 돌출부들의 측벽들에 접하는 반도체 장치.
  8. 리세스를 포함하는 제1 절연막;
    상기 제1 절연막의 상기 리세스에 의해 노출되는 와이어 컨택들;
    상기 와이어 컨택들과 연결되는 본딩 와이어; 및
    상기 리세스를 채우는 제2 절연막을 포함하고,
    상기 본딩 와이어는 상기 와이어 컨택들 사이에 개재되는 개재부를 포함하고,
    상기 개재부의 하면은 상기 제1 절연막 및 상기 제2 절연막 중 적어도 하나에 접하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 개재부의 최하부는 상기 제1 절연막에 접하는 반도체 장치.
  10. 제8 항에 있어서,
    각각의 상기 와이어 컨택들은 상기 제1 절연막 내의 베이스부 및 상기 리세스에 의해 노출되는 돌출부를 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 개재부는 상기 와이어 컨택들의 상기 돌출부들 사이에 개재되는 반도체 장치.
  12. 제10 항에 있어서,
    상기 와이어 컨택들의 상기 베이스부들은 상기 제1 절연막에 의해 둘러싸이는 반도체 장치.
  13. 제8 항에 있어서,
    서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체를 더 포함하고,
    상기 제1 절연막은 상기 적층체를 둘러싸는 반도체 장치.
  14. 제13 항에 있어서,
    상기 와이어 컨택들은 상기 적층체와 동일한 레벨에 배치되는 반도체 장치.
  15. 적층체 및 상기 적층체를 둘러싸는 절연막을 포함하는 반도체 구조체;
    주변 트랜지스터를 포함하는 주변회로 구조체;
    상기 반도체 구조체 및 상기 주변회로 구조체 사이에 배치되고, 와이어 연결 도전체를 포함하는 연결 구조체;
    상기 절연막을 관통하고, 상기 와이어 연결 도전체에 전기적으로 연결되는 와이어 컨택들; 및
    상기 와이어 컨택들에 연결되는 본딩 와이어를 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 와이어 연결 도전체 및 상기 와이어 컨택들은 서로 다른 물질을 포함하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 와이어 연결 도전체는 구리 또는 알루미늄을 포함하는 반도체 장치.
  18. 제15 항에 있어서,
    상기 반도체 구조체는 상기 적층체를 관통하는 셀 플러그를 더 포함하고,
    상기 연결 구조체는 상기 주변 트랜지스터 및 상기 셀 플러그를 전기적으로 연결하는 제1 연결 도전체를 포함하고,
    상기 제1 연결 도전체는 상기 와이어 연결 도전체와 동일한 레벨에 배치되는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제1 연결 도전체 및 상기 와이어 연결 도전체는 동일한 물질을 포함하는 반도체 장치.
  20. 제15 항에 있어서,
    상기 적층체는 상기 주변 트랜지스터에 전기적으로 연결되는 도전 패턴을 포함하고,
    상기 연결 구조체는 상기 주변 트랜지스터 및 상기 도전 패턴을 전기적으로 연결하는 제2 연결 도전체를 포함하고,
    상기 제2 연결 도전체는 상기 와이어 연결 도전체와 동일한 레벨에 배치되는 반도체 장치.
  21. 서로 교대로 적층된 도전 패턴들 및 절연 패턴들을 포함하는 적층체를 형성하는 단계;
    상기 적층체를 둘러싸는 절연막을 형성하는 단계;
    상기 절연막을 관통하는 와이어 컨택들을 형성하는 단계;
    상기 절연막을 식각하여 상기 와이어 컨택들을 노출시키는 단계; 및
    상기 와이어 컨택들에 연결되는 본딩 와이어를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 절연막을 식각하는 단계는,
    상기 절연막과 함께 상기 와이어 컨택들을 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 와이어 컨택들을 식각하는 단계는,
    각각의 상기 와이어 컨택들의 최대 길이를 감소시키는 단계를 포함하는 반도체 장치의 제조 방법.
  24. 제21 항에 있어서,
    상기 와이어 컨택들은 상기 절연막에 의해 서로 이격되는 반도체 장치의 제조 방법.
  25. 제21 항에 있어서,
    상기 적층체를 관통하는 셀 플러그를 형성하는 단계, 상기 셀 플러그는 셀 채널막 및 상기 셀 채널막을 둘러싸는 셀 메모리막을 포함하고; 및
    상기 셀 플러그의 상기 셀 메모리막의 상부를 제거하여 상기 셀 채널막을 노출시키는 단계를 더 포함하는 반도체 장치의 제조 방법.
  26. 제21 항에 있어서,
    각각의 상기 도전 패턴들과 전기적으로 연결되는 제1 본딩 패드를 형성하는 단계;
    주변 트랜지스터를 형성하는 단계;
    상기 주변 트랜지스터와 전기적으로 연결되는 제2 본딩 패드를 형성하는 단계; 및
    상기 제1 본딩 패드 및 상기 제2 본딩 패드를 본딩하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  27. 제21 항에 있어서,
    상기 와이어 컨택들을 식각하는 단계는,
    각각의 상기 와이어 컨택들의 상면을 굴곡진 형태로 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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