KR101030765B1 - 반도체 기억 장치, 반도체 기억 장치의 제조 방법, 및 패키지 수지 형성 방법 - Google Patents

반도체 기억 장치, 반도체 기억 장치의 제조 방법, 및 패키지 수지 형성 방법 Download PDF

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Abstract

반도체 기판 위에 형성된 트랜지스터층과, 트랜지스터층의 상방에 형성된 강유전체 커패시터층과, 강유전체 커패시터층의 상방에 형성된 배선층과, 패시베이션막(passivation film)을 구비하는 강유전체 커패시터이다. 또한, 강유전체 커패시터층과 패시베이션막과의 사이에, 수분 및 수소의 하층으로의 투과를 억제하는 배리어막이 적어도 １층 형성되고, 패시베이션막은 노볼락 수지를 함유하는 것을 특징으로 한다.
노볼락 수지, 패시베이션막, 강유전체 커패시터

Description

반도체 기억 장치, 반도체 기억 장치의 제조 방법, 및 패키지 수지 형성 방법{SEMICONDUCTOR STORAGE UNIT, PROCESS FOR MANUFACTURING THE SAME, AND METHOD OF FORMING PACKAGE RESIN}
본 발명은, 반도체 기억 장치 및 그 제조 방법에 관한 것이며, 특히 강유전체 커패시터를 갖는 반도체 기억 장치 및 그 제조 방법에 관한 것이며, 더욱 상세하게는, 반도체 기억 장치를 보호하는 최종 패시베이션막(passivation film)의 보호막 형성 기술에 관한 것이다.
근래, 강유전체의 분극 반전을 이용하여 정보를 강유전체 커패시터에 유지하는 강유전체 메모리(FeRAM)의 개발이 진행되고 있다. 강유전체 메모리는, 전원을 끊어도 유지된 정보가 소실하지 않는 불휘발 메모리이며, 고(高)집적도, 고속구동, 고(高)내구성, 저(低)소비전력을 실현할 수 있으므로 특히 주목되고 있다.
강유전체 커패시터를 구성하는 강유전체막의 재료로서는, 잔류 분극량이 큰, 10∼30μC/cm2 정도의 PZT(Pb(Zr,Ti)O3)막, SBT(SrBi2Ta2O9)막 등의 페로브스카이트 결정 구조를 갖는 강유전체 산화물이 주로 사용되고 있다. 이와 같은 강유전체막은, 종래로부터, 실리콘 산화막 등의 물과의 친화성이 높은 층간 절연막을 거쳐 외 부로부터 침입한 수분에 의해 강유전체의 특성이 열화함이 알려져 있다. 즉, 침입한 수분이, 층간 절연막이나 메탈 배선 성막시의 고온 프로세스 중에서 수소와 산소로 분해하고 수소가 강유전체막 중에 침입한다. 그러면, 수소는 강유전체막의 산소와 반응하여 강유전체막에 산소 결함이 형성되어 결정성이 저하한다. 또한, 강유전체 메모리의 장기간의 사용에 의해서도 같은 현상이 발생한다. 그 결과, 강유전체막의 잔류 분극량이나 유전율이 저하하는 등의 강유전체 커패시터의 성능 열화가 발생한다. 또한, 강유전체 커패시터에 한하지 않고, 트랜지스터 등의 성능이 열화하는 경우가 있다.
이와 같은 열화에 대응하기 위해서, 종래로부터 수소·수분의 침입을 방지하는 산화알루미늄(Al2O3)을 사용하여 왔다. 예를 들면, 강유전체 커패시터를 감싸도록 산화알루미늄을 형성하여, 강유전체 내부에 수소·수분이 침입하지 않도록 보호하였다. 또한, 제1 배선의 상부(직상)에 산화알루미늄을 형성하여, 반도체 소자 상부로부터 침입하는 물·수소가, 하층으로 더 침투하지 않도록 배리어막으로서 이용하고 있었다. 여기서, 제1 배선이란, 배선층 중, 가장 하층 즉, 트랜지스터, 혹은, 강유전체 커패시터의 층에 가장 가까운 배선층을 말한다.
또한 강유전체 커패시터는, 다층 공정에서 고온의 열을 장시간 가하면, 강유전체 특성이 열화함이 알려져 있다. 이 고온의 열을 장시간 가하는 공정으로서, 최종 패시베이션막인 폴리이미드의 형성 공정이 있다. 이 공정에서는, 종래는, 예를 들면, 온도가 섭씨 310∼350도, 베이킹 시간 60분 정도의 처리를 행하고 있다. 그러나, 폴리이미드 형성시에 발생하는 열·수소·수분의 영향에 의해, 강유전체 특성이 열화한다. 이 때문에, 패드 전극을 포함하는 최상위의 배선층과 그 배선층보다 하층에 있는 배선층과의 사이에 평탄한 산화알루미늄의 막(알루미나막)을 배치하는 것이 제안되었다. 이 알루미나막에 의해 폴리이미드로부터 발생하는 수소 또한 수분이 반도체 소자 중에 들어가는 것을 차단하고 있었다.
특허문헌1 : 일본 특개2006-66906호 공보
특허문헌2 : 일본 특허3029316호 공보
[발명의 개시]
[발명이 해결하고자 하는 과제]
그러나, 종래의 기술에서는, 패시베이션막에 함유되는 폴리이미드의 열처리시에 생기는 열의 영향을 완화할 수 없기 때문에, 강유전체 커패시터 특성이 열화한다는 문제가 완전히 해소되는 것은 아니다. 이 열화 정도는, 수소·수분의 영향과 비교하면 작다. 그러나, 열의 영향에 의해, 예를 들면 강유전체 특성에 히스테리시스(hysteresis) 성분(잔류 분극 성분)이 감소한다는 문제가 더해진다.
그래서, 이 문제를 회피하기 위해서, 예를 들면, 폴리이미드의 큐어(cure) 온도를 섭씨 230도까지 내린 실험을 행했지만, 폴리이미드의 이미드화율(가교율)이 충분하지 않고 막의 신뢰성이 저하하는 경우가 있었다. 또한, 폴리이미드와 패키지 수지의 밀착성이 저하하여, 폴리이미드와 패키지 수지의 계면에서 막벗겨짐이 생기는 경우도 있었다.
본 발명의 목적은, 반도체 기억 장치에서, 열에 의한 기억 특성의 열화를 저 감함과 함께, 신뢰성이 높은 패시베이션막을 형성하는 기술을 제공하는 것에 있다.
[과제를 해결하기 위한 수단]
상기 과제를 해결하기 위해서, 본 발명은 이루어졌다. 즉, 본 발명은, 반도체 기판 위에 형성된 트랜지스터층과, 트랜지스터층의 상방에 형성된 강유전체 커패시터층과, 강유전체 커패시터층의 상방에 형성된 배선층과, 패시베이션막을 구비하는 반도체 기억 장치이다. 본 발명에서는, 또한, 강유전체 커패시터층과 상기 패시베이션막과의 사이에, 수분 및 수소의 하층으로의 투과를 억제하는 배리어막이 적어도 1층 형성되고, 패시베이션막은 노볼락 수지를 함유하는 것을 특징으로 한다.
노볼락 수지는, 종래의 패시베이션막보다도 저온에서 열처리해도, 충분한 신뢰성을 확보 가능하다. 따라서, 패시베이션막의 신뢰성을 유지, 확보하는 데다, 열에 의한 강유전체 커패시터 특성의 열화를 억제할 수 있다.
[발명의 효과]
본 발명에 의하면, 반도체 기억 장치에서, 열에 의한 기억 특성의 열화를 저감함과 함께, 신뢰성이 높은 패시베이션막을 형성할 수 있다.
[도 1A] 본 발명의 실시 형태의 공정에 의해 제조되는 강유전체 메모리의 구조의 개략을 나타내는 도면이다.
[도 1B] 본 발명의 실시 형태의 공정에 의해 제조되는 다른 강유전체 메모리의 구조의 개략을 나타내는 도면이다.
[도 2A] 트랜지스터를 형성하는 공정을 나타내는 도면이다.
[도 2B] 층간 절연막의 형성 공정을 나타내는 도면이다.
[도 2C] 알루미나막 형성 공정을 나타내는 도면이다.
[도 3A] 강유전체 커패시터의 성막 공정을 나타내는 도면이다.
[도 3B] 강유전체 커패시터의 패턴 형성 공정을 나타내는 도면이다.
[도 4A] 층간 절연막 형성 공정을 나타내는 도면이다.
[도 4B] 강유전체 커패시터의 확대도이다.
[도 5] 플러그 형성 공정을 나타내는 도면이다.
[도 6A] 커패시터에의 콘택트 형성 공정을 나타내는 도면(그 1)이다.
[도 6B] 커패시터에의 콘택트 형성 공정을 나타내는 도면(그 2)이다.
[도 7A] 제1 배선층의 형성 공정을 나타내는 도면이다.
[도 7B] 제2 배선층의 형성 공정을 나타내는 도면이다.
[도 8] 제1 배선층의 알루미나막 형성 공정을 나타내는 도면이다.
[도 9] 층간 절연막 및 평탄한 알루미나막의 형성 공정을 나타내는 도면이다.
[도 10] 제3 배선층 위의 질화막 형성 공정을 나타내는 도면이다.
[도 11A] 노볼락 수지막 형성 공정을 나타내는 평면도이다.
[도 11B] 노볼락 수지막 형성 공정을 나타내는 단면도이다.
[도 12] 산소 배리어막 형성 공정을 나타내는 도면이다.
[도 13A] 산소 배리어막 에칭 후, 레지스트를 제거 후의 구성을 나타내는 평 면도이다.
[도 13B] 산소 배리어막 에칭 후, 레지스트를 제거 후의 구성을 나타내는 단면도이다.
[도 14] PT 시험 후의 금속막 형성 공정을 나타내는 도면이다.
[도 15A] 금속막의 에칭 후의 형상을 나타내는 평면도이다.
[도 15B] 금속막의 에칭 후의 형상을 나타내는 단면도이다.
[도 16A] 금속 범프 형성 공정을 나타내는 도면이다.
[도 16B] 변형예에서의 금속 범프 형성 공정을 나타내는 도면이다.
[도 17] 강유전체 메모리의 제조 공정의 개요를 나타내는 도면이다.
[도 18] 프로브 테스트 이후의 공정을 나타내는 도면이다.
[도 19] 본 발명의 제2 실시 형태에 따른 강유전체 메모리, 및 그 제조 공정의 개요를 나타내는 도면이다.
[도 20] 본 발명의 제3 실시 형태에 따른 강유전체 메모리, 및 그 제조 공정의 개요를 나타내는 도면이다.
[도 21] 본 발명의 제3 실시 형태에서, 금속 범프를 형성하는 공정을 나타내는 도면이다.
[도 22] 본 발명의 제4 실시 형태에 따른 강유전체 메모리의 제조 공정을 나타내는 도면이다.
[발명을 실시하기 위한 최량의 형태]
《실시 형태의 골자》
이하, 도면을 참조하여 본 발명의 실시 형태에 따른 강유전체 메모리(이하, FeRAM이라 한다), 및 그 제조 공정을 설명한다. 이 제조 공정에서는, FeRAM 디바이스의 제조시에, 폴리이미드 대신에 노볼락 수지를 형성하여, 폴리이미드·패시베이션막의 대용으로 한다. 노볼락 수지를 주성분으로 하는 패시베이션막은, 폴리이미드보다도 저온의 열처리로 가교가 진행하기 때문에(통상, 섭씨 200도∼230도), FeRAM의 제조에 있어서 유리하게 된다.
단, 노볼락 수지에 의해 패시베이션막을 형성한 경우에 하기의 문제를 발생시킴이 알려져 왔다. 기본적으로는, 노볼락 수지에 의해 패시베이션막을 형성한 후에, 산소 분위기 중에서 고온 상태로 한 경우, 수지의 결합이 끊어져 버리는 점이 문제이다. 또한, 산소 분위기가 아니어도, 더 고온, 예를 들면, FeRAM이 섭씨 300도 정도 이상이 되는 열을 가하면, 수지의 결합이 끊어져 버리는 점이 문제이다.
(1) 노볼락 수지를 주성분으로 하여 형성한 패시베이션막은, 이 후, 산소 분위기에 노출됨으로써 막 강도가 열화함이 판명되었다.
(2) 제조 공정에서 강유전체 커패시터에 대해서는, 리텐션 시험(데이터가 올바르게 기록·판독 가능한지 확인하는 시험)을 수회 행한다. 이 때, 부하로서 섭씨 200도에서 4시간의 열에이징 처리를 행한다. 이 때, 공기 분위기에 함유되는 산소의 영향으로, 노볼락 수지의 패시베이션막이 열화한다.
(3) 시험 후, FeRAM 디바이스는, 다이싱 처리되어, 1팁별로 패키지 수지로 감싸진다. 이 때, 패키지의 금형을 가열할 때, 공기 분위기에 노출되기 때문에, 막 강도 가 열화한다.
상기와 같이, 노볼락 수지를 사용하여 패시베이션막을 형성하면, 새로운 문제가 복수 발생해 버려, 장기 신뢰성이 저하해 버리는 문제를 발생시키고 있었다.
그래서 본 발명에서는 상기 문제점을 해결하기 위해서, 노볼락 수지를 주성분으로 하는 패시베이션막을 사용하면서, 충분한 강유전체 커패시터 특성을 유지할 수 있는 구조, 제조 플로우 및 제조 수단을 제공하는 것을 목적으로 한다.
즉, 본 제조 방법은, 강유전체 커패시터를 갖고, 배선층의 상방에 형성된 패시베이션막을 형성한 반도체 장치에서, 평탄한 수소·수분 배리어막이 강유전체 커패시터 위로부터 패시베이션막사이에 1층 형성되어 있고, 또한, 노볼락 수지로 이루어지는 패시베이션막을 갖는 구조로 한다.
도 1A에, 이 공정에 의해 제조되는 FeRAM의 구조의 개략을 나타낸다. 이 FeRAM는, LOCOS(LoCal Oxidation of Silicon) 공정에서 형성된 소자 분리 영역, 웰(도 1A에서는 P-well이 예시), 소스, 드레인, 및 게이트 등을 포함하는 트랜지스터층과, 트랜지스터층의 상층의 강유전체 커패시터와, 강유전체 커패시터 상층의 배선층(M1L, M2L, 및 M3L)과, 최하층의 배선층(M1L)을 피복하는 알루미나막(도 1A에서는 ALO 20nm로 표시)과, 배선층(M1L) 위의 층간막(SIO)의 상층에 형성된 적어도 1층의 평탄한 알루미나막(도 1A에서는 ALO 50nm로 표시)과, 최상층의 배선층(M3L)과 동일한 층에 형성된 패드 전극(도 1A에서는 PAD로 표시)과, 배선층(M3L)의 상층을 피복하는 질화막(P-SIN)과, 최표면에 있어, 질화막(P-SIN)을 피복하는 패시베이션막을 갖는다. 여기서, 최표면의 패시베이션막은, 노볼락 수지를 주성분 으로 한 수지이다. 수지 비율은 노볼락 수지 50퍼센트 이상이며, 큐어 온도로서는 섭씨 200도 이하, 바람직하게는, 섭씨 170도∼섭씨 190도에서 열처리가 된다.
또한, 적어도 1층 마련된 평탄한 알루미나막은, 수소·수분 배리어막으로서 기능한다. 수소·수분 배리어막을 형성하는 것은 이하의 이유에 의한다. 즉, 노볼락 수지의 열처리 중에 알코올이 발생한다. 알코올은, 분자 구조가 크다고는 해도, 반도체 소자 내부로 침투한다. 또한, 알코올이 분해되면, 수분·수소가 발생한다. 알코올 중의 수소, 수분 중의 수소, 혹은, 이들이 분해되었을 때에 발생하는 수소에 의해 강유전체막을 구성하는 PZT가 환원된다. 즉, 강유전체 커패시터의 주위에 수소기를 갖는 물질이 존재하고, 또한 고온이 되면, PZT의 환원 작용이 촉진한다. 그래서, 이와 같은 환원 작용을 저감하기 위해서, 최저로도 평탄한 수소·수분 배리어막이 1층 필요하다. 한편, 노볼락 수지는, 저온 영역에서 가교 반응하기 때문에, 상기 공정에 의하면, 강유전체 커패시터에 열데미지가 가해지지 않는다. 따라서, 본 공정에 의하면, 알코올, 수분, 수소 등의 침입을 억제한 데다, 강유전체 커패시터에의 열의 영향을 저감할 수 있다.
도 1B는, FeRAM의 구조의 다른 예를 나타낸다. 도 1B에서는, 최표면의 패시베이션막이 산소 배리어막으로 피복되어 있다. 이 구성은, 이하의 목적을 위해서이다. 즉, 산소가 존재하는 분위기 중에서 섭씨 100도 이상의 열을 가하면, 노볼락 수지의 수지 결합이 끊어진다. 그래서, 노볼락 수지가 산소 분위기에 노출되는 것을 방지하기 위해서, 노볼락 수지 형성 후에, 산소 배리어막을 형성한다.
그러나, 산소가 없는 상태에서도 섭씨 300도의 상태로 하면 노볼락 수지의 수지 결합이 끊어짐을 알 수 있었다. 그 경우, 열에 의한 결합 파괴는, 섭씨 280도 정도로부터 일어날 수 있다. 이 때문에, 바람직하게는 노볼락 수지로 패시베이션막을 형성한 후는 섭씨 280도 이상이 되지 않도록 제어한다.
이상과 같은 공정으로 함으로써, 노볼락 수지를 주성분으로 하는 패시베이션막을 사용하면서, 충분한 강유전체 커패시터 특성을 유지할 수 있게 된다.
본 공정에 의하면, 과도한 수소·수분 배리어막을 형성하지 않고도 강유전체 특성의 열화를 억제할 수 있다. 또한, 저온 열처리에 의해 패시베이션막을 형성할 수 있기 때문에, 잠재적인 강유전체 특성의 열화를 막고, 리텐션 불량이 개선된다. 또한, 노볼락 수지를 패시베이션막에 사용함으로써 새롭게 발생한 상기 문제점을 극복하여, 강유전체 커패시터의 장기 신뢰성을 향상시킬 수 있다.
《제1 실시 형태》
도 17 및 도 18에, 본 발명의 제1 실시 형태에 따른 FeRAM의 제조 공정의 개요를 나타낸다. 도 17은, 패드 전극의 개구를 형성할 때까지의 공정을 나타내는 플로우 챠트이다. 우선, 반도체 기판(웨이퍼라고도 한다)에, 트랜지스터층이 형성된다(S1).
다음으로, 층간 절연막이 형성된다(S2). 그리고, 강유전체 커패시터가 형성된다. 강유전체 커패시터는, 하부 전극(예를 들면, Pt), 유전체막(예를 들면, PZT), 상부 전극(예를 들면, IrO2)을 포함한다. 또한, 강유전체 커패시터를 피복하는 수소·수분 배리어막(Al2O3)을 형성한다(S3).
다음으로, 강유전체 커패시터의 상층에 층간 절연막을 형성하고, 또한 그 상층의 배선층에 접속하는 텅스텐의 플러그층을 형성한다(S4). 또한 플러그층에 접속하는 제1 배선층을 형성한다. 제1 배선층은, 예를 들면, Al-Cu로, 홈부에 메워넣기 형성한다. 그리고, 제1 배선층의 상층에 Al2O3로, 수소 및 수분의 침입을 저지하는 배리어막을 형성한다(S5).
다음으로, 제1 배선층의 상층의 층간 절연막을 형성하고, 평탄화한다. 또한, 수소 및 수분의 침입을 저지하는 평탄한 배리어막을 Al2O3로 형성한다(S6). 그 후, S4∼S6의 공정을 필요한 배선층분만큼 반복한다. 그리고, 최상위의 절연막 및 플러그층을 형성하고, 플러그층에 접속하는 패드 전극을 형성한다(S7).
다음으로, 패드 전극을 피복하는 산화막을 형성한다(S8). 또한, 질화막SiN를 형성한다(S9). 그리고, 레지스트 패턴에 의해, 패드 전극의 상부에 개구를 형성한다(S10). 또한, 패드 전극 위에 형성되어 있는, 산화막, 질화막을 에칭한다(S11). 이에 의해, 패드 전극의 표면이 노출한다.
다음으로, 노볼락 수지로 패시베이션막을 형성한다(S12). 또한, 섭씨 200도 이하, 예를 들면, 섭씨 170도∼190도 사이의 온도에서 40분 정도 가열로로 큐어(열처리)한다(S13). 큐어시의 가열로내의 분위기는 어느 것도 질소 분위기(혹은 불활성 가스 분위기)로 설정한다.
도 18은, 패드 전극의 개구 형성 후, 프라이머리·테스트 : Primary Test(이하, PT 시험이라 한다) 공정으로부터 패키지 후의 최종 동작 체크 공정까지를 나타 내는 플로우 챠트이다. 도 18에 있어서, 기호A로 표시된 공정이, 프로브 테스트에 상당한다.
여기서는, 우선, 패드 전극에 프로브가 접촉되어, PT1 시험으로서, 패드 전극을 통한 입출력 동작이 체크된다. 그리고, 제1 회째의 데이터 기입이 이루어진다(S17A).
초기 시험인 PT1 시험에서는, 웨이퍼 척의 스테이지 온도를 90℃로 승온하여 PT1 시험을 실시한다. 이것은 상온보다 가혹한 조건에서 시험하기 위해서이다.
PT1 시험을 극히 간단하게 설명하면, 우선, 전원 전압을 가하여 회로가 올바르게 응답하는지 확인한다. 다음으로, 예를 들면 전원 전압 동작 범위의 복수점에서 동작 확인 등을 행한다. 다음으로 여러가지 테스트 패턴을 실시하여, 이 회로는 틀림없이 동작함이 확인된 후, 마지막으로 데이터를 기입한다.
다음으로 FRAM는, 불휘발성 메모리이기 때문에, 한 번 기입된 데이터를 올바르게 판독할 수 있는지, 혹은 기입할 수 있는지의 시험을, PT2 시험, PT3 시험으로 행하게 된다.
다음으로, 프로브를 떼어내고, 질소 가스(또는 아르곤 가스 등의 불활성 가스) 분위기가 충만된 가열로에 반도체 기판이 도입되어, 가열에 의한 에이징 시험이 실시된다(S17B). 노볼락 수지를 패시베이션막으로 한 경우, 공기 분위기 중에서 에이징하면, 최표면의 노볼락 수지가 열화하기 때문이다. 에이징 시험은, 예를 들면, 섭씨 200도의 상태가 4시간 정도 유지되는 것에 의한다.
그 후, 반도체 기판이 가열로로부터 취출되고, PT2 시험이 실행된다. 즉, 패드 전극에 다시 프로브가 접촉되어, 데이터 판독, 및 제2 회째의 데이터 기입이 이루어진다(S17C).
그리고, 프로브를 떼어내고, 제2 회째의 에이징 시험이 실시된다(S17D). 에이징 시험의 조건은, 제1 회째와 같다. 그 후, 반도체 기판이 가열로로부터 취출되고, PT3 시험이 실행된다. 즉, 패드 전극에 다시 프로브가 접촉되어, 데이터 판독, 및 제3 회째의 데이터 기입이 이루어진다. 이와 같이 하여, 패드 전극을 통한 강유전체 커패시터의 동작이 체크된다(S17E).
다음으로, 팁이 다이싱된다(S31). 그리고, 다이싱에 의해 잘라낸 팁이 각각 패키지 수지에 의해 밀봉된다(S32). 이 때, 노볼락 수지를 패시베이션막으로 함유하는 팁의 경우, 공기 분위기 중에서 가열하면, 최표면의 노볼락 수지가 열화한다. 특히, 패키지 수지의 금형의 온도가 섭씨 100도 이상일 때, 노볼락 수지가 열화하기 쉽다. 따라서, 질소 분위기, 혹은 아르곤 분위기를 패키지의 금형에 유입하면서 패키지 수지를 형성한다.
다음으로, 패키지 수지를 건조한다(S33). 이 때에는, 노볼락 수지가 공기 중의 산소와 직접 닿지 않으므로, 팁 최표면의 노볼락 수지는 열화하지 않는다. 단, 노볼락 수지가 산소에 노출되지 않는 경우라도, 건조 온도는 섭씨 280도 이하로 한다. 고온 하에서의 노볼락 수지의 열화 및 강유전체의 열화를 억제하기 위해서이다.
그리고, FeRAM팁의 최종 동작 체크가 이루어진다(S34).
[실시예1]
이하, 도 2A-도 16B에 의거하여, 본 발명의 제1 실시예를 설명한다. 도 2A는, FeRAM 디바이스의 최하층에 구성하는 트랜지스터를 형성하는 공정을 나타내는 도면이다. 우선, 실리콘 등의 반도체 기판(10) 위에, 소자 영역을 획정하는 소자 분리 영역(12)을 형성한다. 다음으로, 소자 분리 영역(12)이 형성된 반도체 기판(10) 내에는, 불순물의 주입에 의해 웰(13)을 형성한다. 웰(13)이 형성된 반도체 기판(10) 위에는, 도시하지 않는 게이트 절연막을 거쳐 게이트 전극(15)을 형성한다. 또한, 게이트 전극(15)의 측벽 부분에는, 사이드월 절연막(16)이 형성되어 있다. 사이드월 절연막(16)이 형성된 게이트 전극(15)의 양측에는, 소스/드레인 확산층(17)이 형성되어 있다.
도 2B에 층간 절연막의 형성 공정을 나타낸다. 여기서는, 트랜지스터가 형성된 반도체 기판 위에, CVD(Chemical Vapor Deposition)에 의한 층간 절연막 P(플라스마)-SION(산화질화실리콘) 200nm가 형성되어 있다. 또한, P-SION막 위에는, CVD에 의한 P-TEOS(tetraethoxysilane)-NSG(nondoped silicate glass)막 600nm가 형성되어 있다. 그 후, CMP(Chemical Mechanical Polishing) 처리에 의해, P-TEOS-NSG막을 200nm 정도 연마하여, 표면을 평탄하게 하고 있다.
도 2C에, Al2O3막 형성 공정을 나타낸다. 여기서는, P-TEOS-NSG막 위에, 예를 들면 CVD에 의한, P-TE0S-NGS막을 100nm 형성한다. 그리고, P-TEOS-NSG막의 탈수 처리를 위해, 예를 들면 섭씨 650도, N2 유량 1리터/분, 30분 정도의 탈수 처리를 행한다. 또한, P-TEOS-NSG막 위에, 예를 들면 PVD(Physical Vapor Deposition) 에 의한, Al2O3막(알루미나막, 도 2C에서 ALO FILM으로 표시한다)을 20nm 형성한다. 그리고, Al2O3막 형성 후, 예를 들면 RTA(Rapid Thermal Anneal) 장치에 의한 섭씨 650도, O2 유량 1리터/분, 60초 정도의 열처리를 행한다.
도 3A에, 강유전체 커패시터의 성막 공정을 나타낸다. 여기서는, Al2O3막 위에, 예를 들면 PVD에 의한 Pt막을 155nm 하부 전극으로 하여 형성한다.
Pt막을 형성한 위에, 예를 들면 PVD에 의한, PZT(티탄산지르콘산납)막을 150-200nm 형성한다. PZT막을 형성한 후, 예를 들면 RTA(Rapid Thermal Annealing)에 의한 어닐링 처리를 행한다. 어닐링 조건은, 예를 들면, 섭씨 585도, O2 유량 0.025리터/분, 90초이다.
다음으로, PZT막 위에, 상부 전극으로서, 예를 들면 PVD에 의한 IrO2(산화이리듐)막을 50nm 형성한다. IrO2막을 형성한 후, 예를 들면 RTA에 의한 어닐링 처리를 행한다. 어닐링 조건은, 예를 들면, 섭씨 725도, O2 유량 0.025리터/분, 20초이다. 다음으로, IrO2막 위에 다시, 예를 들면 PVD에 의한 IrO2막을 200nm 형성한다.
도 3B에 강유전체 커패시터의 패턴 형성 공정을 나타낸다. 여기서는, 상부 전극의 패턴(1)을 형성하기 위해서, 포토레지스트에 의한 패턴을 형성하여, IrO2막을 에칭한다.
그리고, PZT막의 회복 어닐링을 위해서, 예를 들면 종형로에 의한 열처리를 행한다. 열처리 조건은, 통상은, 예를 들면, 섭씨 650도, O2 유량 20리터/분, 60분이다.
그리고, 강유전체 커패시터의 패턴(2)을 형성하기 위해서, 포토레지스트를 형성하여, PZT막을 에칭한다.
또한, PZT막의 회복 어닐링을 위해서, 예를 들면 종형로에 의한 열처리를 행한다. 열처리 조건은, 예를 들면, 350℃, O2 유량 20리터/분, 60분이다.
그 후, PZT막의 보호를 위해서 웨이퍼 전면에, 예를 들면 PVD에 의한, Al2O3막을 50nm 형성한다(도시하지 않는다). Al2O3막 형성 후, 예를 들면 종형로에 의한 열처리를 행한다. 열처리 조건은, 예를 들면, 섭씨 550도, O2 유량 20리터/분, 60분이다.
도 4A에 층간 절연막 형성 공정을 나타낸다. 여기서는, 하부 전극의 패턴(3)을 형성하기 위해서, 포토레지스트에 의한 패턴을 형성하여, Pt막을 에칭한다.
다음으로, PZT막의 회복 어닐링을 위해서, 예를 들면 종형로에 의한 열처리를 행한다. 열처리 조건은, 예를 들면, 표준으로는, 섭씨 650도, O2 유량 20리터/분, 60분이다.
그 후, 강유전체 커패시터의 보호를 위해서 웨이퍼 전면에, 예를 들면 PVD에 의한, Al2O3막을 20nm 형성한다(도시하지 않는다). Al2O3막 형성 후, 예를 들면 종 형로에 의한 열처리를 행한다. 열처리 조건은, 섭씨 550도, O2 유량 20리터/분, 60초이다.
다음으로, 강유전체 커패시터를 완전히 덮도록, 예를 들면 CVD에 의해, P-TEOS-NSG막을 1500nm 형성한다. P-TEOS-NSG막을 형성 후, CMP 처리에 의해 표면을 평탄화한다.
도 4B에, 강유전체 커패시터(도 4A의 점선원(C1) 부분)의 확대도를 나타낸다. 강유전체 커패시터는, Al2O3막 위에 형성된 하부 전극과, 하부 전극상의 강유전체(PZT)와, 상부 전극을 갖고 있다. 또한, 하부 전극(패턴(3)) 및 강유전체(패턴(2))의 측면 및 상부 전극(패턴(1))의 측면, 상면이 Al2O3막으로 피복되어 있다.
도 5(15)에 플러그(벌크 콘택트) 형성 공정을 나타낸다. 여기서는, P-TEOS-NSG의 표면을 질화하기 위해서, 예를 들면 CVD 장치로 플라스마 어닐링을 행한다. 열처리 조건은, N2O 플라스마로 섭씨 350도, 2분이다. 또한, 벌크 콘택트를 형성하기 위해서, 레지스트 패턴을 형성하여, 층간 절연막을 에칭한다.
도 6A, 도 6B에 커패시터와의 콘택트 형성 공정을 나타낸다. 여기서는, 벌크 콘택트의 배리어 메탈을 형성하기 위해서, 웨이퍼 전면에 예를 들면 PVD에 의해, Ti 20nm+TiN 50nm 형성한다(도시하지 않는다). 그리고, 배리어 메탈을 형성한 후, 예를 들면 CVD에 의해, W막을 500nm 형성한다. 또한, 벌크 콘택트 이외의 W막을 제거하기 위해서, 예를 들면 CMP 처리에 의해 W막을 연마한다. 다음으로, P-TEOS-NSG의 표면을 질화하기 위해서, 예를 들면 CVD 장치로 플라스마 어닐링을 행 한다. 열처리 조건은, 예를 들면, N2O 플라스마 분위기로 섭씨 350도, 2분이다. 또한, P-TEOS-NSG 위에, 예를 들면 CVD에 의해, P-SION막을 100nm 형성한다.
다음으로, 상부 전극과 하부 전극의 콘택트를 형성하기 위해서, P-SION막 위에 레지스트 패턴을 형성한다(도시하지 않는다). 그리고, 도 6B에 나타내는 바와 같이, 레지스트 패턴을 마스크로 하여, 상부 전극과 하부 전극의 콘택트홀을 에칭에 의해 형성한다. 또한, PZT막의 회복 어닐링을 위해서, 예를 들면 종형로에 의한 열처리를 행한다. 열처리 조건은, 예를 들면, 섭씨 500도, O2 유량 20리터/분, 60분이다.
도 7A, 도 7B에 제1 배선층의 형성 공정을 나타낸다. 여기서는, P-SION막을 제거하기 위해서, 예를 들면 에칭 처리에 의해 P-SION막을 전면 에칭백한다.
다음으로, 도 7B에 나타내는 바와 같이, 제1 배선층을 형성하기 위해서, 예를 들면 PVD에 의해, TiN 150nm+Al-Cu 550nm+Ti 5nm+TiN 150nm의 적층막을 형성한다.
단, 도 7B에서는, 적층막은 생략하고, 상기 적층막을 제1 배선층(L1)(패턴 미형성)으로 하여 도시하고 있다.
도 8에 제1 배선층의 Al2O3막 형성 공정을 나타낸다. 여기서는, 제1 배선층(L1)의 패턴을 형성하기 위해서, 레지스트 패턴을 형성하고, 레지스트 패턴을 마스크로 하여 제1 배선층을 에칭한다. 또한, 제1 배선층(L1)의 패턴을 형성한 후, 예를 들면 종형로로, 섭씨 350도, N2 유량 20리터/분, 30분의 열처리를 행한다. 또 한, 제1 배선층과 P-TEOS막 위에, 예를 들면 PVD에 의해, Al2O3막을 20nm 형성한다. Al2O3막은, 수소·수분에 대한 배리어막으로서 기능한다.
도 9에 층간 절연막 및 평탄한 Al2O3막의 형성 공정을 나타낸다. 여기서는, Al2O3막 위에, 예를 들면 CVD에 의해, P-TEOS-NSG막을 2600nm 형성하고, 전체를 평탄화하기 위해서, 예를 들면 CMP 처리에 의해, P-TEOS-NSG막을 연마하여, 웨이퍼 표면을 평탄화한다.
또한, P-TEOS-NSG의 표면을 질화하기 위해서, 예를 들면 CVD 장치로 플라스마 어닐링을 행한다. 어닐링 조건은, 예를 들면, N2O 플라스마 분위기로, 섭씨 350도, 4분이다. 그리고, 다시, 예를 들면 CVD에 의해, P-TEOS-NSG막을 100nm 형성한다.
또한, P-TEOS-NSG막 위에, 예를 들면 PVD에 의해, Al2O3막을 50nm 형성한다. Al2O3막 위에, 예를 들면 CVD에 의해, P-TEOS-NSG막을 100nm 형성한다. P-TEOS-NSG의 표면을 질화하기 위해서, 예를 들면 CVD 장치로 플라스마 어닐링을 행한다. 어닐링 조건은, N2O 플라스마 분위기 중에서, 섭씨 350도, 2분이다.
이하, 마찬가지로, 플러그(층간의 콘택트홀) 형성 공정, 제2 배선층 형성 공정, 층간막 및 Al2O3 형성 공정, 플러그 형성 공정, 제3 배선층 형성 공정을 거쳐, 제3 배선층의 배선 패턴 및 그 배선 패턴에 접속되는 패드 전극이 형성된다. 또 한, 그 상층에 도 10에 나타내는 질화막(P-SIN)이 형성된다.
보다 상세하게는, 우선, 제3 배선층(L3) 위에 패시베이션막으로서, 예를 들면 CVD에 의해, P-TEOS-NSG막을 100nm 형성한다. 또한, P-TEOS-NSG의 표면을 질화하기 위해서, 예를 들면 CVD 장치로 플라스마 어닐링을 행한다. 어닐링 조건은, 예를 들면, N2O 플라스마 분위기 중에서, 섭씨 350도, 2분이다. 또한, P-TEOS-NSG막 위에 패시베이션막으로서, 예를 들면 CVD에 의해, P(플라스마)-SIN(질화실리콘)막을 350nm 형성한다.
도 11A 및 도 11B에, 노볼락 수지막 형성 공정을 나타낸다. 여기서, 도 11A는, 노볼락 수지막 형성의 기판을 상방에서 본 평면도이며, 도 11B는, 그 때의 단면도이다.
패드부를 형성하기 위해서, P-SIN막 위에 레지스트 패턴을 형성한다. 그리고, 레지스트 패턴을 마스크로 하여, PAD부를 에칭한다. 에칭은, P-TEOS-NSG막과 P-SIN막을 에칭하고, 제3 배선의 적층막의 상부 TiN막 150nm도 동시에 에칭한다.
패드부를 형성한 후, 보호막으로서 감광성 노볼락 수지를 도포하여, 패드부 이외를 보호하도록 형성한다. 노볼락 수지의 형성 후, 예를 들면 횡형로(본 발명의 가열로에 상당한다)로 열처리를 행하고, 섭씨 180도, N2 유량 100리터/분, 40분의 처리를 행하여, 노볼락 수지를 경화시킨다. 이 노볼락 수지의 막을 커버막(완충재막·디바이스 보호막)이라고도 한다. 이 경우에, 본 실시 형태에서는 노볼락 수지는, 레지스트 기능을 갖고 있다. 예를 들면, 이 노볼락 수지는, 수지 도포 후 에는, 현상액에 대해 불가용의 특성을 갖고 있다. 이 노볼락 수지를 도포 후, 노광광을 조사하면, 노볼락 수지(사실은 용액)에 함유되는 감광제가 분해하여, 분해한 감광제가 노볼락 수지의 현상액에 대한 불가용 특성을 소실시킨다. 따라서, 노볼락 수지를 도포한 후, 노광광에 조사된 부위는, 현상액에 가용이 된다.
노볼락 수지의 보호막 형성의 수순은 이하와 같다. 즉,
(1) 노볼락 수지 도포, (2) 프리베이킹(저온 큐어), (3) 노광 처리, (4) 포스트베이킹(저온 큐어), (5) 현상 처리, (6) 탈수 베이킹(저온 큐어), (7) 노볼락 수지의 가교(본큐어)
을 실행한다.
즉, 본 실시 형태에서는, 노광 마스크를 거쳐 패드부에 광을 투영하고, 현상액으로 현상함으로써, 노볼락 수지의 개구부를 형성한다.
또, 노볼락 수지가, 감광제를 함유하지 않는 재료로 구성되어 있는 경우, 노볼락 수지의 상층에 레지스트 패턴을 형성하여, 패드부를 개구한다. 그리고, 노볼락 수지를 용해하는 용매로, 레지스트 패턴으로 피복되어 있지 않는 개구부를 제거하면 좋다.
그 후, 시험 공정, 패키지 공정을 거쳐, 강유전체 메모리(FeRAM)팁의 제조가 완료한다.
이상 기술한 바와 같이, 본 실시 형태에 따른 FeRAM의 제조 공정에 의하면, 강유전체 커패시터로부터, 노볼락 수지를 함유하는 패시베이션막까지의 사이에, 적 어도 1층의 평탄한 Al2O3에 의한 수소·산소의 침입을 저지하는 배리어막이 형성된다(도 9의 ALO 참조). 그리고, 종래의 폴리이미드보다 저온의 섭씨 200도 이하에서, 산소가 억제된 질소 분위기 중 또는 Ar 등의 불활성 가스 분위기 중에서, 열처리가 이루어진다. 이 결과, 강유전체에 대한 열의 영향을 저감한 데다, 커버막을 형성할 수 있다. 또한, 열처리를 질소 분위기 중에서 실시하기 때문에, 노볼락 수지의 열화를 저감할 수 있다.
《제2 실시 형태》
도 19에, 제2 실시 형태에 따른 FeRAM, 및 그 제조 공정의 개요를 나타낸다. 상기 제1 실시 형태에서는, 강유전체 커패시터의 상층에 적어도 1층의 수소 및 수분에 대한 배리어막을 형성한 데다, 패시베이션막(커버막)으로서 질소 분위기 중에서, 큐어 온도가 섭씨 200도 이하(전형적으로는 180도)에서, 노볼락 수지의 막을 형성했다. 본 실시 형태에서는, 이 노볼락 수지를 함유하는 패시베이션막의 상층에 산소 배리어막을 더 형성한다. 본 실시 형태의 다른 공정은, 제1 실시 형태와 같다. 그래서, 노볼락 수지 형성까지의 공정의 설명은 생략한다. 따라서, 도 19에 있어서, S13까지의 스텝은, 제1 실시 형태의 경우(도 17)와 같다. 또한, 도 19에서는, S1-S6의 공정은, 생략했다.
즉, 본 실시 형태에서는, 노볼락 수지의 열처리(S13) 후, 산소 배리어막을 형성한다(S14). 그리고, PAD부의 상층에서 개구한 레지스트 패턴을 형성한다(S15). 또한, 에칭 처리에 의해, 패드 전극상의 산소 배리어막을 제거하여, 패 드부를 개구시킨다.
[실시예2]
도 12 및 도 13에 의거하여, 본 발명의 FeRAM, 및 그 제조 공정의 실시예를 설명한다.
도 12에, 노볼락 수지막 형성 후의 산소 배리어막 형성 공정을 나타낸다. 여기서는, 경화시킨 노볼락 수지 위에, 예를 들면 PVD로 ALO, TiOx 등의 산소 배리어막을 스퍼터링한다. 막두께는, 예를 들면, 20nm∼50nm 정도이다. 다음으로, 산소 배리어막 위에 레지스트 패턴을 형성한다. 그리고, 레지스트 패턴을 마스크로 하여, PAD 위에 형성된 ALO, TiOx 등의 산소 배리어막을 제거한다. 또한, 레지스트를 제거한다. 도 13A 및 도 13B에, 레지스트 제거 후의 구성을 평면도와 단면도로 나타낸다.
그 후, 시험 공정, 패키지 공정을 거쳐, 강유전체 메모리(FeRAM)팁의 제조가 완료한다.
이상 기술한 바와 같이, 본 실시 형태에 의하면, 노볼락 수지에 의한 최표면의 패시베이션막(커버막) 형성 후에, 또한, 산소에 대한 배리어막이 형성된다.
《제3 실시 형태》
도 20 및 도 21에, 제3 실시 형태에 따른 FeRAM, 및 그 제조 공정의 개요를 나타낸다. 상기 제1 실시 형태에서는, 노볼락 수지로 커버막을 형성했다. 또한, 제2 실시 형태에서는, 이 노볼락 수지에 의한 커버막의 상층에 산소 배리어막을 더 형성했다. 본 실시 형태에서는, 또한 패드 전극을 통한 시험 공정 후에, 2층의 금 속막을 형성한다. 본 실시 형태의 다른 공정은, 제1 실시 형태 및 제2 실시 형태와 같다.
즉, 본 실시 형태에서는, 패시베이션막에 패드 전극에의 개구가 형성된 FeRAM의 반도체 기판에 대해, PT(프라이머리 테스트) 시험을 실시하고(S17), 또한, 패드 전극에 Ti막과 Pd막을 포함하는 금속막을 형성한다(S18). 그리고, 패드 전극의 상층을 피복하는 레지스트 패턴을 형성하고(S19), 패드 전극의 상층 이외의 금속막을 에칭한다(S20). 도 21은, 또한, 금속 범프를 형성하는 공정(S21)을 나타내고 있다.
이와 같은 공정에 의해, PT 시험으로 프로브가 패드 전극에 접촉되어, 패드 전극이 흠집이 났을 경우라도 수소의 침입을 저감할 수 있다. 즉, Ti막에 의해, Pd막 및 금 범프의 패드 전극에의 밀착성을 향상시킬 수 있다. 또한, Pd막은, 수소 저장 효과가 있다. 패드 전극에 흠집이 있는 경우, 금 범프의 밀착성이 열화하는 가능성이 있지만, Ti막과 Pd막에 의해, 그와 같은 흠집 부분으로부터의 수소의 침입을 저감한다.
[실시예3]
도 14-16B에 의거하여, 본 발명의 FeRAM, 및 그 제조 공정의 실시예3을 설명한다. 도 14에, 패드 전극에 의한 PT 시험 후의 금속막 형성 공정을 나타낸다. PT 시험에서는, 패드 전극에 프로브가 접촉되므로, 패드 전극에 흠집이 형성되는 경우가 있다. 그래서, 본 실시 형태에서는, 시험 공정 후, 패드 전극의 개구부를 함유하는, 팁 전면에, 예를 들면 스퍼터링법으로, 제1 금속막으로서 Ti막을 스퍼터링한다. 또한, 제2 금속막으로서 Pd막을 스퍼터링한다. 그 후 레지스트 패턴을 형성한다. 도 14와 같이, 레지스트 패턴은, 패드부 및 패드부에 개구하는 노볼락 수지, 산소 배리어막의 개구 근방만을 피복한다.
도 15A, 도 15B에 금속막의 에칭 후의 평면도 및 단면도를 나타낸다. 즉, 레지스트 패턴을 마스크로 하여, Ti막과 Pd막을 에칭한다. 이 때, 에치 스토퍼막으로서 산소 배리어막이 에칭된다. 그 때문에, 사전에 두껍께 산소 배리어막을 형성하여 두는 것으로 한다. 이에 의해, 에칭 후도 노볼락 수지 위에는 산소 배리어막이 남는다.
도 16A에 금속 범프 형성 공정을 나타낸다. 금 범프는, 도금 프로세스로, 패드 전극 위에 형성된다. 또, 여기서는, 금 범프를 나타냈지만, 범프는 금 이외의 귀금속이어도 좋다.
Pd막은 수소를 저장하는 특성이 있으므로, 테스트 공정으로 패드 전극에 흠집이 발생했다고 해도, 그 흠집의 개소로부터의 수소의 침입을 저감할 수 있다. 또한, Ti는, 금속의 패드에 전극에의 밀착성을 향상시킨다. 따라서, 패드 전극을 Ti막 및 Pd막으로 피복함으로써, Pd막에 의한 수소 침입 방지 효과를 발휘시킬 수 있다. 또한, 이 구성에 의해 Pd막 및 금속 범프를 패드 전극에 밀착시켜, 수분의 침입도 저감한다.
<변형예>
도 16B에, 제3 실시 형태의 변형예를 나타낸다. 도 16B와 같이, Ti막과 Pd막을 패드 전극의 외륜부를 제외한 모든 영역에 형성해도 좋다. 여기서, 외륜부 란, 패드 전극상의 P-TEOS-NSG막, P-SiN막의 개구 영역에 형성된, 노볼락 수지와 산소 배리어막의 개구부로부터 소정폭의 연취(緣取) 영역을 말한다. 이 외륜부를 제외한 모든 영역에 상기 금속 보호막이 배치한다.
이 경우에는, Ti막과 Pd막의 에칭용의 레지스트 패턴으로서, 외륜부만을 피복하지 않는, 환상으로 절취된 레지스트 패턴을 형성하면 좋다. 즉, 패드 전극부 및 외륜부보다 외측의 FeRAM 셀부, 로직 회로부, 및 기타 주변 회로부를 에칭으로부터 보호하는 레지스트 패턴을 형성하여, 외륜부의 Ti막과 Pd막을 에칭하면 좋다.
이와 같은 구성에 의해, Pd막은 수소를 저장하는 특성이 있으므로, 팁 표면으로부터의 수소의 침입을 저감하여, 궁극적으로는 팁내의 강유전체 커패시터에의 수소의 침입을 저감할 수 있다. 예를 들면, 강유전체 커패시터로부터 최표면의 패시베이션막의 사이에, 평탄한 수소·수분 배리어막을 마련했다고 해도, 평탄한 수소·수분 배리어막의 작은 벗겨짐이 존재하는 경우가 있다. 또한, 층간 절연막 등의 CMP에 의한 평탄화 공정에서의 작은 먼지의 존재에 의해, 수소·수분 배리어막의 밀착성이 열화하는 경우가 있다.
최표면의 패시베이션막 직하의 질화막은, 수분의 침입을 억제하지만, 수소의 침입에 대한 억제 효과가 희박하다. 따라서, 기판 내에 마련한 수소·수분 배리어막의 작은 벗겨짐, 혹은, 밀착성의 열화가 있었던 경우, 시간의 경과와 함께, 서서히 수소가 강유전체 커패시터에 침입하는 가능성이 있다. 그래서, 기판의 최상층을 Ti막과 Pd막으로 보호함으로써, Pd막에서의 수소 저장 효과에 의해, 강유전체 커패시터에의 수소의 침입을 저감할 수 있다.
또한, 이상과 같은 외륜부를 제외한 기판의 거의 전면에 금속막을 피복하는 대신에, 예를 들면, 패드 전극의 개구부와, 강유전체 커패시터의 직상 및 그 주변에 한정하여 금속막을 피복해도 좋다.
《제4 실시 형태》
도 22에 의해, 본 발명의 제4 실시 형태에 따른 FeRAM의 제조 공정을 나타낸다. 본 실시 형태에서는, 팁다이싱 및 패키징의 공정을 나타낸다. 따라서, 도 22에서는, 제1 실시 형태∼제3 실시 형태에서 설명한 전(前)공정은 생략되어 있다.
이 공정에서는, 반도체 기판에 형성된 반도체 장치가 팁별로 다이싱된다(S31).
다음으로, 커트된 반도체 장치의 팁에 패키지 수지가 형성되고, 밀봉 처리가 이루어진다(S32). 노볼락 수지를 패시베이션막으로 한 경우, 공기 분위기 중에서 에이징하면, 최표면의 노볼락 수지가 열화한다. 특히, 패키지 수지의 금형의 온도가 섭씨 100도 이상이면, 산소에 의한 영향이 드러나기 쉽다. 그래서, 질소 분위기, 혹은 아르곤 분위기를 패키지의 금형에 유입하면서 패키지 수지를 형성한다.
다음으로, 패키지 수지를 건조한다(S33). 이 경우, 노볼락 수지가 공기와 직접 닿지 않으므로, 최표면의 노볼락 수지는 열화하지 않는다. 단, 건조 온도는 섭씨 280도 이하에서 행한다. 이에 의해, 열에 의한 노볼락 수지의 열화를 저감할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 과도한 수소·수분 배리어막을 형성하지 않고도 강유전체 특성의 열화를 억제할 수 있다. 또한, 저온 큐어에 의 해 패시베이션막을 형성할 수 있기 때문에, 잠재적인 강유전체 특성 열화를 막고, 리텐션 불량이 개선된다. 또한, 노볼락 수지를 패시베이션막에 사용함으로써, 새롭게 발생한 몇몇 문제점을 모두 극복하여, 강유전체 커패시터의 장기 신뢰성을 향상시킬 수 있다.
《그 밖의 변형예》
상기, 제1 실시 형태∼제4 실시 형태에서는, 강유전체막을 PZT로서 설명했다. 그러나, 강유전체막은, PZT에 한하지 않고, SBT막이어도 좋다. 이것은, 구체적으로는, 예를 들면, PbZr1-XTiXO3막, Pb1-XLaXZr1-YTiYO3막, SrBi2(TaXNb1-X)2O9막, 또는 Bi4Ti2O12막(여기에, X 및 Y는 실수)으로서 기술된다.

Claims (20)

  1. 반도체 기판 위에 형성된 트랜지스터층과,
    상기 트랜지스터층의 상방에 형성된 강유전체 커패시터층과,
    상기 강유전체 커패시터층의 상방에 형성된 배선층과,
    패시베이션막(passivation film)을 구비하고,
    상기 강유전체 커패시터층과 상기 패시베이션막 사이에, 수분 및 수소의 하층으로의 투과를 억제하는 배리어막이 적어도 1층 형성되고, 상기 패시베이션막은 노볼락 수지를 함유하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 노볼락 수지를 함유하는 패시베이션막을 피복하고, 하층으로의 산소의 투과를 억제하는 산소 배리어막을 더 구비하는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 배선층을 외부 회로에 연결하는 패드 전극을 피복하는 금속 보호막을 더 구비하는 반도체 기억 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 배선층을 외부 회로에 연결하는 패드 전극 위에 금속 범프를 더 구비하는 반도체 기억 장치.
  5. 제3항에 있어서,
    상기 금속 보호막은, 상기 배선층을 외부 회로에 연결하는 패드 전극 위에 형성된, 상기 패시베이션막의 개구부로부터 소정폭으로 상기 개구부를 연취(緣取)하는 연취 영역을 제외한 모든 영역에 배치되어 있는 반도체 기억 장치.
  6. 제3항에 있어서,
    상기 금속 보호막은, 2종 이상으로 이루어지는 적층 금속막인 반도체 기억 장치.
  7. 제1항 내지 제3항 또는 제5항 또는 제6항 중 어느 한 항에 있어서,
    상기 노볼락 수지의 형성은, 불활성 가스 분위기 중 또는 질소 분위기 중에서, 큐어(cure) 온도가 섭씨 170도∼190도 사이에서 40분의 열처리로 형성되는 반도체 기억 장치.
  8. 반도체 기판 위에 트랜지스터층을 형성하는 공정과,
    상기 트랜지스터층의 상방에 형성된 강유전체 커패시터층을 형성하는 공정과,
    상기 강유전체 커패시터층의 상방에 배선층을 형성하는 공정과,
    배선층의 상방에 노볼락 수지를 함유하는 패시베이션막을 형성하는 공정을 구비함과 함께,
    상기 강유전체 커패시터층으로부터 상기 노볼락 수지를 함유하는 패시베이션막과의 사이에, 수분 및 수소의 하층으로의 투과를 억제하는 배리어막을 적어도 1층 형성하는 공정을 더 구비하는 반도체 기억 장치의 제조 방법.
  9. 가열로를 질소 가스 분위기 또는 불활성 가스 분위기로 설정하는 공정과,
    노볼락 수지를 함유하는 반도체 기억 장치에 데이터를 기입하는 공정과,
    상기 가열로로 반도체 기억 장치를 가열하는 공정과,
    상기 가열 후에 상기 반도체 기억 장치로부터 데이터를 판독하는 공정을 구비하는 노볼락 수지를 함유하는 반도체 기억 장치의 제조 방법.
  10. 밀폐 공간을 질소 가스 분위기 또는 불활성 가스 분위기로 설정하는 공정과,
    상기 밀폐 공간에서 패키지 금형에 노볼락 수지를 함유하는 패시베이션막을 갖는 반도체 기억 장치를 삽입하는 공정과,
    상기 패키지 금형에 패키지 재료를 공급하는 공정을 구비하는 패키지 수지 형성 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5304647B2 (ja) * 2007-06-28 2013-10-02 富士通セミコンダクター株式会社 熱処理装置、及び半導体装置の製造方法
US9331019B2 (en) * 2012-11-29 2016-05-03 Infineon Technologies Ag Device comprising a ductile layer and method of making the same
CN104051450B (zh) * 2013-03-14 2017-08-01 联发科技股份有限公司 半导体封装
KR20140142032A (ko) * 2013-06-03 2014-12-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9397149B2 (en) * 2013-12-27 2016-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20220046701A (ko) * 2013-12-27 2022-04-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
JP6446258B2 (ja) * 2013-12-27 2018-12-26 株式会社半導体エネルギー研究所 トランジスタ
JP6488124B2 (ja) * 2013-12-27 2019-03-20 株式会社半導体エネルギー研究所 半導体装置
KR102227270B1 (ko) 2016-08-31 2021-03-15 마이크론 테크놀로지, 인크. 강유전 메모리 셀
EP3507807A4 (en) 2016-08-31 2020-04-29 Micron Technology, Inc. DEVICES AND METHOD WITH AND FOR ACCESS TO ITEMS
CN109643570B (zh) 2016-08-31 2023-11-21 美光科技公司 包括铁电存储器且用于操作铁电存储器的装置及方法
JP6737953B2 (ja) 2016-08-31 2020-08-12 マイクロン テクノロジー，インク． 強誘電体メモリを含む装置および強誘電体メモリにアクセスするための方法
US10867675B2 (en) 2017-07-13 2020-12-15 Micron Technology, Inc. Apparatuses and methods for memory including ferroelectric memory cells and dielectric memory cells
JP2019083284A (ja) * 2017-10-31 2019-05-30 日本電信電話株式会社 化合物半導体集積回路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11293089A (ja) 1998-04-15 1999-10-26 Sumitomo Bakelite Co Ltd エポキシ樹脂組成物及び強誘電体メモリー装置
JP2005206737A (ja) 2004-01-26 2005-08-04 Mitsui Chemicals Inc 熱重合性及び放射性重合性接着シート並びにそれを用いた半導体装置
JP2006106106A (ja) 2004-09-30 2006-04-20 Semiconductor Energy Lab Co Ltd 液晶表示装置及びその作製方法、並びに液晶テレビジョン装置

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63208228A (ja) * 1987-02-25 1988-08-29 Nippon Steel Chem Co Ltd 半導体封止用樹脂の成形方法
JPH11103074A (ja) * 1997-09-29 1999-04-13 Tokai Rika Co Ltd シリコン基板の陽極化成方法及びそれを利用した加速度センサの製造方法
KR100329781B1 (ko) * 1999-06-28 2002-03-25 박종섭 수소확산을 방지할 수 있는 강유전체 메모리 소자 제조 방법
JP3950290B2 (ja) * 1999-09-10 2007-07-25 三星電子株式会社 キャパシタ保護膜を含む半導体メモリ素子及びその製造方法
JP3907921B2 (ja) * 2000-06-19 2007-04-18 富士通株式会社 半導体装置の製造方法
JP4011334B2 (ja) * 2001-12-04 2007-11-21 富士通株式会社 強誘電体キャパシタの製造方法およびターゲット
JP2004140186A (ja) * 2002-10-17 2004-05-13 Toray Ind Inc 半導体装置の製法
JP2004193400A (ja) * 2002-12-12 2004-07-08 Toshiba Corp 半導体装置の製造方法及びフォトマスク
JP2004296929A (ja) * 2003-03-27 2004-10-21 Seiko Epson Corp 強誘電体キャパシタの製造方法、強誘電体キャパシタ、記憶素子、電子素子、メモリ装置及び電子機器
JP2005062764A (ja) * 2003-08-20 2005-03-10 Kyocera Chemical Corp ポジ型感光性樹脂組成物
JP4659355B2 (ja) * 2003-12-11 2011-03-30 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP2005183619A (ja) * 2003-12-18 2005-07-07 Canon Inc 不揮発メモリ装置
CN100505265C (zh) * 2003-12-26 2009-06-24 富士通微电子株式会社 半导体装置、半导体装置的制造方法
JP5190198B2 (ja) * 2004-06-04 2013-04-24 富士通セミコンダクター株式会社 半導体装置及びその製造方法
KR101203090B1 (ko) * 2004-07-30 2012-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
JP5041686B2 (ja) 2004-07-30 2012-10-03 株式会社半導体エネルギー研究所 薄膜集積回路の剥離方法および半導体装置の作製方法
JP2006073648A (ja) * 2004-08-31 2006-03-16 Fujitsu Ltd 半導体装置及びその製造方法
JP2006147771A (ja) * 2004-11-18 2006-06-08 Oki Electric Ind Co Ltd 強誘電体メモリ及びその製造方法
JP4589092B2 (ja) * 2004-12-03 2010-12-01 富士通セミコンダクター株式会社 半導体装置の製造方法
WO2006092846A1 (ja) * 2005-03-01 2006-09-08 Fujitsu Limited 半導体装置及びその製造方法
WO2006101241A1 (en) * 2005-03-25 2006-09-28 Semiconductor Energy Laboratory Co., Ltd. Memory element, memory device, and semiconductor device
JP4422644B2 (ja) * 2005-03-30 2010-02-24 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
US7791066B2 (en) * 2005-05-20 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof and method for writing memory element
WO2006129366A1 (ja) * 2005-06-02 2006-12-07 Fujitsu Limited 半導体装置及びその製造方法
JP5005190B2 (ja) * 2005-06-08 2012-08-22 富士通セミコンダクター株式会社 半導体装置の製造方法
WO2006134664A1 (ja) * 2005-06-17 2006-12-21 Fujitsu Limited 半導体装置及びその製造方法
WO2006134663A1 (ja) * 2005-06-17 2006-12-21 Fujitsu Limited 半導体装置及びその製造方法
CN101213655B (zh) * 2005-07-05 2010-12-08 富士通半导体股份有限公司 半导体器件及其制造方法
JP4890804B2 (ja) * 2005-07-19 2012-03-07 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2007081378A (ja) * 2005-08-17 2007-03-29 Fujitsu Ltd 半導体装置とその製造方法、および薄膜装置
JP5098647B2 (ja) * 2005-12-27 2012-12-12 富士通セミコンダクター株式会社 半導体装置とその製造方法
WO2007074529A1 (ja) * 2005-12-27 2007-07-05 Fujitsu Limited 半導体装置
KR101027993B1 (ko) * 2005-12-28 2011-04-13 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 그 제조 방법
US7968382B2 (en) * 2007-02-02 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR101109028B1 (ko) * 2007-02-21 2012-02-09 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 그 제조 방법
JP2008210893A (ja) * 2007-02-23 2008-09-11 Fujitsu Ltd 半導体装置とその製造方法
JP5212358B2 (ja) * 2007-03-14 2013-06-19 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5316406B2 (ja) * 2007-03-27 2013-10-16 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5304647B2 (ja) * 2007-06-28 2013-10-02 富士通セミコンダクター株式会社 熱処理装置、及び半導体装置の製造方法
JP5502302B2 (ja) * 2008-09-26 2014-05-28 ローム株式会社 半導体装置およびその製造方法
US20110079878A1 (en) * 2009-10-07 2011-04-07 Texas Instruments Incorporated Ferroelectric capacitor encapsulated with a hydrogen barrier
JP5672832B2 (ja) * 2010-08-06 2015-02-18 富士通セミコンダクター株式会社 半導体装置とその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11293089A (ja) 1998-04-15 1999-10-26 Sumitomo Bakelite Co Ltd エポキシ樹脂組成物及び強誘電体メモリー装置
JP2005206737A (ja) 2004-01-26 2005-08-04 Mitsui Chemicals Inc 熱重合性及び放射性重合性接着シート並びにそれを用いた半導体装置
JP2006106106A (ja) 2004-09-30 2006-04-20 Semiconductor Energy Lab Co Ltd 液晶表示装置及びその作製方法、並びに液晶テレビジョン装置

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