JP5005190B2 - 半導体装置の製造方法 - Google Patents
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Description
また、本発明の別の観点によれば、半導体基板の一部領域にMOSトランジスタのソース/ドレイン領域を形成する工程と、前記ソース/ドレイン領域上に高融点金属シリサイド層を形成する工程と、前記高融点金属シリサイド層の上に絶縁膜を形成する工程と、前記絶縁膜の上に、第1導電膜、強誘電体膜、及び第2導電膜を順に形成する工程と、前記第1導電膜、前記強誘電体膜、及び前記第2導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極で構成されるキャパシタを形成する工程と、前記高融点金属シリサイド層の凝集面積に上限の面積を規定し、前記凝集面積が前記上限の面積以下となるようなアニール時間でアニールを行う工程とを有し、前記高融点金属シリサイド層と前記ソース/ドレイン領域とを合わせた抵抗値に上限の抵抗値を規定し、前記上限の面積として、前記抵抗値が前記上限の抵抗値以下となる面積を採用すると共に、サンプルの高融点金属シリサイド層に発生する複数の凝集部分の面積のメジアンからなる凝集面積とアニール時間との関係を示す第1のグラフと、前記高融点金属シリサイド層と前記ソース/ドレイン領域とを合わせた抵抗値とアニール時間との関係を示す第2のグラフとを用いることにより、前記上限の抵抗値に対応する前記凝集面積の値を求め、該値を前記上限の面積とする半導体装置の製造方法が提供される。
前記高融点金属シリサイド層の上に絶縁膜を形成する工程と、
前記絶縁膜の上に、第1導電膜、強誘電体膜、及び第2導電膜を順に形成する工程と、
前記第1導電膜、前記強誘電体膜、及び前記第2導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極で構成されるキャパシタを形成する工程と、
前記高融点金属シリサイド層の凝集面積が上限面積以下となるようなアニール時間でアニールを行う工程と、
を有することを特徴とする半導体装置の製造方法。
前記高融点金属シリサイド層を形成する工程において、前記ソース/ドレイン上に該高融点金属シリサイド層を形成することを特徴とする付記1に記載の半導体装置の製造方法。
Claims (6)
- 半導体基板の一部領域に高融点金属シリサイド層を形成する工程と、
前記高融点金属シリサイド層の上に絶縁膜を形成する工程と、
前記絶縁膜の上に、第1導電膜、強誘電体膜、及び第2導電膜を順に形成する工程と、
前記第1導電膜、前記強誘電体膜、及び前記第2導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極で構成されるキャパシタを形成する工程と、
前記高融点金属シリサイド層の凝集面積に上限の面積を規定し、前記凝集面積が前記上限の面積以下となるようなアニール時間でアニールを行う工程とを有し、
前記アニール時間は、サンプルの高融点金属シリサイド層に発生する複数の凝集部分の面積のメジアンからなる凝集面積とアニール時間との関係を示す第1のグラフを用いて、前記上限の面積に対応するアニール時間の上限時間を求め、該上限時間以下の時間とされることを特徴とする半導体装置の製造方法。 - 半導体基板の一部領域にMOSトランジスタのソース/ドレイン領域を形成する工程と、
前記ソース/ドレイン領域上に高融点金属シリサイド層を形成する工程と、
前記高融点金属シリサイド層の上に絶縁膜を形成する工程と、
前記絶縁膜の上に、第1導電膜、強誘電体膜、及び第2導電膜を順に形成する工程と、
前記第1導電膜、前記強誘電体膜、及び前記第2導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極で構成されるキャパシタを形成する工程と、
前記高融点金属シリサイド層の凝集面積に上限の面積を規定し、前記凝集面積が前記上限の面積以下となるようなアニール時間でアニールを行う工程とを有し、
前記高融点金属シリサイド層と前記ソース/ドレイン領域とを合わせた抵抗値に上限の抵抗値を規定し、前記上限の面積として、前記抵抗値が前記上限の抵抗値以下となる面積を採用すると共に、
サンプルの高融点金属シリサイド層に発生する複数の凝集部分の面積のメジアンからなる凝集面積とアニール時間との関係を示す第1のグラフと、前記高融点金属シリサイド層と前記ソース/ドレイン領域とを合わせた抵抗値とアニール時間との関係を示す第2のグラフとを用いることにより、前記上限の抵抗値に対応する前記凝集面積の値を求め、該値を前記上限の面積とすることを特徴とする半導体装置の製造方法。 - 高融点金属シリサイド層の長さを75μm、その幅を0.24μm、その膜厚を10nmとしたサンプルを作成し、前記上限の面積として、0.008μm2を採用することを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
- 前記アニールを行う工程は、前記キャパシタ誘電体膜を形成した後に、該キャパシタ誘電体膜に対してファーネスを用いて行われることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
- 前記アニールを行う工程は、前記強誘電体膜をパターニングする前に、該強誘電体膜を急速熱処理して行われることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
- 前記アニールを行う工程は、酸素含有雰囲気中で行われることを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
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