JP2001156270A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ロジックとＤＲＡＭとを備えた半導体集積回
路装置において、半導体基板の拡散層にシリサイド層を
適用することのできる技術を提供する。 【解決手段】 シリサイド層１６に接続されるプラグ３
３を、下層からチタン膜、窒化チタン膜およびタングス
テン膜を順に堆積した積層構造とすることによって、チ
タン膜の還元作用によるコンタクト抵抗の低減を図り、
さらにシリサイド層１６からのシリコンの供給を窒化チ
タン膜で防いで、上記タングステン膜の高抵抗化および
接合の破壊によるリーク電流の増加などを抑える。ま
た、シリサイド層１６をＳｉ−Ｏ結合を有する緻密化さ
れたＳＯＧ膜によって構成される酸化シリコン膜１７で
覆うことによって、シリサイド層１６の凝集やＳＯＧ膜
からのガス放出を防ぐ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、メモリ回路と論理
回路とが同一半導体基板に設けられたロジック（Logic
；論理回路）混載形メモリを有する半導体集積回路装
置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】例えば、シンポジウム・オン・ブイ・エ
ル・エス・アイ・テクノロジー・ダイジェスト・オブ・
テクニカル・ペーパー（T. Yoshitomi, et. al., Sympo
sium on VLSI Technology Digest of Technical Paper
s, p34 1996）に記載されているように、ロジックデバ
イスを構成するＭＩＳＦＥＴ（Metal Insulator Semico
nductor Field Effect Transistor ）のソース、ドレイ
ンを構成する拡散層の低抵抗化を図るために、サリサイ
ド技術によってチタンシリサイド層またはコバルトシリ
サイド層を形成し、非耐熱性コンタクト部を介してアル
ミニウム（Ａｌ）で構成される配線層が形成されてい
る。

【０００３】

【発明が解決しようとする課題】しかしながら、本発明
者が検討したところによると、ロジックで採用されてい
る前記低抵抗シリサイド層を、ロジックとＤＲＡＭ（Dy
namic Random Access Memory）とが同時に存在する混載
デバイスへ適用することが難しいと考えられた。

【０００４】すなわち、ロジックでは低抵抗シリサイド
層を形成した後に半導体基板に施される熱処理は、シリ
サイド反応が生ずる６００℃よりも低い温度、例えば４
００℃程度で行われる。これに対して、特に、高（強）
誘電体膜で構成される積層型キャパシタを有するＤＲＡ
Ｍでは、キャパシタのリーク電流を低減して高い信頼性
を確保するために８００℃程度の熱処理を半導体基板に
施す必要がある。

【０００５】従って、ロジックとＤＲＡＭとが同一の半
導体基板に設けられたロジック混載ＤＲＡＭにおいて、
ロジックデバイスのシリサイド層を形成した後、ＤＲＡ
Ｍの積層型キャパシタを形成すると、上記８００℃程度
の熱処理によってシリサイド層の凝集が起こり、ｐ−ｎ
接合が破壊されてリーク電流が増加するという問題が生
ずる。

【０００６】本発明の目的は、ロジックとＤＲＡＭとを
備えた半導体集積回路装置において、半導体基板の拡散
層にシリサイド層を適用することのできる技術を提供す
ることにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板の主
面の第１領域に、メモリセル選択用ＭＩＳＦＥＴと、前
記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの
一方に接続された第１ビット線と、前記ソース、ドレイ
ンの他方に接続された第１容量素子とからなるメモリセ
ルが形成され、前記半導体基板の主面の第２領域に、ソ
ース、ドレインを構成する第１拡散層の表面にシリサイ
ド層が形成されたｎチャネル型ＭＩＳＦＥＴと、ソー
ス、ドレインを構成する第２拡散層の表面にシリサイド
層が形成されたｐチャネル型ＭＩＳＦＥＴとからなるロ
ジックが形成され、前記半導体基板の主面の第３領域
に、第２ビット線と、第２容量素子とが形成され、第１
配線が、第１絶縁膜に形成された第１コンタクトホール
を介して前記第１拡散層の表面のシリサイド層に接続さ
れ、さらに前記第１絶縁膜に形成された第２コンタクト
ホールを介して前記第２拡散層の表面のシリサイド層に
接続され、前記第２ビット線が、前記第１絶縁膜に形成
された第３コンタクトホールを介して前記半導体基板の
第３拡散層の表面のシリサイド層に接続され、前記第１
〜第３コンタクトホールの内部に、チタン膜、窒化チタ
ン膜およびタングステン膜が下層から順に積層されたプ
ラグが埋め込まれたものである。

【０００９】（２）本発明の半導体集積回路装置は、半
導体基板の主面の第１領域に、メモリセル選択用ＭＩＳ
ＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの一方に接続された第１ビット線と、前記
ソース、ドレインの他方に接続された第１容量素子とか
らなるメモリセルが形成され、前記半導体基板の主面の
第２領域に、ソース、ドレインを構成する第１拡散層の
表面にシリサイド層が形成されたｎチャネル型ＭＩＳＦ
ＥＴと、ソース、ドレインを構成する第２拡散層の表面
にシリサイド層が形成されたｐチャネル型ＭＩＳＦＥＴ
とからなるロジックが形成され、前記半導体基板の主面
の第３領域に、第２ビット線と、第２容量素子とが形成
され、第１配線が、第１絶縁膜に形成された第１コンタ
クトホールを介して前記第１拡散層の表面のシリサイド
層に接続され、さらに前記第１絶縁膜に形成された第２
コンタクトホールを介して前記第２拡散層の表面のシリ
サイド層に接続され、前記第２ビット線が、前記第１絶
縁膜に形成された第３コンタクトホールを介して前記半
導体基板の第３拡散層の表面のシリサイド層に接続さ
れ、前記第１〜第３コンタクトホールの内部に、チタン
膜、窒化チタン膜およびタングステン膜が下層から順に
積層されたプラグが埋め込まれ、前記第１絶縁膜をシリ
コンと酸素との結合（Ｓｉ−Ｏ結合）を有するＳＯＧ
（Spin On Glass ）膜で構成するものである。

【００１０】（３）本発明の半導体集積回路装置は、半
導体基板の主面の第１領域に、メモリセル選択用ＭＩＳ
ＦＥＴと、前記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの一方に接続された第１ビット線と、前記
ソース、ドレインの他方に接続された第１容量素子とか
らなるメモリセルが形成され、前記半導体基板の主面の
第２領域に、ソース、ドレインを構成する第１拡散層の
表面にシリサイド層が形成されたｎチャネル型ＭＩＳＦ
ＥＴと、ソース、ドレインを構成する第２拡散層の表面
にシリサイド層が形成されたｐチャネル型ＭＩＳＦＥＴ
とからなるロジックが形成され、前記半導体基板の主面
の第３領域に、第２ビット線と、第２容量素子とが形成
され、第１配線が、第１絶縁膜に形成された第１コンタ
クトホールを介して前記第１拡散層の表面のシリサイド
層に接続され、さらに前記第１絶縁膜に形成された第２
コンタクトホールを介して前記第２拡散層の表面のシリ
サイド層に接続され、前記第２ビット線が、前記第１絶
縁膜に形成された第３コンタクトホールを介して前記半
導体基板の第３拡散層の表面のシリサイド層に接続さ
れ、前記第１〜第３コンタクトホールの内部に、チタン
膜、窒化チタン膜およびタングステン膜が下層から順に
積層されたプラグが埋め込まれ、前記第１絶縁膜をＳｉ
−Ｏ結合を有するＳＯＧ膜で構成し、前記メモリセル選
択用ＭＩＳＦＥＴのゲート電極、前記ｎチャネル型ＭＩ
ＳＦＥＴのゲート電極および前記ｐチャネル型ＭＩＳＦ
ＥＴのゲート電極を、多結晶シリコン膜、バリアメタル
膜および高融点金属膜が下層から順に積層された構造と
するものである。

【００１１】（４）本発明の半導体集積回路装置は、前
記記載の半導体集積回路装置において、前記第１容量素
子の一部を高融点金属酸化物を含む高（強）誘電体膜で
構成するものである。

【００１２】（５）本発明の半導体集積回路装置の製造
方法は、半導体基板の主面の第１領域に、メモリセル選
択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥ
Ｔのソース、ドレインの一方に接続された第１ビット線
と、前記ソース、ドレインの他方に接続された第１容量
素子とからなるメモリセルを形成し、前記半導体基板の
主面の第２領域に、ソース、ドレインを構成する第１拡
散層の表面にシリサイド層が形成されたｎチャネル型Ｍ
ＩＳＦＥＴと、ソース、ドレインを構成する第２拡散層
の表面にシリサイド層が形成されたｐチャネル型ＭＩＳ
ＦＥＴとからなるロジックを形成し、前記半導体基板の
主面の第３領域に、第２ビット線と、第２容量素子とを
形成し、第１配線を、第１絶縁膜に形成された第１コン
タクトホールを介して前記第１拡散層の表面のシリサイ
ド層に接続し、さらに前記第１絶縁膜に形成された第２
コンタクトホールを介して前記第２拡散層の表面のシリ
サイド層に接続し、前記第２ビット線を、前記第１絶縁
膜に形成された第３コンタクトホールを介して前記半導
体基板の第３拡散層の表面のシリサイド層に接続し、前
記第１絶縁膜を、ＳＯＧ膜を塗布した後、８００℃以下
で酸化処理を施すことにより形成するものである。

【００１３】（６）本発明の半導体集積回路装置の製造
方法は、半導体基板の主面の第１領域に、メモリセル選
択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩＳＦＥ
Ｔのソース、ドレインの一方に接続された第１ビット線
と、前記ソース、ドレインの他方に接続された第１容量
素子とからなるメモリセルを形成し、前記半導体基板の
主面の第２領域に、ソース、ドレインを構成する第１拡
散層の表面にシリサイド層が形成されたｎチャネル型Ｍ
ＩＳＦＥＴと、ソース、ドレインを構成する第２拡散層
の表面にシリサイド層が形成されたｐチャネル型ＭＩＳ
ＦＥＴとからなるロジックを形成し、前記半導体基板の
主面の第３領域に、第２ビット線と、第２容量素子とを
形成し、第１配線を、第１絶縁膜に形成された第１コン
タクトホールを介して前記第１拡散層の表面のシリサイ
ド層に接続し、さらに前記第１絶縁膜に形成された第２
コンタクトホールを介して前記第２拡散層の表面のシリ
サイド層に接続し、前記第２ビット線を、前記第１絶縁
膜に形成された第３コンタクトホールを介して前記半導
体基板の第３拡散層の表面のシリサイド層に接続し、前
記第１絶縁膜を、ＳＯＧ膜を塗布した後、８００℃以下
の酸化処理を施すことにより形成し、前記第１〜第３コ
ンタクトホールの内部に、チタン膜、第１窒化チタン
膜、第２窒化チタン膜およびタングステン膜が下層から
順に堆積された積層膜からなるプラグを埋め込む際、前
記チタン膜を高指向性スパッタリング法、前記第１窒化
チタン膜をスパッタリング法、前記第２窒化チタン膜お
よび前記タングステン膜をＣＶＤ（Chemical Vapor Dep
osition ）法で堆積するものである。

【００１４】上記した手段によれば、記憶部に形成され
たメモリセル選択用ＭＩＳＦＥＴのソース、ドレインを
構成する拡散層の表面にシリサイド層を形成しないこと
から、リーク電流の増加によるリフレッシュ特性の低下
を低減することができる。また、シリサイド層に達する
第１〜第３コンタクトホールの内部に埋め込まれるプラ
グを、下層からチタン膜、窒化チタン膜およびタングス
テン膜を順に堆積した積層構造とすることによって、チ
タン膜の還元作用によるコンタクト抵抗の低減を図るこ
とができ、さらに７００℃以上の熱処理を施してもシリ
サイド層からのシリコンの供給を窒化チタン膜で防い
で、タングステン膜の高抵抗化および接合の破壊による
リーク電流の増加を抑えることができる。また、シリサ
イド層を覆う第１絶縁膜に、Ｓｉ−Ｏ結合を有する緻密
化されたＳＯＧ膜を用いることによって、７００℃以上
の熱処理を施してもシリサイド層の凝集やＳＯＧ膜から
のガス放出を防ぐことができるので、接合の破壊による
リーク電流の増加またはシリサイド層のシート抵抗やコ
ンタクト抵抗の増加が抑えられる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１６】図１は、本発明の一実施の形態であるロジ
ック混載ＤＲＡＭを示す半導体基板の要部断面図であ
る。同図の左側部分は記憶部（メモリアレイ）の一部、
中央部分は論理回路部の一部、右側部分はノイズ対策用
容量素子が形成された領域（容量素子部）の一部をそれ
ぞれ示している。なお、実施の形態を説明するための全
図において同一機能を有するものは同一の符号を付し、
その繰り返しの説明は省略する。

【００１７】記憶部を構成するＤＲＡＭは、メモリセル
選択用ＭＩＳＦＥＴ（Ｑｓ）とこれに直列に接続された
情報蓄積用容量素子（Ｃｓ）とによって構成されてい
る。情報蓄積用容量素子（Ｃｓ）は、メモリセル選択用
ＭＩＳＦＥＴ（Ｑｓ）の上部に形成され、ストレージノ
ードを構成する下部電極４９と容量絶縁膜５０と上部電
極（プレート電極）５１とによって構成されている。メ
モリセル選択用ＭＩＳＦＥＴ（Ｑｓ）のゲート電極９Ａ
は、ｎ型不純物が添加された多結晶シリコン膜、バリア
メタル膜および高融点金属膜が下層から順に積層された
構造を成している。バリアメタル膜は、例えば窒化タン
グステン（ＷＮ）膜であり、高融点金属膜は、例えばタ
ングステン（Ｗ）膜である。

【００１８】論理回路部は、ｎチャネル型ＭＩＳＦＥＴ
（Ｑｎ）とｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）とを組み
合わせたＣＭＯＳ回路によって構成される。ｎチャネル
型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極９Ｂは、ｎ型不純
物が添加された多結晶シリコン膜、窒化シリコン膜およ
びタングステン膜が下層から順に積層された構造を成し
ており、そのシート抵抗は４〜５Ω／□程度である。ｎ
チャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレイン
（ｎ⁺ 型半導体領域１４）の表面には、例えばコバルト
シリサイド（ＣｏＳｉ₂ ）膜またはチタンシリサイド
（ＴｉＳｉ₂ ）膜によって構成されるシリサイド層１６
が形成されている。シリサイド層１６の厚さは、例えば
２０〜５０ｎｍ程度である。

【００１９】さらに、このシリサイド層１６はプラグ３
３を介して配線３４、３５に接続される。図２に示すよ
うに、プラグ３３は、高指向性スパッタリング法で堆積
されるチタン（Ｔｉ）膜３３ａ、スパッタリング法で堆
積される窒化チタン（ＴｉＮ）膜３３ｂ、ＣＶＤ法で堆
積される窒化チタン膜３３ｃおよびＣＶＤ法で堆積され
るタングステン膜３３ｄが下層から順に積層されて構成
される。

【００２０】図３に、シリサイド層に接続されるタング
ステン／窒化チタン／チタン（Ｗ／ＴｉＮ／Ｔｉ）構造
のプラグとタングステン／窒化チタン（Ｗ／ＴｉＮ）構
造のプラグのコンタクト抵抗を示す。８００℃の熱処理
を加えると、Ｗ／ＴｉＮ構造のプラグのコンタクト抵抗
は１０³ 〜１０⁸ Ω／１ホール程度と大きくばらつくの
に対して、Ｗ／ＴｉＮ／Ｔｉ構造のプラグでは、コンタ
クト抵抗は４０〜５０Ω／１ホール程度とばらつきも小
さく、相対的に低い値を示す。これは、チタン膜の還元
作用によってシリサイド層の表面の自然酸化膜が分解さ
れてプラグとシリサイド層とのコンタクト抵抗が低減さ
れたことに起因すると考えられる。

【００２１】また、良好な被覆性を有するＣＶＤ法で堆
積された窒化チタン膜を設けることにより、６００℃以
上の熱処理を施してもシリサイド層からタングステン膜
へのシリコンの供給を防ぐことができるので、相対的に
高抵抗なタングステンシリサイド（ＷＳｉ₂ ）膜の形成
や接合の破壊によるリーク電流の増加を抑えることがで
きる。

【００２２】同様に、ｐチャネル型ＭＩＳＦＥＴ（Ｑ
ｐ）のゲート電極９Ｃは、ｐ型不純物が添加された多結
晶シリコン膜、窒化タングステン膜およびタングステン
膜が下層から順に積層された構造を成しており、そのシ
ート抵抗は４〜５Ω／□程度である。ｐチャネル型ＭＩ
ＳＦＥＴ（Ｑｐ）のソース、ドレイン（ｐ⁺ 型半導体領
域１５）の表面には、例えばコバルトシリサイド膜また
はチタンシリサイド膜によって構成されるシリサイド層
１６が形成されている。さらに、このシリサイド層１６
はプラグ３３を介して配線３６、３７に接続される。

【００２３】また、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）
およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）を覆い、シリ
サイド層１６に接する絶縁膜には、ＳＯＧ膜を緻密化し
た熱的に安定な酸化シリコン膜１７が用いられている。

【００２４】ノイズ対策用の容量素子（Ｃｎ）は、上記
ＤＲＡＭの情報蓄積用容量素子（Ｃｓ）と同一形状、か
つ同一寸法で構成されている。すなわち、ノイズ対策用
の容量素子（Ｃｎ）は、ストレージノードを構成する電
極（下部電極）４９と容量絶縁膜５０とプレート電極
（上部電極）５１とによって構成されている。ノイズ対
策用の容量素子（Ｃｎ）は、その下部電極４９が基板１
の拡散層（ｎ⁺ 型半導体領域６）を介して他の複数の容
量素子の下部電極４９と並列に接続されることによって
一方の電極を構成し、これに対応して上部電極５１が形
成されることによって他方の電極を構成している。ま
た、下部電極４９は、プラグ４４、２２、ｎ⁺ 型半導体
領域６、１４、プラグ３３、ビット線ＢＬおよびプラグ
５５を介して引き出し用の配線５９に接続される。

【００２５】論理回路部と同様に、容量素子部のｎ⁺ 型
半導体領域１４の表面には、例えばコバルトシリサイド
膜またはチタンシリサイド膜によって構成されるシリサ
イド層１６が形成されている。

【００２６】次に、本実施の形態の半導体集積回路装置
の製造方法を図４〜図１１を用いて工程順に説明する。

【００２７】まず、図４に示すように、例えばｐ型の単
結晶シリコンからなる基板１の主面に素子分離溝２を形
成する。素子分離溝２は、素子分離領域の基板１をエッ
チングして深さ３５０μｍ程度の溝を形成し、続いて基
板１上にＣＶＤ法で酸化シリコン膜７を堆積した後、溝
の外部の酸化シリコン膜７をＣＭＰ（Chemical Mechani
cal Polishing ）法で除去することによって形成する。

【００２８】次に、基板１の一部にｐ型不純物、例えば
ホウ素（Ｂ）をイオン注入し、他の一部にｎ型不純物、
例えばリン（Ｐ）をイオン注入してｐ型ウエル３および
ｎ型ウエル４、５を形成した後、容量素子部のｐ型ウエ
ル３にｎ型不純物、例えばヒ素（Ａｓ）をイオン注入す
ることによって高不純物濃度のｎ⁺ 型半導体領域６を形
成する。

【００２９】次に、図５に示すように、記憶部にメモリ
セル選択用ＭＩＳＦＥＴ（Ｑｓ）を形成し、論理回路部
にｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル
型ＭＩＳＦＥＴ（Ｑｐ）を形成する。メモリセル選択用
ＭＩＳＦＥＴ（Ｑｓ）、ｎチャネル型ＭＩＳＦＥＴ（Ｑ
ｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）は、例え
ば次のような方法で形成する。

【００３０】まず、基板１を熱処理することによってｐ
型ウエル３およびｎ型ウエル４のそれぞれの表面にゲー
ト酸化膜８を形成する。次に、ゲート酸化膜８の上部に
ゲート電極用の導電膜（図示せず）を形成し、続いてそ
の上部にＣＶＤ法で窒化シリコン膜１０を堆積した後、
フォトレジスト膜をマスクにしたドライエッチングで窒
化シリコン膜１０とゲート電極用の導電膜とをパターニ
ングすることによって、記憶部にゲート電極９Ａ（ワー
ド線ＷＬ）を形成し、論理回路部にゲート電極９Ｂ、９
Ｃを形成する。ゲート電極用導電膜は、例えばＣＶＤ法
で堆積した多結晶シリコン膜とスパッタリング法で堆積
した窒化タングステン膜およびタングステン膜との積層
膜などによって構成する。多結晶シリコン膜、窒化タン
グステン膜およびタングステン膜の厚さは、例えばそれ
ぞれ１００ｎｍ、５ｎｍおよび５０ｎｍ程度である。

【００３１】次に、上記フォトレジスト膜を除去した
後、フッ酸などのエッチンング液を使って、半導体基板
１の表面に残ったドライエッチング残渣やフォトレジス
ト残渣などを除去する。このウエットエッチングを行う
と、ゲート電極９Ａ（ワード線ＷＬ）およびゲート電極
９Ｂ、９Ｃの下部以外の領域のゲート酸化膜８が削られ
ると同時に、ゲート側壁下部のゲート酸化膜８も等方的
にエッチングされてアンダーカットが生じるため、その
ままではゲート酸化膜８の耐圧が低下する。そこで、ウ
エット−ハイドロジェン（Wet-hydrogen）酸化を適用し
て３〜４ｎｍ程度再酸化することによって、削れたゲー
ト酸化膜８の膜質を改善する。

【００３２】次に、ｐ型ウエル３にｎ型不純物、例えば
ヒ素をイオン注入して低不純物濃度のｎ^- 型半導体領域
１１を形成し、ｎ型ウエル４にｐ型不純物、例えばホウ
素をイオン注入して低不純物濃度のｐ^- 型半導体領域１
２を形成した後、基板１上にＣＶＤ法で窒化シリコン膜
１３を堆積する。

【００３３】次に、論理回路部の窒化シリコン膜１３を
異方的にエッチングしてゲート電極９Ｂ、９Ｃの側壁に
サイドウォールスペーサ１３ａを形成した後、論理回路
部のｐ型ウエル３および容量素子部のｎ⁺ 型半導体領域
６にｎ型不純物、例えばヒ素をイオン注入して高不純物
濃度のｎ⁺ 型半導体領域１４を形成し、論理回路部のｎ
型ウエル４にｐ型不純物、例えばホウ素をイオン注入し
て高不純物濃度のｐ⁺型半導体領域１５を形成する。論
理回路部のｎ⁺ 型半導体領域１４は、ｎチャネル型ＭＩ
ＳＦＥＴ（Ｑｎ）のソース、ドレインを構成し、ｐ⁺ 型
半導体領域１５は、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）
のソース、ドレインを構成する。

【００３４】次に、図６に示すように、論理回路部のｎ
チャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレイン
（ｎ⁺ 型半導体領域１４）、ｐチャネル型ＭＩＳＦＥＴ
（Ｑｐ）のソース、ドレイン（ｐ⁺ 型半導体領域１５）
および容量素子部のｎ⁺ 型半導体領域１４のそれぞれの
表面に、それらに接続される配線（後述）とのコンタク
ト抵抗を低減するためのシリサイド層１６を形成する。
シリサイド層１６は、例えば基板１上にスパッタリング
法でコバルト（Ｃｏ）膜またはチタン膜を堆積し、続い
て熱処理によって基板１（ｎ⁺ 型半導体領域１４、ｐ⁺
型半導体領域１５）とコバルト（またはチタン）膜とを
反応させて両者の界面にシリサイド層１６を形成した
後、未反応のコバルト（またはチタン）膜をエッチング
で除去することによって形成する。

【００３５】このように、論理回路部および容量素子部
にシリサイド層１６を形成することにより、後の工程で
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレイン
（ｎ⁺ 型半導体領域１４）、ｐチャネル型ＭＩＳＦＥＴ
（Ｑｐ）のソース、ドレイン（ｐ⁺ 型半導体領域１５）
および拡散層（ｎ⁺ 型半導体領域６、１４）の上部に形
成されるプラグ（３３）とのコンタクト抵抗が低減され
るので、直列寄生抵抗を低減することができる。なお、
リーク電流の増加によるリフレッシュ特性の低下を防ぐ
ため、記憶部に形成されたメモリセル選択用ＭＩＳＦＥ
Ｔ（Ｑｓ）のソース、ドレイン（ｎ^- 型半導体領域１
１）の表面にはシリサイド層１６は形成しない。

【００３６】次に、基板１上に酸化シリコン膜を堆積す
る。まず、基板１上にスピン塗布法でＳＯＧ膜を塗布
し、この後２００〜２３０℃で約２〜３分程度のベーク
処理によって溶媒を除去する。次いで、４００℃で約３
０分程度のリフロー処理を行ってその表面を平坦化した
後、８００℃以下で約１〜５分程度のＲＴＯ（Rapid Th
ermal Oxidation ）によるドライ酸化処理を施す。例え
ば、ＳＯＧ膜の代表的なポリマーであるＨＳＧ（ハイド
ロジェン・シルセス・キオキサン）型ではシリコンと水
素との結合（Ｓｉ−Ｈ結合）、ポリシラザン型ではＳｉ
−Ｈ結合および窒素と水素との結合（Ｎ−Ｈ結合）とが
含まれているが、上記ドライ酸化処理によってこれらの
結合をＳｉ−Ｏ結合とすることができる。一旦、ドライ
酸化処理によって緻密化すると、後の工程で７００℃以
上の熱処理を施してもシリサイド層１６の凝集やＳＯＧ
膜からの水素ガスの発生が抑制されて、接合の破壊によ
るリーク電流の増加またはシリサイド層１６のシート抵
抗やコンタクト抵抗の増加を防ぐことができる。なお、
ＳＯＧ膜の緻密化は上記ドライ酸化処理の他に、ウエッ
ト酸化処理で行ってもよい。

【００３７】緻密化されたＳＯＧ膜と、緻密化されない
ＳＯＧ膜に８００℃の熱処理を約１１分程度行った後の
シリサイド層を有する拡散層の諸特性を図７〜図９に示
す。図７は、シート抵抗特性、図８は、コンタクト抵抗
特性、図９は、接合リーク電流特性を示す。シリサイド
層はコバルトシリサイド膜によって構成されており、そ
の厚さは２０ｎｍ程度である。いずれの特性において
も、緻密化されたＳＯＧ膜で耐熱性が向上している。

【００３８】また、ＳＯＧ膜には毛細管現象が生じて、
極めて狭い隙間にも良好に埋め込むことができる。例え
ばＣＶＤ法で堆積される酸化シリコン膜は、アスペクト
比が３程度の溝で埋め込み不良のボイドが現われるのに
対して、ＳＯＧ膜では、１桁高いアスペクト比の溝でも
蛸壷型のような特殊形状を除いて正常に埋め込むことが
できるので、高密度の記憶部のゲート電極９Ａ（ワード
線ＷＬ）間の狭いスペースを埋めた平坦化が可能とな
る。

【００３９】次に、記憶部のメモリセル選択用ＭＩＳＦ
ＥＴ（Ｑｓ）のソース、ドレイン（ｎ^- 型半導体領域１
１）の上部の酸化シリコン膜１７と窒化シリコン膜１３
とをドライエッチングしてコンタクトホール１８、１９
を形成する。またこのとき、容量素子部のｎ⁺ 型半導体
領域６の上部の酸化シリコン膜１７と窒化シリコン膜１
３とをドライエッチングしてコンタクトホール２０、２
１を形成する。

【００４０】次に、上記コンタクトホール１８〜２１の
内部にｎ型不純物、例えばリンがドープされた多結晶シ
リコンからなるプラグ２２を形成する。プラグ２２は、
コンタクトホール１８〜２１の内部および酸化シリコン
膜１７の上部にＣＶＤ法でｎ型多結晶シリコン膜を堆積
した後、コンタクトホール１８〜２１の外部のｎ型多結
晶シリコン膜をＣＭＰ法で除去することによって形成す
る。

【００４１】次に、図１０に示すように、酸化シリコン
膜１７の上部にＣＶＤ法で酸化シリコン膜２３を堆積し
た後、記憶部のコンタクトホール１８の上部および容量
素子部のコンタクトホール２０の上部の酸化シリコン膜
２３をそれぞれエッチングしてスルーホール２４、２５
を形成する。また、論理回路部および容量素子部の酸化
シリコン膜２３、１７と窒化シリコン膜１３とをエッチ
ングしてｎ⁺ 型半導体領域１４、ｐ⁺ 型半導体領域１５
およびゲート電極９Ｃのそれぞれの上部にコンタクトホ
ール２６〜３１を形成する。

【００４２】次に、上記スルーホール２４、２５の内部
およびコンタクトホール２６〜３１の内部にプラグ３３
を形成した後、記憶部のスルーホール２４、２５および
容量素子部のコンタクトホール３３の上部にビット線Ｂ
Ｌを形成し、論理回路部のコンタクトホール２６〜３０
の上部に第１層目の配線３４〜３８を形成する。

【００４３】プラグ３３は、まず、スルーホール２４、
２５の内部、コンタクトホール２６〜３１の内部および
酸化シリコン膜２３の上部に高指向性スパッタリング法
でチタン膜（３３ａ）を堆積する。このチタン膜によっ
てシリサイド層１６の表面の自然酸化膜を還元してコン
タクト抵抗の低減を図る。次いで、スパッタリング法で
窒化チタン膜（３３ｂ）を堆積し、続いてＣＶＤ法で窒
化チタン膜（３３ｃ）およびタングステン膜（３３ｄ）
を順次堆積する。窒化チタン膜３３ｂ、３３ｃを介在す
ることによって、シリサイド層１６からタングステン膜
（３３ｄ）へのシリコンの供給を防ぐことができて、タ
ングステンシリサイドの形成を抑えることができる。こ
れにより、プラグ３３の高抵抗化および接合の破壊によ
るリーク電流の増加を防ぐことができる。この後、スル
ーホール２４、２５の外部およびコンタクトホール２６
〜３１の外部の上記積層膜をＣＭＰ法で除去することに
よってプラグ３３を形成する。

【００４４】また、ビット線ＢＬおよび配線３４〜３８
は、酸化シリコン膜２３の上部にスパッタリング法でタ
ングステン膜を堆積した後、フォトレジスト膜をマスク
にしたドライエッチングで上記タングステン膜をパター
ニングすることによって形成する。

【００４５】次に、図１１に示すように、ビット線ＢＬ
および配線３４〜３８の上部にＣＶＤ法で酸化シリコン
膜４１を堆積した後、フォトレジスト膜をマスクにして
酸化シリコン膜４１とその下層の酸化シリコン膜２３と
をエッチングすることにより、記憶部のコンタクトホー
ル１９の上部にスルーホール４２を形成し、容量素子部
のコンタクトホール２１の上部にスルーホール４３を形
成する。

【００４６】次に、上記スルーホール４２、４３の内部
にｎ型多結晶シリコンからなるプラグ４４を形成する。
プラグ４４は、前記コンタクトホール１８〜２１の内部
にプラグ２２を形成した時と同様の方法で形成する。

【００４７】次に、図１２に示すように、酸化シリコン
膜４１の上部にＣＶＤ法で窒化シリコン膜４５を堆積
し、続いて窒化シリコン膜４５の上部にＣＶＤ法で酸化
シリコン膜４６を堆積した後、フォトレジスト膜をマス
クにして酸化シリコン膜４６とその下層の窒化シリコン
膜４５とをエッチングすることにより、記憶部のスルー
ホール４２の上部に凹溝４７を形成し、容量素子部のス
ルーホール４３の上部に凹溝４８を形成する。なお、酸
化シリコン膜４６をエッチングする際は、その下層の窒
化シリコン膜４５をエッチングストッパとして使用し、
下層の酸化シリコン膜４１が深く削れないようにする。

【００４８】次に、図１３に示すように、凹溝４７、４
８の内部に下部電極４９を形成し、続いて下部電極４９
の上部に容量絶縁膜５０および上部電極（プレート電
極）５１を形成することによって、記憶部に情報蓄積用
容量素子Ｃｓを形成し、容量素子部に情報蓄積用容量素
子Ｃｎを形成する。容量素子部の情報蓄積用容量素子Ｃ
ｎは、記憶部の情報蓄積用容量素子Ｃｓと同一形状、か
つ同一寸法で構成する。

【００４９】上記情報蓄積用容量素子Ｃｓ、Ｃｎを形成
するには、まず凹溝４７、４８の内部を含む酸化シリコ
ン膜４６の上部にｎ型不純物、例えばリンがドープされ
た多結晶シリコン膜（図示せず）をＣＶＤ法で堆積した
後、凹溝４７、４８の外部の多結晶シリコン膜をエッチ
ングで除去することにより、凹溝４７、４８の内壁に沿
って下部電極４９を形成する。なお、下部電極４９は、
多結晶シリコン以外の導電材料、例えばタングステン、
ルテニウムなどの高融点金属や、酸化ルテニウム、酸化
イリジウムなどの導電性金属酸化物を用いて形成しても
よい。また、下部電極４９の表面を粗面化することによ
って、その表面積をさらに大きくしてもよい。

【００５０】次に、下部電極４９の上部に薄い酸化タン
タル（Ｔａ₂ Ｏ₅ ）膜（図示せず）をＣＶＤ法で堆積
し、続いて８００℃程度の熱処理を施した後、酸化タン
タル膜の上部に例えばＣＶＤ法とスパッタリング法とを
併用して窒化チタン膜を堆積した後、フォトレジスト膜
をマスクにしたエッチングで窒化チタン膜および酸化タ
ンタル膜をパターニングする。なお、情報蓄積用容量素
子Ｃｓ、Ｃｎの容量絶縁膜５０は、例えばＢＳＴ、ＳＴ
Ｏ、チタン酸バリウム（ＢａＴｉＯ₃ ）、チタン酸鉛
（ＰｂＴｉＯ₃ ）、ＰＺＴ（ＰｂＺｒ_x Ｔｉ
_1-x Ｏ₃ ）、ＰＬＴ（ＰｂＬａ_x Ｔｉ_1-x Ｏ₃ ）、ＰＬ
ＺＴなどの金属酸化物からなる高（強）誘電体材料で構
成することもできる。また、上部電極５１は、窒化チタ
ン以外の導電材料、例えばタングステンなどを用いて形
成することもできる。さらに、情報蓄積用容量素子Ｃ
ｓ、Ｃｎを上記した以外の形状、例えばフィン形などに
することもできる。

【００５１】次に、図１４に示すように、情報蓄積用容
量素子Ｃｓ、Ｃｎの上部にアルミニウム合金膜を主体と
する第２層目の配線５６〜５９を形成する。配線５６〜
５９を形成するには、まず情報蓄積用容量素子Ｃｓ、Ｃ
ｎの上部にＣＶＤ法で酸化シリコン膜５２を堆積した
後、フォトレジスト膜をマスクにして酸化シリコン膜５
２およびその下層の酸化シリコン膜４６、窒化シリコン
膜４５および酸化シリコン膜４１をエッチングすること
により、論理回路部の第１層目の配線３４の上部にスル
ーホール５３を形成し、容量素子部のビット線ＢＬの上
部にスルーホール５４を形成する。

【００５２】次に、スルーホール５３、５４の内部およ
び酸化シリコン膜５２の上部にＣＶＤ法で窒化チタン膜
とタングステン膜とを堆積した後、スルーホール５３、
５４の外部のこれらの膜をエッチング（またはＣＭＰ
法）で除去することによって、スルーホール５３、５４
の内部にプラグ５５を形成する。次に、酸化シリコン膜
５２の上部にスパッタリング法でチタン膜、アルミニウ
ム合金膜、チタン膜および窒化チタン膜を順次堆積した
後、フォトレジスト膜をマスクにしたドライエッチング
でこれらの膜をパターニングすることによって、配線５
６〜５９を形成する。

【００５３】ここまでの工程により、前記図１に示す本
実施の形態の半導体集積回路装置が略完成する。なお、
実際の半導体集積回路装置は、第２層目の配線５６〜５
９の上部に層間絶縁膜を介して１〜２層程度の配線が形
成され、さらにその上部に耐水性が高い緻密なパッシベ
ーション膜（例えばプラズマＣＶＤ法で堆積した酸化シ
リコン膜と窒化シリコン膜との積層膜）が形成される
が、それらの図示は省略する。

【００５４】このように、本実施の形態によれば、記憶
部に形成されたメモリセル選択用ＭＩＳＦＥＴ（Ｑｓ）
のソース、ドレイン（ｎ^- 型半導体領域１１）の表面に
シリサイド層１６を形成しないことから、リーク電流の
増加によるリフレッシュ特性の低下を低減することがで
きる。また、シリサイド層１６に達するコンタクトホー
ル２６〜３１の内部に埋め込まれるプラグ３３を、下層
からチタン膜３３ａ、窒化チタン膜３３ｂ、３３ｃおよ
びタングステン膜３３ｄを順に堆積した積層構造とする
ことによって、チタン膜３３ａの還元作用によるコンタ
クト抵抗の低減を図ることができ、さらに８００℃の熱
処理を施してもシリサイド層１６からのシリコンの供給
を窒化チタン膜３３ｂ、３３ｃで防いで、タングステン
膜３３ｄの高抵抗化および接合の破壊によるリーク電流
の増加を抑えることができる。また、シリサイド層１６
を覆う酸化シリコン膜１７をＳｉ−Ｏ結合を有する緻密
化されたＳＯＧ膜によって構成することによって、８０
０℃の熱処理を施してもシリサイド層１６の凝集やＳＯ
Ｇ膜からのガス放出を防ぐことができるので、接合の破
壊によるリーク電流の増加またはシリサイド層１６のシ
ート抵抗やコンタクト抵抗の増加が抑えられる。

【００５５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００５６】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５７】本発明によれば、ロジックデバイスの拡散
層の表面に低抵抗シリサイド層を形成した後、ＤＲＡＭ
の積層型キャパシタを形成し、７００℃以上の熱処理を
半導体基板に施しても、接合のリーク電流の増加または
シリサイド層のコンタクト抵抗やシート抵抗の増加を抑
えることができるので、ロジックとＤＲＡＭとを備えた
半導体集積回路装置において、半導体基板の拡散層にシ
リサイド層を適用することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置を示す半導体基板の要部断面図である。

【図２】シリサイド層に接続されるプラグを示す半導体
基板の拡大断面図である。

【図３】シリサイド層に接続されるプラグのコンタクト
抵抗を示すグラフ図である。

【図４】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。

【図５】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。

【図６】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。

【図７】コバルトシリサイド膜を備えた半導体領域のシ
ート抵抗を示すグラフ図である。

【図８】コバルトシリサイド膜を備えた半導体領域のコ
ンタクト抵抗を示すグラフ図である。

【図９】コバルトシリサイド膜を備えた半導体領域のリ
ーク電流を示すグラフ図である。

【図１０】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。

【図１１】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。

【図１２】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。

【図１３】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。

【図１４】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す半導体基板の要部断面図である。

【符号の説明】

１ 半導体基板 ２ 素子分離溝 ３ ｐ型ウエル ４ ｎ型ウエル ５ ｎ型ウエル ６ ｎ⁺ 型半導体領域 ７ 酸化シリコン膜 ８ ゲート酸化膜 ９Ａ〜９Ｃ ゲート電極 １０ 窒化シリコン膜 １１ ｎ^- 型半導体領域 １２ ｐ^- 型半導体領域 １３ 窒化シリコン膜 １３ａ サイドウォールスペーサ １４ ｎ⁺ 型半導体領域 １５ ｐ⁺ 型半導体領域 １６ シリサイド層 １７ 酸化シリコン膜 １８ コンタクトホール １９ コンタクトホール ２０ コンタクトホール ２１ コンタクトホール ２２ プラグ ２３ 酸化シリコン膜 ２４ スルーホール ２５ スルーホール ２６ コンタクトホール ２７ コンタクトホール ２８ コンタクトホール ２９ コンタクトホール ３０ コンタクトホール ３１ コンタクトホール ３３ プラグ ３３ａ チタン膜 ３３ｂ 窒化チタン膜 ３３ｃ 窒化チタン膜 ３３ｄ タングステン膜 ３４ 配線 ３５ 配線 ３６ 配線 ３７ 配線 ３８ 配線 ３９ 配線 ４１ 酸化シリコン膜 ４２ スルーホール ４３ スルーホール ４４ プラグ ４５ 窒化シリコン膜 ４６ 酸化シリコン膜 ４７ 凹溝 ４８ 凹溝 ４９ 下部電極 ５０ 容量絶縁膜 ５１ 上部電極（プレート電極） ５２ 酸化シリコン膜 ５３ スルーホール ５４ スルーホール ５５ プラグ ５６ 配線 ５７ 配線 ５８ 配線 ５９ 配線 ＢＬ ビット線 ＷＬ ワード線 Ｃｓ 容量素子 Ｃｎ 容量素子 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 誠 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 高倉 俊彦 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 五嶋 秀和 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 福田 直樹 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 山本 直樹 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 堀田 勝彦 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 小島 勝紀 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 河野 正和 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 4M104 BB01 BB14 CC01 CC05 EE09 EE20 FF22 GG14 GG16 HH16 5F083 AD24 AD31 AD48 FR02 GA02 GA12 GA30 JA06 JA14 JA15 JA36 JA39 JA40 JA53 MA05 MA06 MA17 MA20 PR12 PR13 PR33 ZA12

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面の第１領域に、メモリ
   セル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩ
   ＳＦＥＴのソース、ドレインの一方に接続された第１ビ
   ット線と、前記ソース、ドレインの他方に接続された第
   １容量素子とからなるメモリセルが形成され、 前記半導体基板の主面の第２領域に、ソース、ドレイン
   を構成する第１拡散層の表面にシリサイド層が形成され
   たｎチャネル型ＭＩＳＦＥＴと、ソース、ドレインを構
   成する第２拡散層の表面にシリサイド層が形成されたｐ
   チャネル型ＭＩＳＦＥＴとが形成され、 前記半導体基板の主面の第３領域に、第２ビット線と、
   第２容量素子とが形成され、 第１配線が、第１絶縁膜に形成された第１コンタクトホ
   ールを介して前記第１拡散層の表面のシリサイド層に接
   続され、さらに前記第１絶縁膜に形成された第２コンタ
   クトホールを介して前記第２拡散層の表面のシリサイド
   層に接続され、 前記第２ビット線が、前記第１絶縁膜に形成された第３
   コンタクトホールを介して前記半導体基板の第３拡散層
   の表面のシリサイド層に接続され、 前記第１〜第３コンタクトホールの内部には、プラグが
   埋め込まれた半導体集積回路装置であって、 前記プラグは、チタン膜、窒化チタン膜およびタングス
   テン膜が下層から順に積層された構造であることを特徴
   とする半導体集積回路装置。
2. 【請求項２】 半導体基板の主面の第１領域に、メモリ
   セル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩ
   ＳＦＥＴのソース、ドレインの一方に接続された第１ビ
   ット線と、前記ソース、ドレインの他方に接続された第
   １容量素子とからなるメモリセルが形成され、 前記半導体基板の主面の第２領域に、ソース、ドレイン
   を構成する第１拡散層の表面にシリサイド層が形成され
   たｎチャネル型ＭＩＳＦＥＴと、ソース、ドレインを構
   成する第２拡散層の表面にシリサイド層が形成されたｐ
   チャネル型ＭＩＳＦＥＴとが形成され、 前記半導体基板の主面の第３領域に、第２ビット線と、
   第２容量素子とが形成され、 第１配線が、第１絶縁膜に形成された第１コンタクトホ
   ールを介して前記第１拡散層の表面のシリサイド層に接
   続され、さらに前記第１絶縁膜に形成された第２コンタ
   クトホールを介して前記第２拡散層の表面のシリサイド
   層に接続され、 前記第２ビット線が、前記第１絶縁膜に形成された第３
   コンタクトホールを介して前記半導体基板の第３拡散層
   の表面のシリサイド層に接続され、 前記第１〜第３コンタクトホールの内部には、プラグが
   埋め込まれた半導体集積回路装置であって、 前記プラグは、チタン膜、窒化チタン膜およびタングス
   テン膜が下層から順に積層された構造であり、前記第１
   絶縁膜はＳｉ−Ｏ結合を有するＳＯＧ膜で構成されるこ
   とを特徴とする半導体集積回路装置。
3. 【請求項３】 半導体基板の主面の第１領域に、メモリ
   セル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩ
   ＳＦＥＴのソース、ドレインの一方に接続された第１ビ
   ット線と、前記ソース、ドレインの他方に接続された第
   １容量素子とからなるメモリセルが形成され、 前記半導体基板の主面の第２領域に、ソース、ドレイン
   を構成する第１拡散層の表面にシリサイド層が形成され
   たｎチャネル型ＭＩＳＦＥＴと、ソース、ドレインを構
   成する第２拡散層の表面にシリサイド層が形成されたｐ
   チャネル型ＭＩＳＦＥＴとが形成され、 前記半導体基板の主面の第３領域に、第２ビット線と、
   第２容量素子とが形成され、 第１配線が、第１絶縁膜に形成された第１コンタクトホ
   ールを介して前記第１拡散層の表面のシリサイド層に接
   続され、さらに前記第１絶縁膜に形成された第２コンタ
   クトホールを介して前記第２拡散層の表面のシリサイド
   層に接続され、 前記第２ビット線が、前記第１絶縁膜に形成された第３
   コンタクトホールを介して前記半導体基板の第３拡散層
   の表面のシリサイド層に接続され、 前記第１〜第３コンタクトホールの内部には、プラグが
   埋め込まれた半導体集積回路装置であって、 前記プラグは、チタン膜、窒化チタン膜およびタングス
   テン膜が下層から順に積層された構造であり、前記第１
   絶縁膜はＳｉ−Ｏ結合を有するＳＯＧ膜で構成され、 前記メモリセル選択用ＭＩＳＦＥＴのゲート電極、前記
   ｎチャネル型ＭＩＳＦＥＴのゲート電極および前記ｐチ
   ャネル型ＭＩＳＦＥＴのゲート電極は、多結晶シリコン
   膜、バリアメタル膜および高融点金属膜が下層から順に
   積層された構造であることを特徴とする半導体集積回路
   装置。
4. 【請求項４】 半導体基板の主面の第１領域に、メモリ
   セル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩ
   ＳＦＥＴのソース、ドレインの一方に接続された第１ビ
   ット線と、前記ソース、ドレインの他方に接続された第
   １容量素子とからなるメモリセルが形成され、 前記半導体基板の主面の第２領域に、ソース、ドレイン
   を構成する第１拡散層の表面にシリサイド層が形成され
   たｎチャネル型ＭＩＳＦＥＴと、ソース、ドレインを構
   成する第２拡散層の表面にシリサイド層が形成されたｐ
   チャネル型ＭＩＳＦＥＴとが形成され、 前記半導体基板の主面の第３領域に、第２ビット線と、
   第２容量素子とが形成され、 第１配線を、第１絶縁膜に形成された第１コンタクトホ
   ールを介して前記第１拡散層の表面のシリサイド層に接
   続し、さらに前記第１絶縁膜に形成された第２コンタク
   トホールを介して前記第２拡散層の表面のシリサイド層
   に接続し、 前記第２ビット線を、前記第１絶縁膜に形成された第３
   コンタクトホールを介して前記半導体基板の第３拡散層
   の表面のシリサイド層に接続する半導体集積回路装置の
   製造方法であって、 前記第１絶縁膜は、ＳＯＧ膜を塗布した後、８００℃以
   下で酸化処理を施すことにより形成されることを特徴と
   する半導体集積回路装置の製造方法。
5. 【請求項５】 半導体基板の主面の第１領域に、メモリ
   セル選択用ＭＩＳＦＥＴと、前記メモリセル選択用ＭＩ
   ＳＦＥＴのソース、ドレインの一方に接続された第１ビ
   ット線と、前記ソース、ドレインの他方に接続された第
   １容量素子とからなるメモリセルが形成され、 前記半導体基板の主面の第２領域に、ソース、ドレイン
   を構成する第１拡散層の表面にシリサイド層が形成され
   たｎチャネル型ＭＩＳＦＥＴと、ソース、ドレインを構
   成する第２拡散層の表面にシリサイド層が形成されたｐ
   チャネル型ＭＩＳＦＥＴとが形成され、 前記半導体基板の主面の第３領域に、第２ビット線と、
   第２容量素子とが形成され、 第１配線を、第１絶縁膜に形成された第１コンタクトホ
   ールを介して前記第１拡散層の表面のシリサイド層に接
   続し、さらに前記第１絶縁膜に形成された第２コンタク
   トホールを介して前記第２拡散層の表面のシリサイド層
   に接続し、 前記第２ビット線を、前記第１絶縁膜に形成された第３
   コンタクトホールを介して前記半導体基板の第３拡散層
   の表面のシリサイド層に接続し、 前記第１〜第３コンタクトホールの内部に、チタン膜、
   第１窒化チタン膜、第２窒化チタン膜およびタングステ
   ン膜が下層から順に堆積された積層膜からなるプラグを
   埋め込む半導体集積回路装置の製造方法であって、 前記第１絶縁膜は、ＳＯＧ膜を塗布した後、８００℃以
   下の酸化処理を施すことにより形成され、前記チタン膜
   は高指向性スパッタリング法、前記第１窒化チタン膜は
   スパッタリング法、前記第２窒化チタン膜および前記タ
   ングステン膜はＣＶＤ法で堆積されることを特徴とする
   半導体集積回路装置の製造方法。