JP4064695B2 - 半導体装置の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000006243 chemical reaction Methods 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 37
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical group [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 28
- 238000000137 annealing Methods 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 35
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 28
- 229910052718 tin Inorganic materials 0.000 description 28
- 239000000126 substance Substances 0.000 description 21
- 238000005530 etching Methods 0.000 description 15
- 239000000243 solution Substances 0.000 description 15
- 239000000758 substrate Substances 0.000 description 13
- 229910004298 SiO 2 Inorganic materials 0.000 description 12
- 238000009413 insulation Methods 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 229910052697 platinum Inorganic materials 0.000 description 8
- 238000000151 deposition Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 229910052741 iridium Inorganic materials 0.000 description 6
- 229910052707 ruthenium Inorganic materials 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008595 infiltration Effects 0.000 description 4
- 238000001764 infiltration Methods 0.000 description 4
- 230000035515 penetration Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910004166 TaN Inorganic materials 0.000 description 3
- 229910004200 TaSiN Inorganic materials 0.000 description 3
- 229910008482 TiSiN Inorganic materials 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000002848 electrochemical method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000000053 physical method Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- LKJPSUCKSLORMF-UHFFFAOYSA-N Monolinuron Chemical compound CON(C)C(=O)NC1=CC=C(Cl)C=C1 LKJPSUCKSLORMF-UHFFFAOYSA-N 0.000 description 2
- 229910019899 RuO Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910010037 TiAlN Inorganic materials 0.000 description 2
- 229910008807 WSiN Inorganic materials 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- -1 oxynitrides Chemical class 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910019794 NbN Inorganic materials 0.000 description 1
- 229910004121 SrRuO Inorganic materials 0.000 description 1
- 229910004158 TaO Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002222 fluorine compounds Chemical class 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000001247 metal acetylides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- BFRGSJVXBIWTCF-UHFFFAOYSA-N niobium monoxide Inorganic materials [Nb]=O BFRGSJVXBIWTCF-UHFFFAOYSA-N 0.000 description 1
- 229910052762 osmium Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052702 rhenium Inorganic materials 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にキャパシタを含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年の半導体デバイスにおいては、微細化にともないキャパシタセル面積が減少する一方、キャパシタ容量は一定の値を確保することが要求されており、誘電体膜としてこれまでの酸窒化膜から、Ta2O5、STO、BSTなどの高誘電体材料の採用が検討されている。これら高誘電体材料の多くは酸化性雰囲気において成膜が行われ、また高誘電体材料自身が酸素を含んでいるため、ストレージノードとしては耐酸化性に優れた金属や導電性酸化物が求められる。また、より多くの電荷を蓄積するためにキャパシタ構造としてはシリンダと呼ばれる立体構造を用いる必要がある。
【０００３】
以上のことから、耐酸化性に優れた電極を用いたシリンダ構造の高誘電体キャパシタをDRAM(dynamic random-access memory)およびDRAM混載ロジックLSIに採用することが必要となっている。
【０００４】
RuやPt、Irなどの白金族元素は金属の中でも特に耐酸化性が強くストレージノードとして優れているが、一方で他の物質との密着性に問題があるため、サポート構造を有するシリンダ型キャパシタを形成する際には白金族とサポート膜の密着性だけでは薬液の染みこみを防ぐことができず、特願平01-315370に示されているように、白金族元素とサポート膜との間に密着性改善層、例えばTiN等、を成膜する必要がある。
【０００５】
図５（Ａ）〜（Ｉ）は、サポート構造を有するシリンダ型キャパシタの製造方法を示す半導体装置の断面図である。
まず、図５（Ａ）に示すように、半導体基板上にSiO2膜を成膜し、その後、フォトリソグラフィ及びエッチングにより、円柱状のホールを有するSiO2膜５０１を形成する。次に、そのホール内にＷプラグ５０２を形成する。Ｗプラグ５０２は、ストレージノード電極と基板とのコンタクトを取るための導電性のプラグである。次に、SiO2膜５０１及びＷプラグ５０２上に、シリンダを形成するための絶縁膜として、ストッパ窒化膜（SiN）５０３、サポート酸化膜(SiO2)５０４、サポート窒化膜(SiN)５０５、犠牲酸化膜(SiO2)５０６の順に堆積する。
【０００６】
次に、フォトリソグラフィ及びエッチングによりストッパ窒化膜５０３、サポート酸化膜５０４、サポート窒化膜５０５及び犠牲酸化膜５０６に円柱状のホールを形成し、図５（Ｂ）に示すように、ストッパ窒化膜５０３ａ、サポート酸化膜５０４ａ、サポート窒化膜５０５ａ及び犠牲酸化膜５０６ａを残す。
【０００７】
次に、図５（Ｃ）に示すように、基板全面に密着性改善層５０７として化学気相堆積(CVD)法によりTiNを10nm、続いて下部電極（ストレージノード電極）５０８を形成する。下部電極５０８としては、Ruをスパッタ法で15nm、続いてCVD法によりRuを30nm成膜する。CVD法で成膜されたTiN膜５０７及びRu膜５０８は、絶縁膜５０３ａ〜５０６ａに形成されたホールの形状に沿って堆積される。
【０００８】
次に、図５（Ｄ）に示すように、TiN膜５０７とRu膜５０８を成膜した後に、ダミーレジスト５０９をスピンコートし、CMP法により絶縁膜５０３ａ〜５０６ａの上方のRu層５０８を除去する。すると、Ru層５０８ａが残る。
【０００９】
次に、ドライエッチングにより基板表面のTiN膜５０７等を除去し、図５（Ｅ）に示すようにTiN膜５０７ａを残す。
【００１０】
次に、サポートSiN層５０５ａをエッチング停止層として用いて、犠牲酸化膜５０６ａをHF系の薬液でエッチングし、図５（Ｆ）の状態にする。
【００１１】
次に、アッシングによりダミーレジスト５０９を除去し、図５（Ｇ）の状態にする。密着性改善層としてのTiN膜５０７ａを成膜しているために、サポートSiN膜５０５ａとTiN膜５０７ａの間、及びTiN膜５０７ａとRu膜５０８ａの間の密着性は良好で、薬液の染みこみは起こらない。この状態でシリンダ形状の下部電極５０８ａは形成されるが、シリンダ形状の下部電極５０８ａの外側は密着性改善層のTiN膜５０７ａが露出している。この状態で、基板表面にTa2O5を成膜すると、Ta2O5膜とTiN膜５０７ａが直接接触することになり、Ta2O5膜の絶縁特性が劣化する。その対策として、特願平01-315370にも示されているが、シリンダ外側のTiN膜５０７ａをTa2O5膜の成膜前に除去する必要がある。
【００１２】
TiN膜５０７ａの露出部分をウエットエッチングにより除去し、図５（Ｈ）の状態にする。TiN膜５０７ａの除去には、硫酸過水溶液を用いるが、下部電極５０８ａの白金族元素にピンホールがあると硫酸過水溶液５１０がこのピンホールに染みこむ。これにより、下地のコンタクトホール内に埋め込まれたＷプラグ５０２をエッチングし、コンタクト不良を引き起こすとともに、ひどい場合にはシリンダ倒れが発生するため、歩留まりを劣化させるといった問題が生じている。
【００１３】
その後、図５（Ｉ）に示すように、基板全面に、絶縁膜（Ta2O5膜）５１１及び上部電極（Ru膜）５１２を成膜する。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、絶縁膜と白金族電極（下部電極）との間の密着性改善層を用いることなくサポート構造を有するシリンダ型キャパシタを作製することで、製造工程の工程数を削減し、基板とストレージノード電極（下部電極）とのコンタクト不良及びシリンダ倒れを防止し、歩留まりを向上させることである。
【００１５】
【課題を解決するための手段】
本発明の一観点によれば、（ａ）第１の膜と、該第１の膜上に形成された第２の膜と、該第２の膜上に形成された第３の膜とを含むサポート膜にホールを形成する工程と、（ｂ）前記サポート膜のホールにシリンダ形状の白金族の第１の電極を形成する工程と、（ｃ）前記第１の電極及び前記第２の膜の界面において化学的反応により反応層をアニールにより形成する工程と、（ｄ）前記第２の膜をストッパとして、前記第３の膜を除去する工程と、（ｅ）前記第１の電極上に誘電体膜を形成する工程と、（ｆ）前記誘電体膜上に導電性の第２の電極を形成する工程とを有する半導体装置の製造方法が提供される。
【００１６】
反応層は、エッチングの際の薬液の染み込みを防止することができるので、密着性改善層を用いることなく、シリンダ型キャパシタを作製することができる。そのため、製造工程の工程数を削減し、基板と第１の電極（下部電極）とのコンタクト不良及びシリンダ倒れを防止し、歩留まりを向上させることができる。
【００１７】
【発明の実施の形態】
（第１の実施形態）
図１（Ａ）〜（Ｈ）は、本発明の第１の実施形態によるサポート構造を有するシリンダ型キャパシタの製造方法を示す半導体装置の断面図である。
まず、図１（Ａ）に示すように、半導体基板上にSiO2膜を成膜し、その後、フォトリソグラフィ及びエッチングにより、円柱状のホールを有するSiO2膜１０１を形成する。次に、そのホール内にＷプラグ１０２を形成し、表面を平坦化する。Ｗプラグ１０２は、ストレージノード電極と基板とのコンタクトを取るための導電性のプラグである。次に、SiO2膜１０１及びＷプラグ１０２上に、ストッパSiN膜１０３を40nm、サポートSiO2膜１０４を100nm、サポートSi膜１０５を40nm、犠牲SiO2膜１０６を850nm成膜する。
【００１８】
次に、フォトリソグラフィ及びエッチングにより、ストッパSiN膜１０３、サポートSiO2膜１０４、サポートSi膜１０５、及び犠牲SiO2膜１０６に円柱状のコンタクトホールを形成し、図１（Ｂ）に示すように、ストッパSiN膜１０３ａ、サポートSiO2膜１０４ａ、サポートSi膜１０５ａ、及び犠牲SiO2膜１０６ａを残す。
【００１９】
次に、図１（Ｃ）に示すように、基板全面に下部電極１０７を成膜する。下部電極１０７の成膜方法を、以下説明する。まず、シード層としてPVD(physical vapor deposition)法によりRuを15nm成膜する。そのときの成膜条件は周波数13.56MHzでパワーを0.5〜4kW、Ar流量を10〜100sccm、圧力を10〜100mTorr、基板温度を100〜400℃とする。その後、CVD(chemical vapor deposition)法によりRuを30nm成膜する。そのときの成膜条件は原料にRu(EtCp)2を用い、Ru(EtCp)2の流量0.05〜0.35ccm、O2の流量40〜800sccm、キャリアガスとしてのArの流量100〜500sccm、成膜温度250〜400℃、成膜圧力0.1〜10Torrとする。ここで、Ru(EtCp)2は、Ru(C5H4C2H5)2である。
【００２０】
次に、図１（Ｄ）に示すように、アニールによりサポートSi膜１０５ａとRu膜１０７の界面に反応層１０８を形成させる。このときのアニール条件は、温度400〜700℃、圧力0.1Torr〜大気圧で、調圧に用いるガスはN2あるいはArである。通常、400℃以上の高温でアニールすると、SiとRuが反応してシリサイドを形成する。このシリサイドが反応層１０８である。反応層１０８は、Ru膜中の酸素濃度が低い場合は堆積膨張によりキャパシタの構造を破壊してしまうがCVD法にて成膜したRu膜１０７中には高濃度のO2（酸素）が含まれており、その結果、SiとRuの界面でSi、Ru、Oを含む非常に薄い反応層が形成され、それ以上の反応が進まない。下部電極１０７は酸素を含まないPVD-Ruをシード層として用いている。そのPVD-Ru膜は、コンタクトホールの側壁のサポートSi膜１０５ａとの界面部分での膜厚は3nm以下で非常に薄いため、CVD-Ru膜の成膜時に膜中に酸素が拡散し、Ru及びSiの界面以外でのシリサイド化反応の進行を抑制することができる。
【００２１】
次に、図１（Ｅ）に示すように、ダミー膜１０９としてフォトレジストをスピンコートする。次に、化学機械的研磨(CMP)にて犠牲SiO2膜１０６ａ上のRu膜１０７等を除去し、Ru膜１０７ａを残す。
【００２２】
次に、NH4Fの薬液によるウエットエッチング法により犠牲SiO2膜１０６ａを除去し、図１（Ｆ）の状態にする。この際、反応層１０８は、薬液の染み込みを防ぐエッチング停止層として機能する。反応層１０８は薬液の染みこみを防止することができるため、図５（Ａ）〜（Ｉ）の製造方法のように密着性改善層５０７を用いる必要がない。その結果、密着性改善層５０７の成膜工程（図５（Ｃ））及びシリンダ形成後の密着性改善層５０７ａの除去工程（図５（Ｈ））が省略でき、製造工程の工程数を削減することができる。また密着性改善層５０７ａの除去工程が必要ないため、たとえ下部電極１０７ａの白金族元素にピンホールがあっても薬液の染みこみは起こらず、コンタクト不良やシリンダ倒れが起こることはなく、歩留まりを向上させることができる。
【００２３】
次に、アッシングによりダミー膜１０９であるフォトレジストを除去し、図１（Ｇ）に示すように、シリンダ型の下部電極１０７ａを形成することができる。
【００２４】
次に、図１（Ｈ）に示すように、基板全面に、CVD法を用いて絶縁膜（Ta2O5膜）１１０を成膜し、UV-O3法にて酸化処理を行う。その後、Ta2O5膜１１０上に上部電極１１１を成膜する。上部電極１１１の成膜方法を、以下説明する。まず、シード層としてPVD-Ruを15nm成膜し、さらにその上にCVD-Ruを30nm成膜する。最後に、フォトリソグラフィ及びエッチングにより、上部電極１１１をパターニングし、シリンダ型キャパシタを形成する。
【００２５】
シリンダ型キャパシタは、下部電極１０７ａ、上部電極１１１及びその間に形成される絶縁膜１１０により構成される。下部電極１０７ａは、Ｗプラグ１０２を介してトランジスタに接続される。このシリンダ型キャパシタは、水平方向に連続して配列されている。サポートSi膜１０５ａ、SiO2膜１０４ａ及びSiN膜１０３ａは、絶縁性を有するので、隣接するキャパシタの下部電極１０７ａ同士は絶縁されている。すなわち、隣接するキャパシタは、絶縁されている。その詳細は、図２を参照しながら説明する。
【００２６】
図２は、上記のキャパシタを含むＤＲＡＭの半導体装置の断面図である。ＤＲＡＭは、複数のメモリセルを有する。図２では、２個のキャパシタ２０１，２０２及び２個のＭＯＳトランジスタ２０３，２０４を示すが、実際には多数のキャパシタ及びトランジスタの組みが存在する。
【００２７】
２個のキャパシタ２０１及び２０２は、それぞれ、図１（Ｈ）に示したキャパシタであり、下部電極１０７ａ、絶縁膜１１０及び上部電極１１１を有する。上部電極１１１の上には、例えばTiNの金属層２１１が形成される。金属層２１１は、Ｗプラグ２１２を介してプレート電位（電源電圧の１／２の電位）に接続される。
【００２８】
ｎチャネルＭＯＳトランジスタ２０３，２０４は、それぞれ、Ｗ層２２１及び多結晶Si層２２２からなるゲート、ソース２２３及びドレイン２２４を有する。ゲート２２１，２２２の周囲には、SiN層２１５，２１６が形成され、ゲート２２１，２２２の下にはゲート酸化膜を介してチャネル領域が形成される。ゲート２２１，２２２は、それ自身がワード線であり、ゲート配線層２３２を介して上部配線に接続される。ソース２２３は、ｎ型不純物領域であり、多結晶Si層２１３及びＷプラグ１０２を介して、キャパシタの下部電極１０７ａに接続される。ドレイン２２４は、ｎ型不純物領域であり、２個のトランジスタ２０３，２０４の共有ドレインであり、多結晶Si層２１４を介してビット線に接続される。酸化膜２３１は、埋め込み酸化膜である。トランジスタ２３３は、センスアンプ又はデコーダを構成するためのトランジスタである。
【００２９】
トランジスタ２０３及び２０４の製造方法を説明する。上記のキャパシタ２０１及び２０２を形成する前に、トランジスタ２０３及び２０４を形成する。まず、半導体基板（Si基板）上に、ゲート酸化膜を形成する。次に、所定パターンの多結晶Si層２２２及びＷ層２２１を形成する。次に、ｎ型不純物のイオン注入により、ソース２２３及びドレイン２２４を形成する。次に、SiN層２１５，２１６を形成する。次に、多結晶Si層２１４を形成する。以上で、トランジスタ２０３及び２０４が完成する。この後、上記のキャパシタ２０１及び２０２を形成する。
【００３０】
なお、上記実施形態において、Si膜１０５ａとRu膜１０７のシリサイド化反応を抑制するためにCVD-Ru膜を用いたが、PVD-Ru膜を用いた場合にも成膜時に5〜100sccmのO2を添加することで膜中の酸素含有量が増加し、界面に形成される非常に薄い反応層によってそれ以上のシリサイド化反応を抑制することが可能である。
【００３１】
また、サポート膜１０５は、Si又はSi化合物が好ましい。例えば、サポート膜１０５は、Si，SiO2，SiN，SiCなど、Siを含む酸化物、窒化物、弗化物、酸窒化物、炭化物よりなる群から選ばれた１種類以上の材料である。
【００３２】
また、上記実施形態において、下部電極１０７及び上部電極１１１の白金族元素としてRuを用いたが、Pt、Ir、RuO2、IrO2、SROでも良い。SROは、SrRuO3である。
【００３３】
また、上記実施形態において、白金族と化学的反応を生じるようなサポート膜１０５としてSiを用いたが、化学量論的組成よりもSiを多めに含むSiOやSiNでも良い。
【００３４】
また、上記実施形態において、コンタクトホールに埋め込むコンタクトメタル１０２にWを用いたが、WN、WSiN、TiN、TiSiN、TiAlN、TaN、TaSiN、Ru、Pt、Irでも良い。
【００３５】
また、上記実施形態において、サポート部分１０３〜１０５は下からSiN、SiO2、Siの3層構造になっているが、白金族と化学的反応を生じるようなサポート膜が含まれていればどのような層構造でも良い。
【００３６】
（第２の実施形態）
図３（Ａ）〜（Ｉ）は、本発明の第２の実施形態によるサポート構造を有するシリンダ型キャパシタの製造方法を示す半導体装置の断面図である。図３（Ａ）〜（Ｇ）の工程は、上記の図１（Ａ）〜（Ｇ）の工程と同様である。ただし、図１（Ａ）ではサポート膜１０５としてSiを用いたが、図３（Ａ）ではサポート膜１０５としてTiNを用いる点が異なる。
【００３７】
まず、図３（Ａ）に示すように、SiO2膜１０１のコンタクトホールにＷプラグ１０２が埋め込まれた状態で平坦化された下地上に、ストッパSiN膜１０３を40nm、サポートSiO2膜１０４を100nm、サポートTiN膜１０５を40nm、犠牲SiO2膜１０６を850nm成膜する。
【００３８】
次に、フォトリソグラフィ及びエッチングにより、膜１０３〜１０６にコンタクトホールを形成し、図３（Ｂ）に示すように膜１０３ａ〜１０６ａを残す。
【００３９】
次に、図３（Ｃ）に示すように、基板全面に下部電極１０７を以下のように形成する。まず、シード層としてPVD-Ruを15nm成膜する。そのときの成膜条件は周波数13.56MHzでパワーを0.5〜4kW、Ar流量を10〜100sccm、圧力を10〜100mTorr、基板温度を100〜400℃とする。その後、その上にCVD-Ruを30nm成膜する。そのときの成膜条件は原料にRu(EtCp)2を用い、Ru(EtCp)2の流量0.05〜0.35ccm、O2の流量40〜800sccm、キャリアガスとしてのArの流量100〜500sccm、成膜温度250〜400℃、成膜圧力0.1〜10Torrとする。
【００４０】
次に、図３（Ｄ）に示すように、アニールによりサポートTiN膜１０５ａとRu膜１０７の界面に反応層１０８を形成させる。このときのアニール条件は温度400〜700℃、圧力0.1〜10Torrで、調圧に用いるガスはN2あるいはArである。
【００４１】
次に、図３（Ｅ）に示すように、ダミー膜１０９としてフォトレジストをスピンコートする。その後、CMPにて犠牲SiO2膜１０６ａ上のRu膜１０７等を除去し、Ru膜１０７ａを残す。
【００４２】
次に、NH4Fによるウエットエッチング法により犠牲SiO2膜１０６ａを除去し、図３（Ｆ）の状態にする。この際、反応層１０８は、薬液の染み込みを防ぐエッチング停止層として機能する。反応層１０８は薬液の染みこみを防止することができるため、図５（Ａ）〜（Ｉ）の製造方法に比べ、密着性改善層５０７の成膜工程（図５（Ｃ））及びシリンダ形成後の密着性改善層５０７ａの除去工程（図５（Ｈ））が省略でき、製造工程の工程数を削減することができる。また、密着性改善層５０７ａの除去工程が必要ないため、たとえ下部電極１０７ａの白金族元素にピンホールがあっても薬液の染みこみは起こらず、コンタクト不良やシリンダ倒れが起こることはなく、歩留まりを向上させることができる。
【００４３】
次に、アッシングによりダミー膜１０９であるフォトレジストを除去することにより、図３（Ｇ）に示すように、シリンダ型の下部電極１０７ａを形成することができる。TiN膜１０５ａ自身は導電性であるため、この状態では隣接する下部電極１０７ａ間の絶縁性を確保することができない。
【００４４】
そこで、この後、ドライエッチング法によりTiN膜１０５ａを除去し、図３（Ｈ）の状態にする。なお、TiN膜１０５ａ及び反応膜１０８の双方を除去してもよいし、TiN膜１０５ａ及び反応膜１０８のいずれか一方のみを除去してもよい。少なくともいずれか一方を除去することにより、隣接する下部電極１０７ａ間の絶縁性を確保することができる。反応膜１０８は、上記の図３（Ｆ）にて犠牲SiO2膜１０６ａを除去するための薬液の染み込みを防止するためのものであるため、犠牲SiO2膜１０６ａの除去工程の後であれば、反応膜１０８を除去しても問題はない。また、サポート膜１０５として導電膜を用いた場合に限定されず、絶縁膜を用いた場合にも、サポート膜１０５ａ及び反応膜１０８の双方又はいずれか一方を除去してもよい。また、この除去工程は、ドライエッチング法又はウエットエッチング法により除去することができる。
【００４５】
次に、図３（Ｉ）に示すように、基板全面にCVD法を用いて絶縁膜（Ta2O5膜）３０１を成膜し、UV-O3法にて酸化処理を行う。その後、Ta2O5膜３０１上に上部電極３０２を以下のように形成する。まず、シード層としてPVD-Ru膜を15nm成膜し、さらに、その上にCVD-Ru膜を30nm成膜する。最後に、フォトリソグラフィ及びエッチングにより、上部電極３０２をパターニングし、シリンダ型キャパシタを形成する。トランジスタ等の製造方法は、上記の図２及びその説明と同じである。
【００４６】
なお、上記実施形態において、下部電極１０７及び上部電極３０２の白金族元素としてRuを用いたが、Pt、Ir、RuO2、IrO2、SROでも良い。
【００４７】
また、上記実施形態において、白金族と化学的反応を生じるようなサポート膜１０５としてTiNを用いたが、Ti 、Ta、Nb、W、TaN、NbN、WN、TiO、TaO、NbO、TiSiN、TaSiNでも良い。また、サポート膜１０５は、高融点金属よりなる群から選ばれた一種類以上の金属、又はこれらの合金、又はこれらを含む化合物が好ましい。例えば、サポート膜１０５は、Ti，Ta，Nb，Wなどの高融点金属よりなる群から選ばれた一種類以上の金属、もしくはこれらの合金、もしくは酸化物、窒化物、珪化物、酸窒化物、窒化珪化物である。
【００４８】
また、上記実施形態において、コンタクトホールに埋め込むコンタクトメタル１０２としてWを用いたが、WN、WSiN、TiN、TiSiN、TiAlN、TaN、TaSiN、Ru、Pt、Irでも良い。
【００４９】
また、上記実施形態において、サポート部１０３〜１０５は下からSiN、SiO2、TiNの3層構造になっているが、白金族と化学的反応を生じるようなサポート膜が含まれていればどのような層構造でも良い。
【００５０】
（第３の実施形態）
図４（Ａ）〜（Ｉ）は、本発明の第３の実施形態によるサポート構造を有するシリンダ型キャパシタの製造方法を示す半導体装置の断面図である。第３の実施形態は、上記の第１の実施形態（図１（Ａ）〜（Ｈ））の製造方法を改良したものである。
【００５１】
図１（Ｈ）において、反応層１０８は、Si、Ru、Oを含む薄い層である。その反応層１０８とTa2O5膜１１０が接触する部分でのリーク電流の増大が起こるような場合には、キャパシタの特性が劣化する。また、サポート膜が導電性である場合には、隣接する下部電極１０７ａ間での絶縁性を確保することができなくなってしまう。第３の実施形態では、以下の方法によりTa2O5膜及び下部電極１０７ａ間の絶縁性を確保する。
【００５２】
図４（Ａ）〜（Ｇ）の工程は、上記の図１（Ａ）〜（Ｇ）の工程と同じである。図４（Ａ）〜（Ｇ）の工程の後、以下の工程を行う。
図４（Ｈ）に示すように、温度200℃〜500℃でO2の雰囲気中での熱処理を行うことで、反応層１０８及びサポート膜１０５ａの表面を酸化し、酸化膜（絶縁膜）４０１を形成する。酸化膜４０１を形成することにより、Ta2O5膜の絶縁性、及び隣接する下部電極１０７ａ間の絶縁性を強化することができ、Ta2O5膜自身及び下部電極１０７ａ間のリーク電流を防止することができる。なお、反応層１０８及びサポート膜１０５ａの表面だけでなく全体を酸化させてよいし、反応層１０８のみを酸化させてもよい。
サポート膜を酸化することにより、下部電極１０７ａ間の絶縁性を確保することができる。また、反応層１０８を酸化することにより、Ta2O5膜及び反応層１０８の反応を防ぎ、Ta2O5膜の絶縁性を確保することができる。
【００５３】
また、第３の実施形態は、第２の実施形態（図３（Ａ）〜（Ｉ））にも適用することができる。第２の実施形態では、サポート膜１０５として導電性のTiN膜を使用している。その場合、図３（Ｇ）の状態では、サポート膜１０５を介して下部電極１０７ａ間が導通してしまう。
【００５４】
この場合も、図４（Ｈ）に示すように、温度200℃〜500℃でO2雰囲気中での熱処理を行うことで、反応層１０８及びTiN膜１０５ａの表面を酸化し、酸化膜４０１を形成することができる。酸化膜４０１は、絶縁性物質であるので、下部電極１０７ａ間の絶縁性を確保することができる。なお、反応層１０８及びサポート膜１０５ａの表面だけでなく全体を酸化させてもよい。
【００５５】
なお、上記の酸化工程は、サポート膜１０５ａ及び反応膜１０８の材質に応じて、サポート膜１０５ａ、反応層１０８、又はその両者の表面又は全体を酸化させて絶縁物にすることができる。また、酸化工程は、ウエット法又はアニール法により酸化することができる。
【００５６】
次に、図４（Ｉ）に示すように、基板全面にCVD法を用いて絶縁膜（Ta2O5膜）４０２を成膜し、UV-O3法にて酸化処理を行う。その後、Ta2O5膜４０２上に上部電極４０３を以下のように形成する。まず、シード層としてPVD-Ru膜を15nm成膜し、さらに、その上にCVD-Ru膜を30nm成膜する。最後に、フォトリソグラフィ及びエッチングにより、上部電極４０３をパターニングし、シリンダ型キャパシタを形成する。トランジスタ等の製造方法は、上記の図２及びその説明と同じである。
【００５７】
以上のように、第１〜第３の実施形態によれば、サポート膜１０５として、白金族と化学的反応を生じるような特性を持つ膜を用いる。白金族の下部電極１０７成膜後に、サポート膜１０５と下部電極（白金族）１０７の界面に反応層１０８を形成し、この反応層１０８によりサポート膜１０５ａ上部の犠牲膜１０６ａを除去する際の薬液の染みこみを防止する。サポート膜１０５a、又はサポート膜１０５ａと下部電極（白金族）１０７の界面反応層１０８が導電性である場合には、図４（Ｈ）に示すように犠牲膜１０６ａ除去後に酸化処理を行うか、あるいは図３（Ｈ）に示すようにエッチングによりサポート膜（導電性膜）１０５ａを除去することで、下部電極１０７ａ間の絶縁性を確保する。
【００５８】
反応層１０８は、薬液の染み込みを防ぐエッチング停止層として機能する。反応層１０８は薬液の染みこみを防止することができるため、図５（Ａ）〜（Ｉ）の製造方法のように密着性改善層５０７を用いる必要がない。その結果、密着性改善層５０７の成膜工程（図５（Ｃ））及びシリンダ形成後の密着性改善層５０７ａの除去工程（図５（Ｈ））が省略でき、製造工程の工程数を削減することができる。また密着性改善層５０７ａの除去工程が必要ないため、たとえ下部電極１０７ａの白金族元素にピンホールがあっても薬液の染みこみは起こらず、コンタクト不良やシリンダ倒れが起こることはなく、歩留まりを向上させることができる。
【００５９】
なお、白金族の下部電極１０７及び上部電極１１１等は、Ru、Ir、Re、Pt、Pd、Rh、Osよりなる群から選ばれた１種類以上の材料、又はこれらの合金若しくは酸化物が好ましい。
【００６０】
また、下部電極１０７及び上部電極１１１等は、物理的方法、化学的方法又は電気化学的方法により形成することができる。同様に、サポート膜１０５も、物理的方法、化学的方法又は電気化学的方法により形成することができる。物理的方法としてはスパッタ法等であり、化学的方法としてはCVD法等であり、電気化学的方法としてはメッキ法等である。
【００６１】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００６２】
【発明の効果】
以上説明したように、反応層は、エッチングの際の薬液の染み込みを防止することができるので、密着性改善層を用いることなく、シリンダ型キャパシタを作製することができる。そのため、製造工程の工程数を削減し、基板と第１の電極（下部電極）とのコンタクト不良及びシリンダ倒れを防止し、歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】図１（Ａ）〜（Ｈ）は本発明の第１の実施形態によるサポート構造を有するシリンダ型キャパシタの製造方法を示す半導体装置の断面図である。
【図２】キャパシタを含むＤＲＡＭの半導体装置の断面図である。
【図３】図３（Ａ）〜（Ｉ）は本発明の第２の実施形態によるサポート構造を有するシリンダ型キャパシタの製造方法を示す半導体装置の断面図である。
【図４】図４（Ａ）〜（Ｉ）は本発明の第３の実施形態によるサポート構造を有するシリンダ型キャパシタの製造方法を示す半導体装置の断面図である。
【図５】図５（Ａ）〜（Ｉ）はサポート構造を有するシリンダ型キャパシタの製造方法を示す半導体装置の断面図である。
【符号の説明】
１０１ SiO2膜
１０２ Ｗプラグ
１０３ ストッパSiN膜
１０４ サポートSiO2膜
１０５ サポートSi膜
１０６ 犠牲SiO2膜
１０７ 下部電極
１０８ 反応層
１０９ ダミー膜
１１０ 絶縁膜
１１１ 上部電極
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にキャパシタを含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年の半導体デバイスにおいては、微細化にともないキャパシタセル面積が減少する一方、キャパシタ容量は一定の値を確保することが要求されており、誘電体膜としてこれまでの酸窒化膜から、Ta2O5、STO、BSTなどの高誘電体材料の採用が検討されている。これら高誘電体材料の多くは酸化性雰囲気において成膜が行われ、また高誘電体材料自身が酸素を含んでいるため、ストレージノードとしては耐酸化性に優れた金属や導電性酸化物が求められる。また、より多くの電荷を蓄積するためにキャパシタ構造としてはシリンダと呼ばれる立体構造を用いる必要がある。
【０００３】
以上のことから、耐酸化性に優れた電極を用いたシリンダ構造の高誘電体キャパシタをDRAM(dynamic random-access memory)およびDRAM混載ロジックLSIに採用することが必要となっている。
【０００４】
RuやPt、Irなどの白金族元素は金属の中でも特に耐酸化性が強くストレージノードとして優れているが、一方で他の物質との密着性に問題があるため、サポート構造を有するシリンダ型キャパシタを形成する際には白金族とサポート膜の密着性だけでは薬液の染みこみを防ぐことができず、特願平01-315370に示されているように、白金族元素とサポート膜との間に密着性改善層、例えばTiN等、を成膜する必要がある。
【０００５】
図５（Ａ）〜（Ｉ）は、サポート構造を有するシリンダ型キャパシタの製造方法を示す半導体装置の断面図である。
まず、図５（Ａ）に示すように、半導体基板上にSiO2膜を成膜し、その後、フォトリソグラフィ及びエッチングにより、円柱状のホールを有するSiO2膜５０１を形成する。次に、そのホール内にＷプラグ５０２を形成する。Ｗプラグ５０２は、ストレージノード電極と基板とのコンタクトを取るための導電性のプラグである。次に、SiO2膜５０１及びＷプラグ５０２上に、シリンダを形成するための絶縁膜として、ストッパ窒化膜（SiN）５０３、サポート酸化膜(SiO2)５０４、サポート窒化膜(SiN)５０５、犠牲酸化膜(SiO2)５０６の順に堆積する。
【０００６】
次に、フォトリソグラフィ及びエッチングによりストッパ窒化膜５０３、サポート酸化膜５０４、サポート窒化膜５０５及び犠牲酸化膜５０６に円柱状のホールを形成し、図５（Ｂ）に示すように、ストッパ窒化膜５０３ａ、サポート酸化膜５０４ａ、サポート窒化膜５０５ａ及び犠牲酸化膜５０６ａを残す。
【０００７】
次に、図５（Ｃ）に示すように、基板全面に密着性改善層５０７として化学気相堆積(CVD)法によりTiNを10nm、続いて下部電極（ストレージノード電極）５０８を形成する。下部電極５０８としては、Ruをスパッタ法で15nm、続いてCVD法によりRuを30nm成膜する。CVD法で成膜されたTiN膜５０７及びRu膜５０８は、絶縁膜５０３ａ〜５０６ａに形成されたホールの形状に沿って堆積される。
【０００８】
次に、図５（Ｄ）に示すように、TiN膜５０７とRu膜５０８を成膜した後に、ダミーレジスト５０９をスピンコートし、CMP法により絶縁膜５０３ａ〜５０６ａの上方のRu層５０８を除去する。すると、Ru層５０８ａが残る。
【０００９】
次に、ドライエッチングにより基板表面のTiN膜５０７等を除去し、図５（Ｅ）に示すようにTiN膜５０７ａを残す。
【００１０】
次に、サポートSiN層５０５ａをエッチング停止層として用いて、犠牲酸化膜５０６ａをHF系の薬液でエッチングし、図５（Ｆ）の状態にする。
【００１１】
次に、アッシングによりダミーレジスト５０９を除去し、図５（Ｇ）の状態にする。密着性改善層としてのTiN膜５０７ａを成膜しているために、サポートSiN膜５０５ａとTiN膜５０７ａの間、及びTiN膜５０７ａとRu膜５０８ａの間の密着性は良好で、薬液の染みこみは起こらない。この状態でシリンダ形状の下部電極５０８ａは形成されるが、シリンダ形状の下部電極５０８ａの外側は密着性改善層のTiN膜５０７ａが露出している。この状態で、基板表面にTa2O5を成膜すると、Ta2O5膜とTiN膜５０７ａが直接接触することになり、Ta2O5膜の絶縁特性が劣化する。その対策として、特願平01-315370にも示されているが、シリンダ外側のTiN膜５０７ａをTa2O5膜の成膜前に除去する必要がある。
【００１２】
TiN膜５０７ａの露出部分をウエットエッチングにより除去し、図５（Ｈ）の状態にする。TiN膜５０７ａの除去には、硫酸過水溶液を用いるが、下部電極５０８ａの白金族元素にピンホールがあると硫酸過水溶液５１０がこのピンホールに染みこむ。これにより、下地のコンタクトホール内に埋め込まれたＷプラグ５０２をエッチングし、コンタクト不良を引き起こすとともに、ひどい場合にはシリンダ倒れが発生するため、歩留まりを劣化させるといった問題が生じている。
【００１３】
その後、図５（Ｉ）に示すように、基板全面に、絶縁膜（Ta2O5膜）５１１及び上部電極（Ru膜）５１２を成膜する。
【００１４】
【発明が解決しようとする課題】
本発明の目的は、絶縁膜と白金族電極（下部電極）との間の密着性改善層を用いることなくサポート構造を有するシリンダ型キャパシタを作製することで、製造工程の工程数を削減し、基板とストレージノード電極（下部電極）とのコンタクト不良及びシリンダ倒れを防止し、歩留まりを向上させることである。
【００１５】
【課題を解決するための手段】
本発明の一観点によれば、（ａ）第１の膜と、該第１の膜上に形成された第２の膜と、該第２の膜上に形成された第３の膜とを含むサポート膜にホールを形成する工程と、（ｂ）前記サポート膜のホールにシリンダ形状の白金族の第１の電極を形成する工程と、（ｃ）前記第１の電極及び前記第２の膜の界面において化学的反応により反応層をアニールにより形成する工程と、（ｄ）前記第２の膜をストッパとして、前記第３の膜を除去する工程と、（ｅ）前記第１の電極上に誘電体膜を形成する工程と、（ｆ）前記誘電体膜上に導電性の第２の電極を形成する工程とを有する半導体装置の製造方法が提供される。
【００１６】
反応層は、エッチングの際の薬液の染み込みを防止することができるので、密着性改善層を用いることなく、シリンダ型キャパシタを作製することができる。そのため、製造工程の工程数を削減し、基板と第１の電極（下部電極）とのコンタクト不良及びシリンダ倒れを防止し、歩留まりを向上させることができる。
【００１７】
【発明の実施の形態】
（第１の実施形態）
図１（Ａ）〜（Ｈ）は、本発明の第１の実施形態によるサポート構造を有するシリンダ型キャパシタの製造方法を示す半導体装置の断面図である。
まず、図１（Ａ）に示すように、半導体基板上にSiO2膜を成膜し、その後、フォトリソグラフィ及びエッチングにより、円柱状のホールを有するSiO2膜１０１を形成する。次に、そのホール内にＷプラグ１０２を形成し、表面を平坦化する。Ｗプラグ１０２は、ストレージノード電極と基板とのコンタクトを取るための導電性のプラグである。次に、SiO2膜１０１及びＷプラグ１０２上に、ストッパSiN膜１０３を40nm、サポートSiO2膜１０４を100nm、サポートSi膜１０５を40nm、犠牲SiO2膜１０６を850nm成膜する。
【００１８】
次に、フォトリソグラフィ及びエッチングにより、ストッパSiN膜１０３、サポートSiO2膜１０４、サポートSi膜１０５、及び犠牲SiO2膜１０６に円柱状のコンタクトホールを形成し、図１（Ｂ）に示すように、ストッパSiN膜１０３ａ、サポートSiO2膜１０４ａ、サポートSi膜１０５ａ、及び犠牲SiO2膜１０６ａを残す。
【００１９】
次に、図１（Ｃ）に示すように、基板全面に下部電極１０７を成膜する。下部電極１０７の成膜方法を、以下説明する。まず、シード層としてPVD(physical vapor deposition)法によりRuを15nm成膜する。そのときの成膜条件は周波数13.56MHzでパワーを0.5〜4kW、Ar流量を10〜100sccm、圧力を10〜100mTorr、基板温度を100〜400℃とする。その後、CVD(chemical vapor deposition)法によりRuを30nm成膜する。そのときの成膜条件は原料にRu(EtCp)2を用い、Ru(EtCp)2の流量0.05〜0.35ccm、O2の流量40〜800sccm、キャリアガスとしてのArの流量100〜500sccm、成膜温度250〜400℃、成膜圧力0.1〜10Torrとする。ここで、Ru(EtCp)2は、Ru(C5H4C2H5)2である。
【００２０】
次に、図１（Ｄ）に示すように、アニールによりサポートSi膜１０５ａとRu膜１０７の界面に反応層１０８を形成させる。このときのアニール条件は、温度400〜700℃、圧力0.1Torr〜大気圧で、調圧に用いるガスはN2あるいはArである。通常、400℃以上の高温でアニールすると、SiとRuが反応してシリサイドを形成する。このシリサイドが反応層１０８である。反応層１０８は、Ru膜中の酸素濃度が低い場合は堆積膨張によりキャパシタの構造を破壊してしまうがCVD法にて成膜したRu膜１０７中には高濃度のO2（酸素）が含まれており、その結果、SiとRuの界面でSi、Ru、Oを含む非常に薄い反応層が形成され、それ以上の反応が進まない。下部電極１０７は酸素を含まないPVD-Ruをシード層として用いている。そのPVD-Ru膜は、コンタクトホールの側壁のサポートSi膜１０５ａとの界面部分での膜厚は3nm以下で非常に薄いため、CVD-Ru膜の成膜時に膜中に酸素が拡散し、Ru及びSiの界面以外でのシリサイド化反応の進行を抑制することができる。
【００２１】
次に、図１（Ｅ）に示すように、ダミー膜１０９としてフォトレジストをスピンコートする。次に、化学機械的研磨(CMP)にて犠牲SiO2膜１０６ａ上のRu膜１０７等を除去し、Ru膜１０７ａを残す。
【００２２】
次に、NH4Fの薬液によるウエットエッチング法により犠牲SiO2膜１０６ａを除去し、図１（Ｆ）の状態にする。この際、反応層１０８は、薬液の染み込みを防ぐエッチング停止層として機能する。反応層１０８は薬液の染みこみを防止することができるため、図５（Ａ）〜（Ｉ）の製造方法のように密着性改善層５０７を用いる必要がない。その結果、密着性改善層５０７の成膜工程（図５（Ｃ））及びシリンダ形成後の密着性改善層５０７ａの除去工程（図５（Ｈ））が省略でき、製造工程の工程数を削減することができる。また密着性改善層５０７ａの除去工程が必要ないため、たとえ下部電極１０７ａの白金族元素にピンホールがあっても薬液の染みこみは起こらず、コンタクト不良やシリンダ倒れが起こることはなく、歩留まりを向上させることができる。
【００２３】
次に、アッシングによりダミー膜１０９であるフォトレジストを除去し、図１（Ｇ）に示すように、シリンダ型の下部電極１０７ａを形成することができる。
【００２４】
次に、図１（Ｈ）に示すように、基板全面に、CVD法を用いて絶縁膜（Ta2O5膜）１１０を成膜し、UV-O3法にて酸化処理を行う。その後、Ta2O5膜１１０上に上部電極１１１を成膜する。上部電極１１１の成膜方法を、以下説明する。まず、シード層としてPVD-Ruを15nm成膜し、さらにその上にCVD-Ruを30nm成膜する。最後に、フォトリソグラフィ及びエッチングにより、上部電極１１１をパターニングし、シリンダ型キャパシタを形成する。
【００２５】
シリンダ型キャパシタは、下部電極１０７ａ、上部電極１１１及びその間に形成される絶縁膜１１０により構成される。下部電極１０７ａは、Ｗプラグ１０２を介してトランジスタに接続される。このシリンダ型キャパシタは、水平方向に連続して配列されている。サポートSi膜１０５ａ、SiO2膜１０４ａ及びSiN膜１０３ａは、絶縁性を有するので、隣接するキャパシタの下部電極１０７ａ同士は絶縁されている。すなわち、隣接するキャパシタは、絶縁されている。その詳細は、図２を参照しながら説明する。
【００２６】
図２は、上記のキャパシタを含むＤＲＡＭの半導体装置の断面図である。ＤＲＡＭは、複数のメモリセルを有する。図２では、２個のキャパシタ２０１，２０２及び２個のＭＯＳトランジスタ２０３，２０４を示すが、実際には多数のキャパシタ及びトランジスタの組みが存在する。
【００２７】
２個のキャパシタ２０１及び２０２は、それぞれ、図１（Ｈ）に示したキャパシタであり、下部電極１０７ａ、絶縁膜１１０及び上部電極１１１を有する。上部電極１１１の上には、例えばTiNの金属層２１１が形成される。金属層２１１は、Ｗプラグ２１２を介してプレート電位（電源電圧の１／２の電位）に接続される。
【００２８】
ｎチャネルＭＯＳトランジスタ２０３，２０４は、それぞれ、Ｗ層２２１及び多結晶Si層２２２からなるゲート、ソース２２３及びドレイン２２４を有する。ゲート２２１，２２２の周囲には、SiN層２１５，２１６が形成され、ゲート２２１，２２２の下にはゲート酸化膜を介してチャネル領域が形成される。ゲート２２１，２２２は、それ自身がワード線であり、ゲート配線層２３２を介して上部配線に接続される。ソース２２３は、ｎ型不純物領域であり、多結晶Si層２１３及びＷプラグ１０２を介して、キャパシタの下部電極１０７ａに接続される。ドレイン２２４は、ｎ型不純物領域であり、２個のトランジスタ２０３，２０４の共有ドレインであり、多結晶Si層２１４を介してビット線に接続される。酸化膜２３１は、埋め込み酸化膜である。トランジスタ２３３は、センスアンプ又はデコーダを構成するためのトランジスタである。
【００２９】
トランジスタ２０３及び２０４の製造方法を説明する。上記のキャパシタ２０１及び２０２を形成する前に、トランジスタ２０３及び２０４を形成する。まず、半導体基板（Si基板）上に、ゲート酸化膜を形成する。次に、所定パターンの多結晶Si層２２２及びＷ層２２１を形成する。次に、ｎ型不純物のイオン注入により、ソース２２３及びドレイン２２４を形成する。次に、SiN層２１５，２１６を形成する。次に、多結晶Si層２１４を形成する。以上で、トランジスタ２０３及び２０４が完成する。この後、上記のキャパシタ２０１及び２０２を形成する。
【００３０】
なお、上記実施形態において、Si膜１０５ａとRu膜１０７のシリサイド化反応を抑制するためにCVD-Ru膜を用いたが、PVD-Ru膜を用いた場合にも成膜時に5〜100sccmのO2を添加することで膜中の酸素含有量が増加し、界面に形成される非常に薄い反応層によってそれ以上のシリサイド化反応を抑制することが可能である。
【００３１】
また、サポート膜１０５は、Si又はSi化合物が好ましい。例えば、サポート膜１０５は、Si，SiO2，SiN，SiCなど、Siを含む酸化物、窒化物、弗化物、酸窒化物、炭化物よりなる群から選ばれた１種類以上の材料である。
【００３２】
また、上記実施形態において、下部電極１０７及び上部電極１１１の白金族元素としてRuを用いたが、Pt、Ir、RuO2、IrO2、SROでも良い。SROは、SrRuO3である。
【００３３】
また、上記実施形態において、白金族と化学的反応を生じるようなサポート膜１０５としてSiを用いたが、化学量論的組成よりもSiを多めに含むSiOやSiNでも良い。
【００３４】
また、上記実施形態において、コンタクトホールに埋め込むコンタクトメタル１０２にWを用いたが、WN、WSiN、TiN、TiSiN、TiAlN、TaN、TaSiN、Ru、Pt、Irでも良い。
【００３５】
また、上記実施形態において、サポート部分１０３〜１０５は下からSiN、SiO2、Siの3層構造になっているが、白金族と化学的反応を生じるようなサポート膜が含まれていればどのような層構造でも良い。
【００３６】
（第２の実施形態）
図３（Ａ）〜（Ｉ）は、本発明の第２の実施形態によるサポート構造を有するシリンダ型キャパシタの製造方法を示す半導体装置の断面図である。図３（Ａ）〜（Ｇ）の工程は、上記の図１（Ａ）〜（Ｇ）の工程と同様である。ただし、図１（Ａ）ではサポート膜１０５としてSiを用いたが、図３（Ａ）ではサポート膜１０５としてTiNを用いる点が異なる。
【００３７】
まず、図３（Ａ）に示すように、SiO2膜１０１のコンタクトホールにＷプラグ１０２が埋め込まれた状態で平坦化された下地上に、ストッパSiN膜１０３を40nm、サポートSiO2膜１０４を100nm、サポートTiN膜１０５を40nm、犠牲SiO2膜１０６を850nm成膜する。
【００３８】
次に、フォトリソグラフィ及びエッチングにより、膜１０３〜１０６にコンタクトホールを形成し、図３（Ｂ）に示すように膜１０３ａ〜１０６ａを残す。
【００３９】
次に、図３（Ｃ）に示すように、基板全面に下部電極１０７を以下のように形成する。まず、シード層としてPVD-Ruを15nm成膜する。そのときの成膜条件は周波数13.56MHzでパワーを0.5〜4kW、Ar流量を10〜100sccm、圧力を10〜100mTorr、基板温度を100〜400℃とする。その後、その上にCVD-Ruを30nm成膜する。そのときの成膜条件は原料にRu(EtCp)2を用い、Ru(EtCp)2の流量0.05〜0.35ccm、O2の流量40〜800sccm、キャリアガスとしてのArの流量100〜500sccm、成膜温度250〜400℃、成膜圧力0.1〜10Torrとする。
【００４０】
次に、図３（Ｄ）に示すように、アニールによりサポートTiN膜１０５ａとRu膜１０７の界面に反応層１０８を形成させる。このときのアニール条件は温度400〜700℃、圧力0.1〜10Torrで、調圧に用いるガスはN2あるいはArである。
【００４１】
次に、図３（Ｅ）に示すように、ダミー膜１０９としてフォトレジストをスピンコートする。その後、CMPにて犠牲SiO2膜１０６ａ上のRu膜１０７等を除去し、Ru膜１０７ａを残す。
【００４２】
次に、NH4Fによるウエットエッチング法により犠牲SiO2膜１０６ａを除去し、図３（Ｆ）の状態にする。この際、反応層１０８は、薬液の染み込みを防ぐエッチング停止層として機能する。反応層１０８は薬液の染みこみを防止することができるため、図５（Ａ）〜（Ｉ）の製造方法に比べ、密着性改善層５０７の成膜工程（図５（Ｃ））及びシリンダ形成後の密着性改善層５０７ａの除去工程（図５（Ｈ））が省略でき、製造工程の工程数を削減することができる。また、密着性改善層５０７ａの除去工程が必要ないため、たとえ下部電極１０７ａの白金族元素にピンホールがあっても薬液の染みこみは起こらず、コンタクト不良やシリンダ倒れが起こることはなく、歩留まりを向上させることができる。
【００４３】
次に、アッシングによりダミー膜１０９であるフォトレジストを除去することにより、図３（Ｇ）に示すように、シリンダ型の下部電極１０７ａを形成することができる。TiN膜１０５ａ自身は導電性であるため、この状態では隣接する下部電極１０７ａ間の絶縁性を確保することができない。
【００４４】
そこで、この後、ドライエッチング法によりTiN膜１０５ａを除去し、図３（Ｈ）の状態にする。なお、TiN膜１０５ａ及び反応膜１０８の双方を除去してもよいし、TiN膜１０５ａ及び反応膜１０８のいずれか一方のみを除去してもよい。少なくともいずれか一方を除去することにより、隣接する下部電極１０７ａ間の絶縁性を確保することができる。反応膜１０８は、上記の図３（Ｆ）にて犠牲SiO2膜１０６ａを除去するための薬液の染み込みを防止するためのものであるため、犠牲SiO2膜１０６ａの除去工程の後であれば、反応膜１０８を除去しても問題はない。また、サポート膜１０５として導電膜を用いた場合に限定されず、絶縁膜を用いた場合にも、サポート膜１０５ａ及び反応膜１０８の双方又はいずれか一方を除去してもよい。また、この除去工程は、ドライエッチング法又はウエットエッチング法により除去することができる。
【００４５】
次に、図３（Ｉ）に示すように、基板全面にCVD法を用いて絶縁膜（Ta2O5膜）３０１を成膜し、UV-O3法にて酸化処理を行う。その後、Ta2O5膜３０１上に上部電極３０２を以下のように形成する。まず、シード層としてPVD-Ru膜を15nm成膜し、さらに、その上にCVD-Ru膜を30nm成膜する。最後に、フォトリソグラフィ及びエッチングにより、上部電極３０２をパターニングし、シリンダ型キャパシタを形成する。トランジスタ等の製造方法は、上記の図２及びその説明と同じである。
【００４６】
なお、上記実施形態において、下部電極１０７及び上部電極３０２の白金族元素としてRuを用いたが、Pt、Ir、RuO2、IrO2、SROでも良い。
【００４７】
また、上記実施形態において、白金族と化学的反応を生じるようなサポート膜１０５としてTiNを用いたが、Ti 、Ta、Nb、W、TaN、NbN、WN、TiO、TaO、NbO、TiSiN、TaSiNでも良い。また、サポート膜１０５は、高融点金属よりなる群から選ばれた一種類以上の金属、又はこれらの合金、又はこれらを含む化合物が好ましい。例えば、サポート膜１０５は、Ti，Ta，Nb，Wなどの高融点金属よりなる群から選ばれた一種類以上の金属、もしくはこれらの合金、もしくは酸化物、窒化物、珪化物、酸窒化物、窒化珪化物である。
【００４８】
また、上記実施形態において、コンタクトホールに埋め込むコンタクトメタル１０２としてWを用いたが、WN、WSiN、TiN、TiSiN、TiAlN、TaN、TaSiN、Ru、Pt、Irでも良い。
【００４９】
また、上記実施形態において、サポート部１０３〜１０５は下からSiN、SiO2、TiNの3層構造になっているが、白金族と化学的反応を生じるようなサポート膜が含まれていればどのような層構造でも良い。
【００５０】
（第３の実施形態）
図４（Ａ）〜（Ｉ）は、本発明の第３の実施形態によるサポート構造を有するシリンダ型キャパシタの製造方法を示す半導体装置の断面図である。第３の実施形態は、上記の第１の実施形態（図１（Ａ）〜（Ｈ））の製造方法を改良したものである。
【００５１】
図１（Ｈ）において、反応層１０８は、Si、Ru、Oを含む薄い層である。その反応層１０８とTa2O5膜１１０が接触する部分でのリーク電流の増大が起こるような場合には、キャパシタの特性が劣化する。また、サポート膜が導電性である場合には、隣接する下部電極１０７ａ間での絶縁性を確保することができなくなってしまう。第３の実施形態では、以下の方法によりTa2O5膜及び下部電極１０７ａ間の絶縁性を確保する。
【００５２】
図４（Ａ）〜（Ｇ）の工程は、上記の図１（Ａ）〜（Ｇ）の工程と同じである。図４（Ａ）〜（Ｇ）の工程の後、以下の工程を行う。
図４（Ｈ）に示すように、温度200℃〜500℃でO2の雰囲気中での熱処理を行うことで、反応層１０８及びサポート膜１０５ａの表面を酸化し、酸化膜（絶縁膜）４０１を形成する。酸化膜４０１を形成することにより、Ta2O5膜の絶縁性、及び隣接する下部電極１０７ａ間の絶縁性を強化することができ、Ta2O5膜自身及び下部電極１０７ａ間のリーク電流を防止することができる。なお、反応層１０８及びサポート膜１０５ａの表面だけでなく全体を酸化させてよいし、反応層１０８のみを酸化させてもよい。
サポート膜を酸化することにより、下部電極１０７ａ間の絶縁性を確保することができる。また、反応層１０８を酸化することにより、Ta2O5膜及び反応層１０８の反応を防ぎ、Ta2O5膜の絶縁性を確保することができる。
【００５３】
また、第３の実施形態は、第２の実施形態（図３（Ａ）〜（Ｉ））にも適用することができる。第２の実施形態では、サポート膜１０５として導電性のTiN膜を使用している。その場合、図３（Ｇ）の状態では、サポート膜１０５を介して下部電極１０７ａ間が導通してしまう。
【００５４】
この場合も、図４（Ｈ）に示すように、温度200℃〜500℃でO2雰囲気中での熱処理を行うことで、反応層１０８及びTiN膜１０５ａの表面を酸化し、酸化膜４０１を形成することができる。酸化膜４０１は、絶縁性物質であるので、下部電極１０７ａ間の絶縁性を確保することができる。なお、反応層１０８及びサポート膜１０５ａの表面だけでなく全体を酸化させてもよい。
【００５５】
なお、上記の酸化工程は、サポート膜１０５ａ及び反応膜１０８の材質に応じて、サポート膜１０５ａ、反応層１０８、又はその両者の表面又は全体を酸化させて絶縁物にすることができる。また、酸化工程は、ウエット法又はアニール法により酸化することができる。
【００５６】
次に、図４（Ｉ）に示すように、基板全面にCVD法を用いて絶縁膜（Ta2O5膜）４０２を成膜し、UV-O3法にて酸化処理を行う。その後、Ta2O5膜４０２上に上部電極４０３を以下のように形成する。まず、シード層としてPVD-Ru膜を15nm成膜し、さらに、その上にCVD-Ru膜を30nm成膜する。最後に、フォトリソグラフィ及びエッチングにより、上部電極４０３をパターニングし、シリンダ型キャパシタを形成する。トランジスタ等の製造方法は、上記の図２及びその説明と同じである。
【００５７】
以上のように、第１〜第３の実施形態によれば、サポート膜１０５として、白金族と化学的反応を生じるような特性を持つ膜を用いる。白金族の下部電極１０７成膜後に、サポート膜１０５と下部電極（白金族）１０７の界面に反応層１０８を形成し、この反応層１０８によりサポート膜１０５ａ上部の犠牲膜１０６ａを除去する際の薬液の染みこみを防止する。サポート膜１０５a、又はサポート膜１０５ａと下部電極（白金族）１０７の界面反応層１０８が導電性である場合には、図４（Ｈ）に示すように犠牲膜１０６ａ除去後に酸化処理を行うか、あるいは図３（Ｈ）に示すようにエッチングによりサポート膜（導電性膜）１０５ａを除去することで、下部電極１０７ａ間の絶縁性を確保する。
【００５８】
反応層１０８は、薬液の染み込みを防ぐエッチング停止層として機能する。反応層１０８は薬液の染みこみを防止することができるため、図５（Ａ）〜（Ｉ）の製造方法のように密着性改善層５０７を用いる必要がない。その結果、密着性改善層５０７の成膜工程（図５（Ｃ））及びシリンダ形成後の密着性改善層５０７ａの除去工程（図５（Ｈ））が省略でき、製造工程の工程数を削減することができる。また密着性改善層５０７ａの除去工程が必要ないため、たとえ下部電極１０７ａの白金族元素にピンホールがあっても薬液の染みこみは起こらず、コンタクト不良やシリンダ倒れが起こることはなく、歩留まりを向上させることができる。
【００５９】
なお、白金族の下部電極１０７及び上部電極１１１等は、Ru、Ir、Re、Pt、Pd、Rh、Osよりなる群から選ばれた１種類以上の材料、又はこれらの合金若しくは酸化物が好ましい。
【００６０】
また、下部電極１０７及び上部電極１１１等は、物理的方法、化学的方法又は電気化学的方法により形成することができる。同様に、サポート膜１０５も、物理的方法、化学的方法又は電気化学的方法により形成することができる。物理的方法としてはスパッタ法等であり、化学的方法としてはCVD法等であり、電気化学的方法としてはメッキ法等である。
【００６１】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００６２】
【発明の効果】
以上説明したように、反応層は、エッチングの際の薬液の染み込みを防止することができるので、密着性改善層を用いることなく、シリンダ型キャパシタを作製することができる。そのため、製造工程の工程数を削減し、基板と第１の電極（下部電極）とのコンタクト不良及びシリンダ倒れを防止し、歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】図１（Ａ）〜（Ｈ）は本発明の第１の実施形態によるサポート構造を有するシリンダ型キャパシタの製造方法を示す半導体装置の断面図である。
【図２】キャパシタを含むＤＲＡＭの半導体装置の断面図である。
【図３】図３（Ａ）〜（Ｉ）は本発明の第２の実施形態によるサポート構造を有するシリンダ型キャパシタの製造方法を示す半導体装置の断面図である。
【図４】図４（Ａ）〜（Ｉ）は本発明の第３の実施形態によるサポート構造を有するシリンダ型キャパシタの製造方法を示す半導体装置の断面図である。
【図５】図５（Ａ）〜（Ｉ）はサポート構造を有するシリンダ型キャパシタの製造方法を示す半導体装置の断面図である。
【符号の説明】
１０１ SiO2膜
１０２ Ｗプラグ
１０３ ストッパSiN膜
１０４ サポートSiO2膜
１０５ サポートSi膜
１０６ 犠牲SiO2膜
１０７ 下部電極
１０８ 反応層
１０９ ダミー膜
１１０ 絶縁膜
１１１ 上部電極
Claims (3)
- （ａ）第１の膜と、該第１の膜上に形成された第２の膜と、該第２の膜上に形成された第３の膜とを含むサポート膜にホールを形成する工程と、
（ｂ）前記サポート膜のホールにシリンダ形状の白金族の第１の電極を形成する工程と、
（ｃ）前記第１の電極及び前記第２の膜の界面において化学的反応により反応層をアニールにより形成する工程と、
（ｄ）前記第２の膜をストッパとして、前記第３の膜を除去する工程と、
（ｅ）前記第１の電極上に誘電体膜を形成する工程と、
（ｆ）前記誘電体膜上に導電性の第２の電極を形成する工程と
を有する半導体装置の製造方法。 - さらに、（ｇ）前記工程（ｄ）の後及び前記工程（ｅ）の前に、前記第２の膜、前記反応層、又はその両者の表面又は全体を酸化させて絶縁物にする工程を有する請求項１記載の半導体装置の製造方法。
- さらに、（ｇ）前記工程（ｄ）の後及び前記工程（ｅ）の前に、前記第２の膜、前記反応層、又はその両者を除去する工程を有する請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002077222A JP4064695B2 (ja) | 2002-03-19 | 2002-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002077222A JP4064695B2 (ja) | 2002-03-19 | 2002-03-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003273247A JP2003273247A (ja) | 2003-09-26 |
| JP4064695B2 true JP4064695B2 (ja) | 2008-03-19 |
Family
ID=29205654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002077222A Expired - Fee Related JP4064695B2 (ja) | 2002-03-19 | 2002-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4064695B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210408002A1 (en) * | 2020-06-26 | 2021-12-30 | Intel Corporation | Double wall capacitors and methods of fabrication |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7067385B2 (en) | 2003-09-04 | 2006-06-27 | Micron Technology, Inc. | Support for vertically oriented capacitors during the formation of a semiconductor device |
| US7125781B2 (en) * | 2003-09-04 | 2006-10-24 | Micron Technology, Inc. | Methods of forming capacitor devices |
| KR100622284B1 (ko) | 2004-06-03 | 2006-09-14 | 삼성전자주식회사 | 커패시터의 하부 전극 형성 방법 |
| KR100539268B1 (ko) * | 2004-06-24 | 2005-12-27 | 삼성전자주식회사 | 반도체 메모리 소자의 제조 방법 |
| US7387939B2 (en) | 2004-07-19 | 2008-06-17 | Micron Technology, Inc. | Methods of forming semiconductor structures and capacitor devices |
| KR100655751B1 (ko) | 2004-10-01 | 2006-12-11 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| US7320911B2 (en) | 2004-12-06 | 2008-01-22 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| US7557015B2 (en) | 2005-03-18 | 2009-07-07 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| US7544563B2 (en) | 2005-05-18 | 2009-06-09 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7902081B2 (en) | 2006-10-11 | 2011-03-08 | Micron Technology, Inc. | Methods of etching polysilicon and methods of forming pluralities of capacitors |
| KR100891647B1 (ko) | 2007-02-01 | 2009-04-02 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
| US7785962B2 (en) | 2007-02-26 | 2010-08-31 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US7682924B2 (en) | 2007-08-13 | 2010-03-23 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US8388851B2 (en) | 2008-01-08 | 2013-03-05 | Micron Technology, Inc. | Capacitor forming methods |
| US8274777B2 (en) | 2008-04-08 | 2012-09-25 | Micron Technology, Inc. | High aspect ratio openings |
| US7759193B2 (en) | 2008-07-09 | 2010-07-20 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US8518788B2 (en) | 2010-08-11 | 2013-08-27 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US9076680B2 (en) | 2011-10-18 | 2015-07-07 | Micron Technology, Inc. | Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array |
| US8946043B2 (en) | 2011-12-21 | 2015-02-03 | Micron Technology, Inc. | Methods of forming capacitors |
| US8652926B1 (en) | 2012-07-26 | 2014-02-18 | Micron Technology, Inc. | Methods of forming capacitors |
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-
2002
- 2002-03-19 JP JP2002077222A patent/JP4064695B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210408002A1 (en) * | 2020-06-26 | 2021-12-30 | Intel Corporation | Double wall capacitors and methods of fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003273247A (ja) | 2003-09-26 |
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| A621 | Written request for application examination |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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