JP2003273247A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 密着性改善層を用いることなくサポート構造
を有するシリンダ型キャパシタを作製することで、製造
工程の工程数を削減し、基板と下部電極（第１の電極）
とのコンタクト不良及びシリンダ倒れを防止し、歩留ま
りを向上させることを課題とする。 【解決手段】 ホールを有するサポート膜を形成する工
程と、サポート膜のホールにシリンダ形状の白金族の第
１の電極を形成する工程と、第１の電極及びサポート膜
の界面において化学的反応により反応層を形成する工程
と、第１の電極上に絶縁膜を形成する工程と、絶縁膜上
に導電性の第２の電極を形成する工程とを有する半導体
装置の製造方法が提供される。
を有するシリンダ型キャパシタを作製することで、製造
工程の工程数を削減し、基板と下部電極（第１の電極）
とのコンタクト不良及びシリンダ倒れを防止し、歩留ま
りを向上させることを課題とする。 【解決手段】 ホールを有するサポート膜を形成する工
程と、サポート膜のホールにシリンダ形状の白金族の第
１の電極を形成する工程と、第１の電極及びサポート膜
の界面において化学的反応により反応層を形成する工程
と、第１の電極上に絶縁膜を形成する工程と、絶縁膜上
に導電性の第２の電極を形成する工程とを有する半導体
装置の製造方法が提供される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にキャパシタを含む半導体装置及
びその製造方法に関する。
の製造方法に関し、特にキャパシタを含む半導体装置及
びその製造方法に関する。
【０００２】
【従来の技術】近年の半導体デバイスにおいては、微細
化にともないキャパシタセル面積が減少する一方、キャ
パシタ容量は一定の値を確保することが要求されてお
り、誘電体膜としてこれまでの酸窒化膜から、Ta2O5、S
TO、BSTなどの高誘電体材料の採用が検討されている。
これら高誘電体材料の多くは酸化性雰囲気において成膜
が行われ、また高誘電体材料自身が酸素を含んでいるた
め、ストレージノードとしては耐酸化性に優れた金属や
導電性酸化物が求められる。また、より多くの電荷を蓄
積するためにキャパシタ構造としてはシリンダと呼ばれ
る立体構造を用いる必要がある。
化にともないキャパシタセル面積が減少する一方、キャ
パシタ容量は一定の値を確保することが要求されてお
り、誘電体膜としてこれまでの酸窒化膜から、Ta2O5、S
TO、BSTなどの高誘電体材料の採用が検討されている。
これら高誘電体材料の多くは酸化性雰囲気において成膜
が行われ、また高誘電体材料自身が酸素を含んでいるた
め、ストレージノードとしては耐酸化性に優れた金属や
導電性酸化物が求められる。また、より多くの電荷を蓄
積するためにキャパシタ構造としてはシリンダと呼ばれ
る立体構造を用いる必要がある。
【０００３】以上のことから、耐酸化性に優れた電極を
用いたシリンダ構造の高誘電体キャパシタをDRAM(dynam
ic random-access memory)およびDRAM混載ロジックLSI
に採用することが必要となっている。
用いたシリンダ構造の高誘電体キャパシタをDRAM(dynam
ic random-access memory)およびDRAM混載ロジックLSI
に採用することが必要となっている。
【０００４】RuやPt、Irなどの白金族元素は金属の中で
も特に耐酸化性が強くストレージノードとして優れてい
るが、一方で他の物質との密着性に問題があるため、サ
ポート構造を有するシリンダ型キャパシタを形成する際
には白金族とサポート膜の密着性だけでは薬液の染みこ
みを防ぐことができず、特願平01-315370に示されてい
るように、白金族元素とサポート膜との間に密着性改善
層、例えばTiN等、を成膜する必要がある。
も特に耐酸化性が強くストレージノードとして優れてい
るが、一方で他の物質との密着性に問題があるため、サ
ポート構造を有するシリンダ型キャパシタを形成する際
には白金族とサポート膜の密着性だけでは薬液の染みこ
みを防ぐことができず、特願平01-315370に示されてい
るように、白金族元素とサポート膜との間に密着性改善
層、例えばTiN等、を成膜する必要がある。
【０００５】図５（Ａ）〜（Ｉ）は、サポート構造を有
するシリンダ型キャパシタの製造方法を示す半導体装置
の断面図である。まず、図５（Ａ）に示すように、半導
体基板上にSiO2膜を成膜し、その後、フォトリソグラフ
ィ及びエッチングにより、円柱状のホールを有するSiO2
膜５０１を形成する。次に、そのホール内にＷプラグ５
０２を形成する。Ｗプラグ５０２は、ストレージノード
電極と基板とのコンタクトを取るための導電性のプラグ
である。次に、SiO2膜５０１及びＷプラグ５０２上に、
シリンダを形成するための絶縁膜として、ストッパ窒化
膜（SiN）５０３、サポート酸化膜(SiO2)５０４、サポ
ート窒化膜(SiN)５０５、犠牲酸化膜(SiO2)５０６の順
に堆積する。
するシリンダ型キャパシタの製造方法を示す半導体装置
の断面図である。まず、図５（Ａ）に示すように、半導
体基板上にSiO2膜を成膜し、その後、フォトリソグラフ
ィ及びエッチングにより、円柱状のホールを有するSiO2
膜５０１を形成する。次に、そのホール内にＷプラグ５
０２を形成する。Ｗプラグ５０２は、ストレージノード
電極と基板とのコンタクトを取るための導電性のプラグ
である。次に、SiO2膜５０１及びＷプラグ５０２上に、
シリンダを形成するための絶縁膜として、ストッパ窒化
膜（SiN）５０３、サポート酸化膜(SiO2)５０４、サポ
ート窒化膜(SiN)５０５、犠牲酸化膜(SiO2)５０６の順
に堆積する。
【０００６】次に、フォトリソグラフィ及びエッチング
によりストッパ窒化膜５０３、サポート酸化膜５０４、
サポート窒化膜５０５及び犠牲酸化膜５０６に円柱状の
ホールを形成し、図５（Ｂ）に示すように、ストッパ窒
化膜５０３ａ、サポート酸化膜５０４ａ、サポート窒化
膜５０５ａ及び犠牲酸化膜５０６ａを残す。
によりストッパ窒化膜５０３、サポート酸化膜５０４、
サポート窒化膜５０５及び犠牲酸化膜５０６に円柱状の
ホールを形成し、図５（Ｂ）に示すように、ストッパ窒
化膜５０３ａ、サポート酸化膜５０４ａ、サポート窒化
膜５０５ａ及び犠牲酸化膜５０６ａを残す。
【０００７】次に、図５（Ｃ）に示すように、基板全面
に密着性改善層５０７として化学気相堆積(CVD)法によ
りTiNを10nm、続いて下部電極（ストレージノード電
極）５０８を形成する。下部電極５０８としては、Ruを
スパッタ法で15nm、続いてCVD法によりRuを30nm成膜す
る。CVD法で成膜されたTiN膜５０７及びRu膜５０８は、
絶縁膜５０３ａ〜５０６ａに形成されたホールの形状に
沿って堆積される。
に密着性改善層５０７として化学気相堆積(CVD)法によ
りTiNを10nm、続いて下部電極（ストレージノード電
極）５０８を形成する。下部電極５０８としては、Ruを
スパッタ法で15nm、続いてCVD法によりRuを30nm成膜す
る。CVD法で成膜されたTiN膜５０７及びRu膜５０８は、
絶縁膜５０３ａ〜５０６ａに形成されたホールの形状に
沿って堆積される。
【０００８】次に、図５（Ｄ）に示すように、TiN膜５
０７とRu膜５０８を成膜した後に、ダミーレジスト５０
９をスピンコートし、CMP法により絶縁膜５０３ａ〜５
０６ａの上方のRu層５０８を除去する。すると、Ru層５
０８ａが残る。
０７とRu膜５０８を成膜した後に、ダミーレジスト５０
９をスピンコートし、CMP法により絶縁膜５０３ａ〜５
０６ａの上方のRu層５０８を除去する。すると、Ru層５
０８ａが残る。
【０００９】次に、ドライエッチングにより基板表面の
TiN膜５０７等を除去し、図５（Ｅ）に示すようにTiN膜
５０７ａを残す。
TiN膜５０７等を除去し、図５（Ｅ）に示すようにTiN膜
５０７ａを残す。
【００１０】次に、サポートSiN層５０５ａをエッチン
グ停止層として用いて、犠牲酸化膜５０６ａをHF系の薬
液でエッチングし、図５（Ｆ）の状態にする。
グ停止層として用いて、犠牲酸化膜５０６ａをHF系の薬
液でエッチングし、図５（Ｆ）の状態にする。
【００１１】次に、アッシングによりダミーレジスト５
０９を除去し、図５（Ｇ）の状態にする。密着性改善層
としてのTiN膜５０７ａを成膜しているために、サポー
トSiN膜５０５ａとTiN膜５０７ａの間、及びTiN膜５０
７ａとRu膜５０８ａの間の密着性は良好で、薬液の染み
こみは起こらない。この状態でシリンダ形状の下部電極
５０８ａは形成されるが、シリンダ形状の下部電極５０
８ａの外側は密着性改善層のTiN膜５０７ａが露出して
いる。この状態で、基板表面にTa2O5を成膜すると、Ta2
O5膜とTiN膜５０７ａが直接接触することになり、Ta2O5
膜の絶縁特性が劣化する。その対策として、特願平01-3
15370にも示されているが、シリンダ外側のTiN膜５０７
ａをTa2O5膜の成膜前に除去する必要がある。
０９を除去し、図５（Ｇ）の状態にする。密着性改善層
としてのTiN膜５０７ａを成膜しているために、サポー
トSiN膜５０５ａとTiN膜５０７ａの間、及びTiN膜５０
７ａとRu膜５０８ａの間の密着性は良好で、薬液の染み
こみは起こらない。この状態でシリンダ形状の下部電極
５０８ａは形成されるが、シリンダ形状の下部電極５０
８ａの外側は密着性改善層のTiN膜５０７ａが露出して
いる。この状態で、基板表面にTa2O5を成膜すると、Ta2
O5膜とTiN膜５０７ａが直接接触することになり、Ta2O5
膜の絶縁特性が劣化する。その対策として、特願平01-3
15370にも示されているが、シリンダ外側のTiN膜５０７
ａをTa2O5膜の成膜前に除去する必要がある。
【００１２】TiN膜５０７ａの露出部分をウエットエッ
チングにより除去し、図５（Ｈ）の状態にする。TiN膜
５０７ａの除去には、硫酸過水溶液を用いるが、下部電
極５０８ａの白金族元素にピンホールがあると硫酸過水
溶液５１０がこのピンホールに染みこむ。これにより、
下地のコンタクトホール内に埋め込まれたＷプラグ５０
２をエッチングし、コンタクト不良を引き起こすととも
に、ひどい場合にはシリンダ倒れが発生するため、歩留
まりを劣化させるといった問題が生じている。
チングにより除去し、図５（Ｈ）の状態にする。TiN膜
５０７ａの除去には、硫酸過水溶液を用いるが、下部電
極５０８ａの白金族元素にピンホールがあると硫酸過水
溶液５１０がこのピンホールに染みこむ。これにより、
下地のコンタクトホール内に埋め込まれたＷプラグ５０
２をエッチングし、コンタクト不良を引き起こすととも
に、ひどい場合にはシリンダ倒れが発生するため、歩留
まりを劣化させるといった問題が生じている。
【００１３】その後、図５（Ｉ）に示すように、基板全
面に、絶縁膜（Ta2O5膜）５１１及び上部電極（Ru膜）
５１２を成膜する。
面に、絶縁膜（Ta2O5膜）５１１及び上部電極（Ru膜）
５１２を成膜する。
【００１４】
【発明が解決しようとする課題】本発明の目的は、絶縁
膜と白金族電極（下部電極）との間の密着性改善層を用
いることなくサポート構造を有するシリンダ型キャパシ
タを作製することで、製造工程の工程数を削減し、基板
とストレージノード電極（下部電極）とのコンタクト不
良及びシリンダ倒れを防止し、歩留まりを向上させるこ
とである。
膜と白金族電極（下部電極）との間の密着性改善層を用
いることなくサポート構造を有するシリンダ型キャパシ
タを作製することで、製造工程の工程数を削減し、基板
とストレージノード電極（下部電極）とのコンタクト不
良及びシリンダ倒れを防止し、歩留まりを向上させるこ
とである。
【００１５】
【課題を解決するための手段】本発明の一観点によれ
ば、ホールを有するサポート膜を形成する工程と、サポ
ート膜のホールにシリンダ形状の白金族の第１の電極を
形成する工程と、第１の電極及びサポート膜の界面にお
いて化学的反応により反応層を形成する工程と、第１の
電極上に絶縁膜を形成する工程と、絶縁膜上に導電性の
第２の電極を形成する工程とを有する半導体装置の製造
方法が提供される。
ば、ホールを有するサポート膜を形成する工程と、サポ
ート膜のホールにシリンダ形状の白金族の第１の電極を
形成する工程と、第１の電極及びサポート膜の界面にお
いて化学的反応により反応層を形成する工程と、第１の
電極上に絶縁膜を形成する工程と、絶縁膜上に導電性の
第２の電極を形成する工程とを有する半導体装置の製造
方法が提供される。
【００１６】反応層は、エッチングの際の薬液の染み込
みを防止することができるので、密着性改善層を用いる
ことなく、シリンダ型キャパシタを作製することができ
る。そのため、製造工程の工程数を削減し、基板と第１
の電極（下部電極）とのコンタクト不良及びシリンダ倒
れを防止し、歩留まりを向上させることができる。
みを防止することができるので、密着性改善層を用いる
ことなく、シリンダ型キャパシタを作製することができ
る。そのため、製造工程の工程数を削減し、基板と第１
の電極（下部電極）とのコンタクト不良及びシリンダ倒
れを防止し、歩留まりを向上させることができる。
【００１７】
【発明の実施の形態】（第１の実施形態）図１（Ａ）〜
（Ｈ）は、本発明の第１の実施形態によるサポート構造
を有するシリンダ型キャパシタの製造方法を示す半導体
装置の断面図である。まず、図１（Ａ）に示すように、
半導体基板上にSiO2膜を成膜し、その後、フォトリソグ
ラフィ及びエッチングにより、円柱状のホールを有する
SiO2膜１０１を形成する。次に、そのホール内にＷプラ
グ１０２を形成し、表面を平坦化する。Ｗプラグ１０２
は、ストレージノード電極と基板とのコンタクトを取る
ための導電性のプラグである。次に、SiO2膜１０１及び
Ｗプラグ１０２上に、ストッパSiN膜１０３を40nm、サ
ポートSiO2膜１０４を100nm、サポートSi膜１０５を40n
m、犠牲SiO2膜１０６を850nm成膜する。
（Ｈ）は、本発明の第１の実施形態によるサポート構造
を有するシリンダ型キャパシタの製造方法を示す半導体
装置の断面図である。まず、図１（Ａ）に示すように、
半導体基板上にSiO2膜を成膜し、その後、フォトリソグ
ラフィ及びエッチングにより、円柱状のホールを有する
SiO2膜１０１を形成する。次に、そのホール内にＷプラ
グ１０２を形成し、表面を平坦化する。Ｗプラグ１０２
は、ストレージノード電極と基板とのコンタクトを取る
ための導電性のプラグである。次に、SiO2膜１０１及び
Ｗプラグ１０２上に、ストッパSiN膜１０３を40nm、サ
ポートSiO2膜１０４を100nm、サポートSi膜１０５を40n
m、犠牲SiO2膜１０６を850nm成膜する。
【００１８】次に、フォトリソグラフィ及びエッチング
により、ストッパSiN膜１０３、サポートSiO2膜１０
４、サポートSi膜１０５、及び犠牲SiO2膜１０６に円柱
状のコンタクトホールを形成し、図１（Ｂ）に示すよう
に、ストッパSiN膜１０３ａ、サポートSiO2膜１０４
ａ、サポートSi膜１０５ａ、及び犠牲SiO2膜１０６ａを
残す。
により、ストッパSiN膜１０３、サポートSiO2膜１０
４、サポートSi膜１０５、及び犠牲SiO2膜１０６に円柱
状のコンタクトホールを形成し、図１（Ｂ）に示すよう
に、ストッパSiN膜１０３ａ、サポートSiO2膜１０４
ａ、サポートSi膜１０５ａ、及び犠牲SiO2膜１０６ａを
残す。
【００１９】次に、図１（Ｃ）に示すように、基板全面
に下部電極１０７を成膜する。下部電極１０７の成膜方
法を、以下説明する。まず、シード層としてPVD(physic
al vapor deposition)法によりRuを15nm成膜する。その
ときの成膜条件は周波数13.56MHzでパワーを0.5〜4kW、
Ar流量を10〜100sccm、圧力を10〜100mTorr、基板温度
を100〜400℃とする。その後、CVD(chemical vapor dep
osition)法によりRuを30nm成膜する。そのときの成膜条
件は原料にRu(EtCp)2を用い、Ru(EtCp)2の流量0.05〜0.
35ccm、O2の流量40〜800sccm、キャリアガスとしてのAr
の流量100〜500sccm、成膜温度250〜400℃、成膜圧力0.
1〜10Torrとする。ここで、Ru(EtCp)2は、Ru(C5H4C2H5)
2である。
に下部電極１０７を成膜する。下部電極１０７の成膜方
法を、以下説明する。まず、シード層としてPVD(physic
al vapor deposition)法によりRuを15nm成膜する。その
ときの成膜条件は周波数13.56MHzでパワーを0.5〜4kW、
Ar流量を10〜100sccm、圧力を10〜100mTorr、基板温度
を100〜400℃とする。その後、CVD(chemical vapor dep
osition)法によりRuを30nm成膜する。そのときの成膜条
件は原料にRu(EtCp)2を用い、Ru(EtCp)2の流量0.05〜0.
35ccm、O2の流量40〜800sccm、キャリアガスとしてのAr
の流量100〜500sccm、成膜温度250〜400℃、成膜圧力0.
1〜10Torrとする。ここで、Ru(EtCp)2は、Ru(C5H4C2H5)
2である。
【００２０】次に、図１（Ｄ）に示すように、アニール
によりサポートSi膜１０５ａとRu膜１０７の界面に反応
層１０８を形成させる。このときのアニール条件は、温
度400〜700℃、圧力0.1Torr〜大気圧で、調圧に用いる
ガスはN2あるいはArである。通常、400℃以上の高温で
アニールすると、SiとRuが反応してシリサイドを形成す
る。このシリサイドが反応層１０８である。反応層１０
８は、Ru膜中の酸素濃度が低い場合は堆積膨張によりキ
ャパシタの構造を破壊してしまうがCVD法にて成膜したR
u膜１０７中には高濃度のO2（酸素）が含まれており、
その結果、SiとRuの界面でSi、Ru、Oを含む非常に薄い
反応層が形成され、それ以上の反応が進まない。下部電
極１０７は酸素を含まないPVD-Ruをシード層として用い
ている。そのPVD-Ru膜は、コンタクトホールの側壁のサ
ポートSi膜１０５ａとの界面部分での膜厚は3nm以下で
非常に薄いため、CVD-Ru膜の成膜時に膜中に酸素が拡散
し、Ru及びSiの界面以外でのシリサイド化反応の進行を
抑制することができる。
によりサポートSi膜１０５ａとRu膜１０７の界面に反応
層１０８を形成させる。このときのアニール条件は、温
度400〜700℃、圧力0.1Torr〜大気圧で、調圧に用いる
ガスはN2あるいはArである。通常、400℃以上の高温で
アニールすると、SiとRuが反応してシリサイドを形成す
る。このシリサイドが反応層１０８である。反応層１０
８は、Ru膜中の酸素濃度が低い場合は堆積膨張によりキ
ャパシタの構造を破壊してしまうがCVD法にて成膜したR
u膜１０７中には高濃度のO2（酸素）が含まれており、
その結果、SiとRuの界面でSi、Ru、Oを含む非常に薄い
反応層が形成され、それ以上の反応が進まない。下部電
極１０７は酸素を含まないPVD-Ruをシード層として用い
ている。そのPVD-Ru膜は、コンタクトホールの側壁のサ
ポートSi膜１０５ａとの界面部分での膜厚は3nm以下で
非常に薄いため、CVD-Ru膜の成膜時に膜中に酸素が拡散
し、Ru及びSiの界面以外でのシリサイド化反応の進行を
抑制することができる。
【００２１】次に、図１（Ｅ）に示すように、ダミー膜
１０９としてフォトレジストをスピンコートする。次
に、化学機械的研磨(CMP)にて犠牲SiO2膜１０６ａ上のR
u膜１０７等を除去し、Ru膜１０７ａを残す。
１０９としてフォトレジストをスピンコートする。次
に、化学機械的研磨(CMP)にて犠牲SiO2膜１０６ａ上のR
u膜１０７等を除去し、Ru膜１０７ａを残す。
【００２２】次に、NH4Fの薬液によるウエットエッチン
グ法により犠牲SiO2膜１０６ａを除去し、図１（Ｆ）の
状態にする。この際、反応層１０８は、薬液の染み込み
を防ぐエッチング停止層として機能する。反応層１０８
は薬液の染みこみを防止することができるため、図５
（Ａ）〜（Ｉ）の製造方法のように密着性改善層５０７
を用いる必要がない。その結果、密着性改善層５０７の
成膜工程（図５（Ｃ））及びシリンダ形成後の密着性改
善層５０７ａの除去工程（図５（Ｈ））が省略でき、製
造工程の工程数を削減することができる。また密着性改
善層５０７ａの除去工程が必要ないため、たとえ下部電
極１０７ａの白金族元素にピンホールがあっても薬液の
染みこみは起こらず、コンタクト不良やシリンダ倒れが
起こることはなく、歩留まりを向上させることができ
る。
グ法により犠牲SiO2膜１０６ａを除去し、図１（Ｆ）の
状態にする。この際、反応層１０８は、薬液の染み込み
を防ぐエッチング停止層として機能する。反応層１０８
は薬液の染みこみを防止することができるため、図５
（Ａ）〜（Ｉ）の製造方法のように密着性改善層５０７
を用いる必要がない。その結果、密着性改善層５０７の
成膜工程（図５（Ｃ））及びシリンダ形成後の密着性改
善層５０７ａの除去工程（図５（Ｈ））が省略でき、製
造工程の工程数を削減することができる。また密着性改
善層５０７ａの除去工程が必要ないため、たとえ下部電
極１０７ａの白金族元素にピンホールがあっても薬液の
染みこみは起こらず、コンタクト不良やシリンダ倒れが
起こることはなく、歩留まりを向上させることができ
る。
【００２３】次に、アッシングによりダミー膜１０９で
あるフォトレジストを除去し、図１（Ｇ）に示すよう
に、シリンダ型の下部電極１０７ａを形成することがで
きる。
あるフォトレジストを除去し、図１（Ｇ）に示すよう
に、シリンダ型の下部電極１０７ａを形成することがで
きる。
【００２４】次に、図１（Ｈ）に示すように、基板全面
に、CVD法を用いて絶縁膜（Ta2O5膜）１１０を成膜し、
UV-O3法にて酸化処理を行う。その後、Ta2O5膜１１０上
に上部電極１１１を成膜する。上部電極１１１の成膜方
法を、以下説明する。まず、シード層としてPVD-Ruを15
nm成膜し、さらにその上にCVD-Ruを30nm成膜する。最後
に、フォトリソグラフィ及びエッチングにより、上部電
極１１１をパターニングし、シリンダ型キャパシタを形
成する。
に、CVD法を用いて絶縁膜（Ta2O5膜）１１０を成膜し、
UV-O3法にて酸化処理を行う。その後、Ta2O5膜１１０上
に上部電極１１１を成膜する。上部電極１１１の成膜方
法を、以下説明する。まず、シード層としてPVD-Ruを15
nm成膜し、さらにその上にCVD-Ruを30nm成膜する。最後
に、フォトリソグラフィ及びエッチングにより、上部電
極１１１をパターニングし、シリンダ型キャパシタを形
成する。
【００２５】シリンダ型キャパシタは、下部電極１０７
ａ、上部電極１１１及びその間に形成される絶縁膜１１
０により構成される。下部電極１０７ａは、Ｗプラグ１
０２を介してトランジスタに接続される。このシリンダ
型キャパシタは、水平方向に連続して配列されている。
サポートSi膜１０５ａ、SiO2膜１０４ａ及びSiN膜１０
３ａは、絶縁性を有するので、隣接するキャパシタの下
部電極１０７ａ同士は絶縁されている。すなわち、隣接
するキャパシタは、絶縁されている。その詳細は、図２
を参照しながら説明する。
ａ、上部電極１１１及びその間に形成される絶縁膜１１
０により構成される。下部電極１０７ａは、Ｗプラグ１
０２を介してトランジスタに接続される。このシリンダ
型キャパシタは、水平方向に連続して配列されている。
サポートSi膜１０５ａ、SiO2膜１０４ａ及びSiN膜１０
３ａは、絶縁性を有するので、隣接するキャパシタの下
部電極１０７ａ同士は絶縁されている。すなわち、隣接
するキャパシタは、絶縁されている。その詳細は、図２
を参照しながら説明する。
【００２６】図２は、上記のキャパシタを含むＤＲＡＭ
の半導体装置の断面図である。ＤＲＡＭは、複数のメモ
リセルを有する。図２では、２個のキャパシタ２０１，
２０２及び２個のＭＯＳトランジスタ２０３，２０４を
示すが、実際には多数のキャパシタ及びトランジスタの
組みが存在する。
の半導体装置の断面図である。ＤＲＡＭは、複数のメモ
リセルを有する。図２では、２個のキャパシタ２０１，
２０２及び２個のＭＯＳトランジスタ２０３，２０４を
示すが、実際には多数のキャパシタ及びトランジスタの
組みが存在する。
【００２７】２個のキャパシタ２０１及び２０２は、そ
れぞれ、図１（Ｈ）に示したキャパシタであり、下部電
極１０７ａ、絶縁膜１１０及び上部電極１１１を有す
る。上部電極１１１の上には、例えばTiNの金属層２１
１が形成される。金属層２１１は、Ｗプラグ２１２を介
してプレート電位（電源電圧の１／２の電位）に接続さ
れる。
れぞれ、図１（Ｈ）に示したキャパシタであり、下部電
極１０７ａ、絶縁膜１１０及び上部電極１１１を有す
る。上部電極１１１の上には、例えばTiNの金属層２１
１が形成される。金属層２１１は、Ｗプラグ２１２を介
してプレート電位（電源電圧の１／２の電位）に接続さ
れる。
【００２８】ｎチャネルＭＯＳトランジスタ２０３，２
０４は、それぞれ、Ｗ層２２１及び多結晶Si層２２２か
らなるゲート、ソース２２３及びドレイン２２４を有す
る。ゲート２２１，２２２の周囲には、SiN層２１５，
２１６が形成され、ゲート２２１，２２２の下にはゲー
ト酸化膜を介してチャネル領域が形成される。ゲート２
２１，２２２は、それ自身がワード線であり、ゲート配
線層２３２を介して上部配線に接続される。ソース２２
３は、ｎ型不純物領域であり、多結晶Si層２１３及びＷ
プラグ１０２を介して、キャパシタの下部電極１０７ａ
に接続される。ドレイン２２４は、ｎ型不純物領域であ
り、２個のトランジスタ２０３，２０４の共有ドレイン
であり、多結晶Si層２１４を介してビット線に接続され
る。酸化膜２３１は、埋め込み酸化膜である。トランジ
スタ２３３は、センスアンプ又はデコーダを構成するた
めのトランジスタである。
０４は、それぞれ、Ｗ層２２１及び多結晶Si層２２２か
らなるゲート、ソース２２３及びドレイン２２４を有す
る。ゲート２２１，２２２の周囲には、SiN層２１５，
２１６が形成され、ゲート２２１，２２２の下にはゲー
ト酸化膜を介してチャネル領域が形成される。ゲート２
２１，２２２は、それ自身がワード線であり、ゲート配
線層２３２を介して上部配線に接続される。ソース２２
３は、ｎ型不純物領域であり、多結晶Si層２１３及びＷ
プラグ１０２を介して、キャパシタの下部電極１０７ａ
に接続される。ドレイン２２４は、ｎ型不純物領域であ
り、２個のトランジスタ２０３，２０４の共有ドレイン
であり、多結晶Si層２１４を介してビット線に接続され
る。酸化膜２３１は、埋め込み酸化膜である。トランジ
スタ２３３は、センスアンプ又はデコーダを構成するた
めのトランジスタである。
【００２９】トランジスタ２０３及び２０４の製造方法
を説明する。上記のキャパシタ２０１及び２０２を形成
する前に、トランジスタ２０３及び２０４を形成する。
まず、半導体基板（Si基板）上に、ゲート酸化膜を形成
する。次に、所定パターンの多結晶Si層２２２及びＷ層
２２１を形成する。次に、ｎ型不純物のイオン注入によ
り、ソース２２３及びドレイン２２４を形成する。次
に、SiN層２１５，２１６を形成する。次に、多結晶Si
層２１４を形成する。以上で、トランジスタ２０３及び
２０４が完成する。この後、上記のキャパシタ２０１及
び２０２を形成する。
を説明する。上記のキャパシタ２０１及び２０２を形成
する前に、トランジスタ２０３及び２０４を形成する。
まず、半導体基板（Si基板）上に、ゲート酸化膜を形成
する。次に、所定パターンの多結晶Si層２２２及びＷ層
２２１を形成する。次に、ｎ型不純物のイオン注入によ
り、ソース２２３及びドレイン２２４を形成する。次
に、SiN層２１５，２１６を形成する。次に、多結晶Si
層２１４を形成する。以上で、トランジスタ２０３及び
２０４が完成する。この後、上記のキャパシタ２０１及
び２０２を形成する。
【００３０】なお、上記実施形態において、Si膜１０５
ａとRu膜１０７のシリサイド化反応を抑制するためにCV
D-Ru膜を用いたが、PVD-Ru膜を用いた場合にも成膜時に
5〜100sccmのO2を添加することで膜中の酸素含有量が増
加し、界面に形成される非常に薄い反応層によってそれ
以上のシリサイド化反応を抑制することが可能である。
ａとRu膜１０７のシリサイド化反応を抑制するためにCV
D-Ru膜を用いたが、PVD-Ru膜を用いた場合にも成膜時に
5〜100sccmのO2を添加することで膜中の酸素含有量が増
加し、界面に形成される非常に薄い反応層によってそれ
以上のシリサイド化反応を抑制することが可能である。
【００３１】また、サポート膜１０５は、Si又はSi化合
物が好ましい。例えば、サポート膜１０５は、Si，Si
O2，SiN，SiCなど、Siを含む酸化物、窒化物、弗化物、
酸窒化物、炭化物よりなる群から選ばれた１種類以上の
材料である。
物が好ましい。例えば、サポート膜１０５は、Si，Si
O2，SiN，SiCなど、Siを含む酸化物、窒化物、弗化物、
酸窒化物、炭化物よりなる群から選ばれた１種類以上の
材料である。
【００３２】また、上記実施形態において、下部電極１
０７及び上部電極１１１の白金族元素としてRuを用いた
が、Pt、Ir、RuO2、IrO2、SROでも良い。SROは、SrRuO3
である。
０７及び上部電極１１１の白金族元素としてRuを用いた
が、Pt、Ir、RuO2、IrO2、SROでも良い。SROは、SrRuO3
である。
【００３３】また、上記実施形態において、白金族と化
学的反応を生じるようなサポート膜１０５としてSiを用
いたが、化学量論的組成よりもSiを多めに含むSiOやSiN
でも良い。
学的反応を生じるようなサポート膜１０５としてSiを用
いたが、化学量論的組成よりもSiを多めに含むSiOやSiN
でも良い。
【００３４】また、上記実施形態において、コンタクト
ホールに埋め込むコンタクトメタル１０２にWを用いた
が、WN、WSiN、TiN、TiSiN、TiAlN、TaN、TaSiN、Ru、P
t、Irでも良い。
ホールに埋め込むコンタクトメタル１０２にWを用いた
が、WN、WSiN、TiN、TiSiN、TiAlN、TaN、TaSiN、Ru、P
t、Irでも良い。
【００３５】また、上記実施形態において、サポート部
分１０３〜１０５は下からSiN、SiO2、Siの3層構造にな
っているが、白金族と化学的反応を生じるようなサポー
ト膜が含まれていればどのような層構造でも良い。
分１０３〜１０５は下からSiN、SiO2、Siの3層構造にな
っているが、白金族と化学的反応を生じるようなサポー
ト膜が含まれていればどのような層構造でも良い。
【００３６】（第２の実施形態）図３（Ａ）〜（Ｉ）
は、本発明の第２の実施形態によるサポート構造を有す
るシリンダ型キャパシタの製造方法を示す半導体装置の
断面図である。図３（Ａ）〜（Ｇ）の工程は、上記の図
１（Ａ）〜（Ｇ）の工程と同様である。ただし、図１
（Ａ）ではサポート膜１０５としてSiを用いたが、図３
（Ａ）ではサポート膜１０５としてTiNを用いる点が異
なる。
は、本発明の第２の実施形態によるサポート構造を有す
るシリンダ型キャパシタの製造方法を示す半導体装置の
断面図である。図３（Ａ）〜（Ｇ）の工程は、上記の図
１（Ａ）〜（Ｇ）の工程と同様である。ただし、図１
（Ａ）ではサポート膜１０５としてSiを用いたが、図３
（Ａ）ではサポート膜１０５としてTiNを用いる点が異
なる。
【００３７】まず、図３（Ａ）に示すように、SiO2膜１
０１のコンタクトホールにＷプラグ１０２が埋め込まれ
た状態で平坦化された下地上に、ストッパSiN膜１０３
を40nm、サポートSiO2膜１０４を100nm、サポートTiN膜
１０５を40nm、犠牲SiO2膜１０６を850nm成膜する。
０１のコンタクトホールにＷプラグ１０２が埋め込まれ
た状態で平坦化された下地上に、ストッパSiN膜１０３
を40nm、サポートSiO2膜１０４を100nm、サポートTiN膜
１０５を40nm、犠牲SiO2膜１０６を850nm成膜する。
【００３８】次に、フォトリソグラフィ及びエッチング
により、膜１０３〜１０６にコンタクトホールを形成
し、図３（Ｂ）に示すように膜１０３ａ〜１０６ａを残
す。
により、膜１０３〜１０６にコンタクトホールを形成
し、図３（Ｂ）に示すように膜１０３ａ〜１０６ａを残
す。
【００３９】次に、図３（Ｃ）に示すように、基板全面
に下部電極１０７を以下のように形成する。まず、シー
ド層としてPVD-Ruを15nm成膜する。そのときの成膜条件
は周波数13.56MHzでパワーを0.5〜4kW、Ar流量を10〜10
0sccm、圧力を10〜100mTorr、基板温度を100〜400℃と
する。その後、その上にCVD-Ruを30nm成膜する。そのと
きの成膜条件は原料にRu(EtCp)2を用い、Ru(EtCp)2の流
量0.05〜0.35ccm、O2の流量40〜800sccm、キャリアガス
としてのArの流量100〜500sccm、成膜温度250〜400℃、
成膜圧力0.1〜10Torrとする。
に下部電極１０７を以下のように形成する。まず、シー
ド層としてPVD-Ruを15nm成膜する。そのときの成膜条件
は周波数13.56MHzでパワーを0.5〜4kW、Ar流量を10〜10
0sccm、圧力を10〜100mTorr、基板温度を100〜400℃と
する。その後、その上にCVD-Ruを30nm成膜する。そのと
きの成膜条件は原料にRu(EtCp)2を用い、Ru(EtCp)2の流
量0.05〜0.35ccm、O2の流量40〜800sccm、キャリアガス
としてのArの流量100〜500sccm、成膜温度250〜400℃、
成膜圧力0.1〜10Torrとする。
【００４０】次に、図３（Ｄ）に示すように、アニール
によりサポートTiN膜１０５ａとRu膜１０７の界面に反
応層１０８を形成させる。このときのアニール条件は温
度400〜700℃、圧力0.1〜10Torrで、調圧に用いるガス
はN2あるいはArである。
によりサポートTiN膜１０５ａとRu膜１０７の界面に反
応層１０８を形成させる。このときのアニール条件は温
度400〜700℃、圧力0.1〜10Torrで、調圧に用いるガス
はN2あるいはArである。
【００４１】次に、図３（Ｅ）に示すように、ダミー膜
１０９としてフォトレジストをスピンコートする。その
後、CMPにて犠牲SiO2膜１０６ａ上のRu膜１０７等を除
去し、Ru膜１０７ａを残す。
１０９としてフォトレジストをスピンコートする。その
後、CMPにて犠牲SiO2膜１０６ａ上のRu膜１０７等を除
去し、Ru膜１０７ａを残す。
【００４２】次に、NH4Fによるウエットエッチング法に
より犠牲SiO2膜１０６ａを除去し、図３（Ｆ）の状態に
する。この際、反応層１０８は、薬液の染み込みを防ぐ
エッチング停止層として機能する。反応層１０８は薬液
の染みこみを防止することができるため、図５（Ａ）〜
（Ｉ）の製造方法に比べ、密着性改善層５０７の成膜工
程（図５（Ｃ））及びシリンダ形成後の密着性改善層５
０７ａの除去工程（図５（Ｈ））が省略でき、製造工程
の工程数を削減することができる。また、密着性改善層
５０７ａの除去工程が必要ないため、たとえ下部電極１
０７ａの白金族元素にピンホールがあっても薬液の染み
こみは起こらず、コンタクト不良やシリンダ倒れが起こ
ることはなく、歩留まりを向上させることができる。
より犠牲SiO2膜１０６ａを除去し、図３（Ｆ）の状態に
する。この際、反応層１０８は、薬液の染み込みを防ぐ
エッチング停止層として機能する。反応層１０８は薬液
の染みこみを防止することができるため、図５（Ａ）〜
（Ｉ）の製造方法に比べ、密着性改善層５０７の成膜工
程（図５（Ｃ））及びシリンダ形成後の密着性改善層５
０７ａの除去工程（図５（Ｈ））が省略でき、製造工程
の工程数を削減することができる。また、密着性改善層
５０７ａの除去工程が必要ないため、たとえ下部電極１
０７ａの白金族元素にピンホールがあっても薬液の染み
こみは起こらず、コンタクト不良やシリンダ倒れが起こ
ることはなく、歩留まりを向上させることができる。
【００４３】次に、アッシングによりダミー膜１０９で
あるフォトレジストを除去することにより、図３（Ｇ）
に示すように、シリンダ型の下部電極１０７ａを形成す
ることができる。TiN膜１０５ａ自身は導電性であるた
め、この状態では隣接する下部電極１０７ａ間の絶縁性
を確保することができない。
あるフォトレジストを除去することにより、図３（Ｇ）
に示すように、シリンダ型の下部電極１０７ａを形成す
ることができる。TiN膜１０５ａ自身は導電性であるた
め、この状態では隣接する下部電極１０７ａ間の絶縁性
を確保することができない。
【００４４】そこで、この後、ドライエッチング法によ
りTiN膜１０５ａを除去し、図３（Ｈ）の状態にする。
なお、TiN膜１０５ａ及び反応膜１０８の双方を除去し
てもよいし、TiN膜１０５ａ及び反応膜１０８のいずれ
か一方のみを除去してもよい。少なくともいずれか一方
を除去することにより、隣接する下部電極１０７ａ間の
絶縁性を確保することができる。反応膜１０８は、上記
の図３（Ｆ）にて犠牲SiO2膜１０６ａを除去するための
薬液の染み込みを防止するためのものであるため、犠牲
SiO2膜１０６ａの除去工程の後であれば、反応膜１０８
を除去しても問題はない。また、サポート膜１０５とし
て導電膜を用いた場合に限定されず、絶縁膜を用いた場
合にも、サポート膜１０５ａ及び反応膜１０８の双方又
はいずれか一方を除去してもよい。また、この除去工程
は、ドライエッチング法又はウエットエッチング法によ
り除去することができる。
りTiN膜１０５ａを除去し、図３（Ｈ）の状態にする。
なお、TiN膜１０５ａ及び反応膜１０８の双方を除去し
てもよいし、TiN膜１０５ａ及び反応膜１０８のいずれ
か一方のみを除去してもよい。少なくともいずれか一方
を除去することにより、隣接する下部電極１０７ａ間の
絶縁性を確保することができる。反応膜１０８は、上記
の図３（Ｆ）にて犠牲SiO2膜１０６ａを除去するための
薬液の染み込みを防止するためのものであるため、犠牲
SiO2膜１０６ａの除去工程の後であれば、反応膜１０８
を除去しても問題はない。また、サポート膜１０５とし
て導電膜を用いた場合に限定されず、絶縁膜を用いた場
合にも、サポート膜１０５ａ及び反応膜１０８の双方又
はいずれか一方を除去してもよい。また、この除去工程
は、ドライエッチング法又はウエットエッチング法によ
り除去することができる。
【００４５】次に、図３（Ｉ）に示すように、基板全面
にCVD法を用いて絶縁膜（Ta2O5膜）３０１を成膜し、UV
-O3法にて酸化処理を行う。その後、Ta2O5膜３０１上に
上部電極３０２を以下のように形成する。まず、シード
層としてPVD-Ru膜を15nm成膜し、さらに、その上にCVD-
Ru膜を30nm成膜する。最後に、フォトリソグラフィ及び
エッチングにより、上部電極３０２をパターニングし、
シリンダ型キャパシタを形成する。トランジスタ等の製
造方法は、上記の図２及びその説明と同じである。
にCVD法を用いて絶縁膜（Ta2O5膜）３０１を成膜し、UV
-O3法にて酸化処理を行う。その後、Ta2O5膜３０１上に
上部電極３０２を以下のように形成する。まず、シード
層としてPVD-Ru膜を15nm成膜し、さらに、その上にCVD-
Ru膜を30nm成膜する。最後に、フォトリソグラフィ及び
エッチングにより、上部電極３０２をパターニングし、
シリンダ型キャパシタを形成する。トランジスタ等の製
造方法は、上記の図２及びその説明と同じである。
【００４６】なお、上記実施形態において、下部電極１
０７及び上部電極３０２の白金族元素としてRuを用いた
が、Pt、Ir、RuO2、IrO2、SROでも良い。
０７及び上部電極３０２の白金族元素としてRuを用いた
が、Pt、Ir、RuO2、IrO2、SROでも良い。
【００４７】また、上記実施形態において、白金族と化
学的反応を生じるようなサポート膜１０５としてTiNを
用いたが、Ti 、Ta、Nb、W、TaN、NbN、WN、TiO、TaO、
NbO、TiSiN、TaSiNでも良い。また、サポート膜１０５
は、高融点金属よりなる群から選ばれた一種類以上の金
属、又はこれらの合金、又はこれらを含む化合物が好ま
しい。例えば、サポート膜１０５は、Ti，Ta，Nb，Wな
どの高融点金属よりなる群から選ばれた一種類以上の金
属、もしくはこれらの合金、もしくは酸化物、窒化物、
珪化物、酸窒化物、窒化珪化物である。
学的反応を生じるようなサポート膜１０５としてTiNを
用いたが、Ti 、Ta、Nb、W、TaN、NbN、WN、TiO、TaO、
NbO、TiSiN、TaSiNでも良い。また、サポート膜１０５
は、高融点金属よりなる群から選ばれた一種類以上の金
属、又はこれらの合金、又はこれらを含む化合物が好ま
しい。例えば、サポート膜１０５は、Ti，Ta，Nb，Wな
どの高融点金属よりなる群から選ばれた一種類以上の金
属、もしくはこれらの合金、もしくは酸化物、窒化物、
珪化物、酸窒化物、窒化珪化物である。
【００４８】また、上記実施形態において、コンタクト
ホールに埋め込むコンタクトメタル１０２としてWを用
いたが、WN、WSiN、TiN、TiSiN、TiAlN、TaN、TaSiN、R
u、Pt、Irでも良い。
ホールに埋め込むコンタクトメタル１０２としてWを用
いたが、WN、WSiN、TiN、TiSiN、TiAlN、TaN、TaSiN、R
u、Pt、Irでも良い。
【００４９】また、上記実施形態において、サポート部
１０３〜１０５は下からSiN、SiO2、TiNの3層構造にな
っているが、白金族と化学的反応を生じるようなサポー
ト膜が含まれていればどのような層構造でも良い。
１０３〜１０５は下からSiN、SiO2、TiNの3層構造にな
っているが、白金族と化学的反応を生じるようなサポー
ト膜が含まれていればどのような層構造でも良い。
【００５０】（第３の実施形態）図４（Ａ）〜（Ｉ）
は、本発明の第３の実施形態によるサポート構造を有す
るシリンダ型キャパシタの製造方法を示す半導体装置の
断面図である。第３の実施形態は、上記の第１の実施形
態（図１（Ａ）〜（Ｈ））の製造方法を改良したもので
ある。
は、本発明の第３の実施形態によるサポート構造を有す
るシリンダ型キャパシタの製造方法を示す半導体装置の
断面図である。第３の実施形態は、上記の第１の実施形
態（図１（Ａ）〜（Ｈ））の製造方法を改良したもので
ある。
【００５１】図１（Ｈ）において、反応層１０８は、S
i、Ru、Oを含む薄い層である。その反応層１０８とTa2O
5膜１１０が接触する部分でのリーク電流の増大が起こ
るような場合には、キャパシタの特性が劣化する。ま
た、サポート膜が導電性である場合には、隣接する下部
電極１０７ａ間での絶縁性を確保することができなくな
ってしまう。第３の実施形態では、以下の方法によりTa
2O5膜及び下部電極１０７ａ間の絶縁性を確保する。
i、Ru、Oを含む薄い層である。その反応層１０８とTa2O
5膜１１０が接触する部分でのリーク電流の増大が起こ
るような場合には、キャパシタの特性が劣化する。ま
た、サポート膜が導電性である場合には、隣接する下部
電極１０７ａ間での絶縁性を確保することができなくな
ってしまう。第３の実施形態では、以下の方法によりTa
2O5膜及び下部電極１０７ａ間の絶縁性を確保する。
【００５２】図４（Ａ）〜（Ｇ）の工程は、上記の図１
（Ａ）〜（Ｇ）の工程と同じである。図４（Ａ）〜
（Ｇ）の工程の後、以下の工程を行う。図４（Ｈ）に示
すように、温度200℃〜500℃でO2の雰囲気中での熱処理
を行うことで、反応層１０８及びサポート膜１０５ａの
表面を酸化し、酸化膜（絶縁膜）４０１を形成する。酸
化膜４０１を形成することにより、Ta2O5膜の絶縁性、
及び隣接する下部電極１０７ａ間の絶縁性を強化するこ
とができ、Ta2O5膜自身及び下部電極１０７ａ間のリー
ク電流を防止することができる。なお、反応層１０８及
びサポート膜１０５ａの表面だけでなく全体を酸化させ
てよいし、反応層１０８のみを酸化させてもよい。サポ
ート膜を酸化することにより、下部電極１０７ａ間の絶
縁性を確保することができる。また、反応層１０８を酸
化することにより、Ta2O5膜及び反応層１０８の反応を
防ぎ、Ta2O5膜の絶縁性を確保することができる。
（Ａ）〜（Ｇ）の工程と同じである。図４（Ａ）〜
（Ｇ）の工程の後、以下の工程を行う。図４（Ｈ）に示
すように、温度200℃〜500℃でO2の雰囲気中での熱処理
を行うことで、反応層１０８及びサポート膜１０５ａの
表面を酸化し、酸化膜（絶縁膜）４０１を形成する。酸
化膜４０１を形成することにより、Ta2O5膜の絶縁性、
及び隣接する下部電極１０７ａ間の絶縁性を強化するこ
とができ、Ta2O5膜自身及び下部電極１０７ａ間のリー
ク電流を防止することができる。なお、反応層１０８及
びサポート膜１０５ａの表面だけでなく全体を酸化させ
てよいし、反応層１０８のみを酸化させてもよい。サポ
ート膜を酸化することにより、下部電極１０７ａ間の絶
縁性を確保することができる。また、反応層１０８を酸
化することにより、Ta2O5膜及び反応層１０８の反応を
防ぎ、Ta2O5膜の絶縁性を確保することができる。
【００５３】また、第３の実施形態は、第２の実施形態
（図３（Ａ）〜（Ｉ））にも適用することができる。第
２の実施形態では、サポート膜１０５として導電性のTi
N膜を使用している。その場合、図３（Ｇ）の状態で
は、サポート膜１０５を介して下部電極１０７ａ間が導
通してしまう。
（図３（Ａ）〜（Ｉ））にも適用することができる。第
２の実施形態では、サポート膜１０５として導電性のTi
N膜を使用している。その場合、図３（Ｇ）の状態で
は、サポート膜１０５を介して下部電極１０７ａ間が導
通してしまう。
【００５４】この場合も、図４（Ｈ）に示すように、温
度200℃〜500℃でO2雰囲気中での熱処理を行うことで、
反応層１０８及びTiN膜１０５ａの表面を酸化し、酸化
膜４０１を形成することができる。酸化膜４０１は、絶
縁性物質であるので、下部電極１０７ａ間の絶縁性を確
保することができる。なお、反応層１０８及びサポート
膜１０５ａの表面だけでなく全体を酸化させてもよい。
度200℃〜500℃でO2雰囲気中での熱処理を行うことで、
反応層１０８及びTiN膜１０５ａの表面を酸化し、酸化
膜４０１を形成することができる。酸化膜４０１は、絶
縁性物質であるので、下部電極１０７ａ間の絶縁性を確
保することができる。なお、反応層１０８及びサポート
膜１０５ａの表面だけでなく全体を酸化させてもよい。
【００５５】なお、上記の酸化工程は、サポート膜１０
５ａ及び反応膜１０８の材質に応じて、サポート膜１０
５ａ、反応層１０８、又はその両者の表面又は全体を酸
化させて絶縁物にすることができる。また、酸化工程
は、ウエット法又はアニール法により酸化することがで
きる。
５ａ及び反応膜１０８の材質に応じて、サポート膜１０
５ａ、反応層１０８、又はその両者の表面又は全体を酸
化させて絶縁物にすることができる。また、酸化工程
は、ウエット法又はアニール法により酸化することがで
きる。
【００５６】次に、図４（Ｉ）に示すように、基板全面
にCVD法を用いて絶縁膜（Ta2O5膜）４０２を成膜し、UV
-O3法にて酸化処理を行う。その後、Ta2O5膜４０２上に
上部電極４０３を以下のように形成する。まず、シード
層としてPVD-Ru膜を15nm成膜し、さらに、その上にCVD-
Ru膜を30nm成膜する。最後に、フォトリソグラフィ及び
エッチングにより、上部電極４０３をパターニングし、
シリンダ型キャパシタを形成する。トランジスタ等の製
造方法は、上記の図２及びその説明と同じである。
にCVD法を用いて絶縁膜（Ta2O5膜）４０２を成膜し、UV
-O3法にて酸化処理を行う。その後、Ta2O5膜４０２上に
上部電極４０３を以下のように形成する。まず、シード
層としてPVD-Ru膜を15nm成膜し、さらに、その上にCVD-
Ru膜を30nm成膜する。最後に、フォトリソグラフィ及び
エッチングにより、上部電極４０３をパターニングし、
シリンダ型キャパシタを形成する。トランジスタ等の製
造方法は、上記の図２及びその説明と同じである。
【００５７】以上のように、第１〜第３の実施形態によ
れば、サポート膜１０５として、白金族と化学的反応を
生じるような特性を持つ膜を用いる。白金族の下部電極
１０７成膜後に、サポート膜１０５と下部電極（白金
族）１０７の界面に反応層１０８を形成し、この反応層
１０８によりサポート膜１０５ａ上部の犠牲膜１０６ａ
を除去する際の薬液の染みこみを防止する。サポート膜
１０５a、又はサポート膜１０５ａと下部電極（白金
族）１０７の界面反応層１０８が導電性である場合に
は、図４（Ｈ）に示すように犠牲膜１０６ａ除去後に酸
化処理を行うか、あるいは図３（Ｈ）に示すようにエッ
チングによりサポート膜（導電性膜）１０５ａを除去す
ることで、下部電極１０７ａ間の絶縁性を確保する。
れば、サポート膜１０５として、白金族と化学的反応を
生じるような特性を持つ膜を用いる。白金族の下部電極
１０７成膜後に、サポート膜１０５と下部電極（白金
族）１０７の界面に反応層１０８を形成し、この反応層
１０８によりサポート膜１０５ａ上部の犠牲膜１０６ａ
を除去する際の薬液の染みこみを防止する。サポート膜
１０５a、又はサポート膜１０５ａと下部電極（白金
族）１０７の界面反応層１０８が導電性である場合に
は、図４（Ｈ）に示すように犠牲膜１０６ａ除去後に酸
化処理を行うか、あるいは図３（Ｈ）に示すようにエッ
チングによりサポート膜（導電性膜）１０５ａを除去す
ることで、下部電極１０７ａ間の絶縁性を確保する。
【００５８】反応層１０８は、薬液の染み込みを防ぐエ
ッチング停止層として機能する。反応層１０８は薬液の
染みこみを防止することができるため、図５（Ａ）〜
（Ｉ）の製造方法のように密着性改善層５０７を用いる
必要がない。その結果、密着性改善層５０７の成膜工程
（図５（Ｃ））及びシリンダ形成後の密着性改善層５０
７ａの除去工程（図５（Ｈ））が省略でき、製造工程の
工程数を削減することができる。また密着性改善層５０
７ａの除去工程が必要ないため、たとえ下部電極１０７
ａの白金族元素にピンホールがあっても薬液の染みこみ
は起こらず、コンタクト不良やシリンダ倒れが起こるこ
とはなく、歩留まりを向上させることができる。
ッチング停止層として機能する。反応層１０８は薬液の
染みこみを防止することができるため、図５（Ａ）〜
（Ｉ）の製造方法のように密着性改善層５０７を用いる
必要がない。その結果、密着性改善層５０７の成膜工程
（図５（Ｃ））及びシリンダ形成後の密着性改善層５０
７ａの除去工程（図５（Ｈ））が省略でき、製造工程の
工程数を削減することができる。また密着性改善層５０
７ａの除去工程が必要ないため、たとえ下部電極１０７
ａの白金族元素にピンホールがあっても薬液の染みこみ
は起こらず、コンタクト不良やシリンダ倒れが起こるこ
とはなく、歩留まりを向上させることができる。
【００５９】なお、白金族の下部電極１０７及び上部電
極１１１等は、Ru、Ir、Re、Pt、Pd、Rh、Osよりなる群
から選ばれた１種類以上の材料、又はこれらの合金若し
くは酸化物が好ましい。
極１１１等は、Ru、Ir、Re、Pt、Pd、Rh、Osよりなる群
から選ばれた１種類以上の材料、又はこれらの合金若し
くは酸化物が好ましい。
【００６０】また、下部電極１０７及び上部電極１１１
等は、物理的方法、化学的方法又は電気化学的方法によ
り形成することができる。同様に、サポート膜１０５
も、物理的方法、化学的方法又は電気化学的方法により
形成することができる。物理的方法としてはスパッタ法
等であり、化学的方法としてはCVD法等であり、電気化
学的方法としてはメッキ法等である。
等は、物理的方法、化学的方法又は電気化学的方法によ
り形成することができる。同様に、サポート膜１０５
も、物理的方法、化学的方法又は電気化学的方法により
形成することができる。物理的方法としてはスパッタ法
等であり、化学的方法としてはCVD法等であり、電気化
学的方法としてはメッキ法等である。
【００６１】なお、上記実施形態は、何れも本発明を実
施するにあたっての具体化の例を示したものに過ぎず、
これらによって本発明の技術的範囲が限定的に解釈され
てはならないものである。すなわち、本発明はその技術
思想、またはその主要な特徴から逸脱することなく、様
々な形で実施することができる。
施するにあたっての具体化の例を示したものに過ぎず、
これらによって本発明の技術的範囲が限定的に解釈され
てはならないものである。すなわち、本発明はその技術
思想、またはその主要な特徴から逸脱することなく、様
々な形で実施することができる。
【００６２】
【発明の効果】以上説明したように、反応層は、エッチ
ングの際の薬液の染み込みを防止することができるの
で、密着性改善層を用いることなく、シリンダ型キャパ
シタを作製することができる。そのため、製造工程の工
程数を削減し、基板と第１の電極（下部電極）とのコン
タクト不良及びシリンダ倒れを防止し、歩留まりを向上
させることができる。
ングの際の薬液の染み込みを防止することができるの
で、密着性改善層を用いることなく、シリンダ型キャパ
シタを作製することができる。そのため、製造工程の工
程数を削減し、基板と第１の電極（下部電極）とのコン
タクト不良及びシリンダ倒れを防止し、歩留まりを向上
させることができる。
【図１】図１（Ａ）〜（Ｈ）は本発明の第１の実施形態
によるサポート構造を有するシリンダ型キャパシタの製
造方法を示す半導体装置の断面図である。
によるサポート構造を有するシリンダ型キャパシタの製
造方法を示す半導体装置の断面図である。
【図２】キャパシタを含むＤＲＡＭの半導体装置の断面
図である。
図である。
【図３】図３（Ａ）〜（Ｉ）は本発明の第２の実施形態
によるサポート構造を有するシリンダ型キャパシタの製
造方法を示す半導体装置の断面図である。
によるサポート構造を有するシリンダ型キャパシタの製
造方法を示す半導体装置の断面図である。
【図４】図４（Ａ）〜（Ｉ）は本発明の第３の実施形態
によるサポート構造を有するシリンダ型キャパシタの製
造方法を示す半導体装置の断面図である。
によるサポート構造を有するシリンダ型キャパシタの製
造方法を示す半導体装置の断面図である。
【図５】図５（Ａ）〜（Ｉ）はサポート構造を有するシ
リンダ型キャパシタの製造方法を示す半導体装置の断面
図である。
リンダ型キャパシタの製造方法を示す半導体装置の断面
図である。
１０１ SiO2膜
１０２ Ｗプラグ
１０３ ストッパSiN膜
１０４ サポートSiO2膜
１０５ サポートSi膜
１０６ 犠牲SiO2膜
１０７ 下部電極
１０８ 反応層
１０９ ダミー膜
１１０ 絶縁膜
１１１ 上部電極
フロントページの続き
(72)発明者 鈴木 寿哉
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 5F083 AD24 AD49 AD56 JA06 JA19
JA35 JA38 JA39 JA40 JA43
MA06 MA17 MA20 NA01 PR21
PR22 PR33
Claims (5)
- 【請求項１】 シリンダ形状の白金族の第１の電極と、 前記第１の電極の周囲をサポートするサポート膜と、 前記第１の電極及び前記サポート膜の界面又はその上に
おいて化学的反応により形成される反応層と、 前記第１の電極上に形成される絶縁膜と、 前記絶縁膜上に形成される導電性の第２の電極とを有す
る半導体装置。 - 【請求項２】 さらに、前記第１の電極に接続されるト
ランジスタを有する請求項１記載の半導体装置。 - 【請求項３】 （ａ）ホールを有するサポート膜を形成
する工程と、 （ｂ）前記サポート膜のホールにシリンダ形状の白金族
の第１の電極を形成する工程と、 （ｃ）前記第１の電極及び前記サポート膜の界面におい
て化学的反応により反応層を形成する工程と、 （ｄ）前記第１の電極上に絶縁膜を形成する工程と、 （ｅ）前記絶縁膜上に導電性の第２の電極を形成する工
程とを有する半導体装置の製造方法。 - 【請求項４】 さらに、（ｆ）前記工程（ｃ）の後及び
前記工程（ｄ）の前に、前記サポート膜、前記反応層、
又はその両者の表面又は全体を酸化させて絶縁物にする
工程を有する請求項３記載の半導体装置の製造方法。 - 【請求項５】 さらに、（ｆ）前記工程（ｃ）の後及び
前記工程（ｄ）の前に、前記サポート膜、前記反応層、
又はその両者を除去する工程を有する請求項３記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002077222A JP4064695B2 (ja) | 2002-03-19 | 2002-03-19 | 半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002077222A JP4064695B2 (ja) | 2002-03-19 | 2002-03-19 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
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Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006013516A (ja) * | 2004-06-24 | 2006-01-12 | Samsung Electronics Co Ltd | 半導体メモリ素子の製造方法 |
| KR100622284B1 (ko) | 2004-06-03 | 2006-09-14 | 삼성전자주식회사 | 커패시터의 하부 전극 형성 방법 |
| KR100655751B1 (ko) | 2004-10-01 | 2006-12-11 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| JP2007512716A (ja) * | 2003-12-10 | 2007-05-17 | マイクロン テクノロジー， インク． | 容器コンデンサ及び作製方法 |
| KR100891647B1 (ko) | 2007-02-01 | 2009-04-02 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
| US7655968B2 (en) | 2003-09-04 | 2010-02-02 | Micron Technology, Inc. | Semiconductor devices |
| US7682924B2 (en) | 2007-08-13 | 2010-03-23 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7759193B2 (en) | 2008-07-09 | 2010-07-20 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7785962B2 (en) | 2007-02-26 | 2010-08-31 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7825451B2 (en) | 2005-05-18 | 2010-11-02 | Micron Technology, Inc. | Array of capacitors with electrically insulative rings |
| US7902081B2 (en) | 2006-10-11 | 2011-03-08 | Micron Technology, Inc. | Methods of etching polysilicon and methods of forming pluralities of capacitors |
| US7915136B2 (en) | 2004-07-19 | 2011-03-29 | Round Rock Research, Llc | Methods of forming integrated circuit devices |
| US7919386B2 (en) | 2005-03-18 | 2011-04-05 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| US8207563B2 (en) | 2004-12-06 | 2012-06-26 | Round Rock Research, Llc | Integrated circuitry |
| US8274777B2 (en) | 2008-04-08 | 2012-09-25 | Micron Technology, Inc. | High aspect ratio openings |
| US8388851B2 (en) | 2008-01-08 | 2013-03-05 | Micron Technology, Inc. | Capacitor forming methods |
| US8518788B2 (en) | 2010-08-11 | 2013-08-27 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US8652926B1 (en) | 2012-07-26 | 2014-02-18 | Micron Technology, Inc. | Methods of forming capacitors |
| WO2014091947A1 (ja) * | 2012-12-12 | 2014-06-19 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| US8946043B2 (en) | 2011-12-21 | 2015-02-03 | Micron Technology, Inc. | Methods of forming capacitors |
| US9076680B2 (en) | 2011-10-18 | 2015-07-07 | Micron Technology, Inc. | Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array |
| US10515801B2 (en) | 2007-06-04 | 2019-12-24 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210408002A1 (en) * | 2020-06-26 | 2021-12-30 | Intel Corporation | Double wall capacitors and methods of fabrication |
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- 2002-03-19 JP JP2002077222A patent/JP4064695B2/ja not_active Expired - Fee Related
Cited By (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8786001B2 (en) | 2003-09-04 | 2014-07-22 | Round Rock Research, Llc | Semiconductor devices |
| US7655968B2 (en) | 2003-09-04 | 2010-02-02 | Micron Technology, Inc. | Semiconductor devices |
| JP2007512716A (ja) * | 2003-12-10 | 2007-05-17 | マイクロン テクノロジー， インク． | 容器コンデンサ及び作製方法 |
| KR100622284B1 (ko) | 2004-06-03 | 2006-09-14 | 삼성전자주식회사 | 커패시터의 하부 전극 형성 방법 |
| JP2006013516A (ja) * | 2004-06-24 | 2006-01-12 | Samsung Electronics Co Ltd | 半導体メモリ素子の製造方法 |
| US7915136B2 (en) | 2004-07-19 | 2011-03-29 | Round Rock Research, Llc | Methods of forming integrated circuit devices |
| US8164132B2 (en) | 2004-07-19 | 2012-04-24 | Round Rock Research, Llc | Methods of forming integrated circuit devices |
| KR100655751B1 (ko) | 2004-10-01 | 2006-12-11 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| US8207563B2 (en) | 2004-12-06 | 2012-06-26 | Round Rock Research, Llc | Integrated circuitry |
| US7919386B2 (en) | 2005-03-18 | 2011-04-05 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| US7825451B2 (en) | 2005-05-18 | 2010-11-02 | Micron Technology, Inc. | Array of capacitors with electrically insulative rings |
| US7858486B2 (en) | 2005-05-18 | 2010-12-28 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7902081B2 (en) | 2006-10-11 | 2011-03-08 | Micron Technology, Inc. | Methods of etching polysilicon and methods of forming pluralities of capacitors |
| US7869189B2 (en) | 2007-02-01 | 2011-01-11 | Samsung Electronics Co., Ltd. | Methods of fabricating integrated circuit devices including capacitors having high-aspect ratio support patterns and related devices |
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| US8263457B2 (en) | 2007-02-26 | 2012-09-11 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
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| US7682924B2 (en) | 2007-08-13 | 2010-03-23 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
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