JP2006013516A - 半導体メモリ素子の製造方法 - Google Patents

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Abstract

【課題】 炭素含有膜を下部モールド層として利用して、シリンダー型のキャパシタ下部電極を形成する半導体メモリ素子の製造方法を提供する。
【解決手段】 半導体基板上に炭素含有膜を形成し、炭素含有膜上に、炭素含有膜の上面を一部露出させる第１ホールを限定する絶縁膜パターンを形成し、炭素含有膜の露出された部分をドライエッチングして、ストレージノードホールを限定する炭素含有膜パターンを形成し、ストレージノードホール内に下部電極を形成し、ストレージノードホール内に下部電極を覆う誘電膜を形成し、ストレージノードホール内に誘電膜を覆う上部電極を形成する半導体メモリ素子の製造方法。下部モールド層の形成のための炭素含有膜のドライエッチング時、炭素含有膜の等方性エッチング特性を利用して、上部より下部でさらに大きい外径サイズを持つストレージノードホールを形成できる。
【選択図】 図１Ｈ

Description

本発明は、半導体メモリ素子の製造方法に係り、特に、微細なセル面積に形成されるシリンダー型下部電極を持つ半導体メモリ素子の製造方法に関する。
半導体メモリ素子の超高集積化につれて、デザインルールが段々減少して、半導体メモリ素子において単位メモリセルが占める面積が減りつつある。ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子において、メモリセルに使われるキャパシタは、その占める面積が減っていることにも拘らず、一般的に許容できるデータ入出力特性及び再生特性を提供するのに十分な最小キャパシタンスを提供することが要求される。このような要求に応じて、工程マージン及び空間の減少は、メモリセルキャパシタのデザインに大きい影響を及ぼした。減少した空間に最小キャパシタンスを維持できるキャパシタを製造するために、三次元構造を持ちつつ高い高さを持ついろいろな構造のキャパシタの下部電極構造が提案された。その中で、シリンダー型下部電極が、キャパシタの有効面積を増加させるのに有利なために広く使われており、シリンダー型下部電極構造及びその形成方法に関する多様な技術が提案された（例えば、特許文献１）。
通常的に、シリンダー型下部電極を形成するために、まず埋め込みコンタクトが形成された半導体基板上に、エッチング阻止膜及びモールド酸化膜を形成し、前記モールド酸化膜及びエッチング阻止膜を順にドライエッチングして、前記埋め込みコンタクトを露出させるノードホールを限定するモールド酸化膜パターン及びエッチング阻止膜パターンを形成した後、前記モールド酸化膜パターンを利用して、シリンダー型下部電極を形成する。前記下部電極が形成された後には、前記モールド酸化膜パターンはまたウェットエッチング方法で除去する。これまで提案されたシリンダー型下部電極の形成方法では、前記エッチング阻止膜として主にシリコン窒化膜を形成した。
しかし、これまで提案された方法でシリンダー型下部電極を形成するところにおいて、前記モールド酸化膜パターンのウェットエッチング時、エッチング液が下部電極と前記エッチング阻止膜との界面を通じて下部に侵入して、下部構造物に損傷を負わせるという問題がある。このような現象を防止するためには、前記エッチング阻止膜を厚く形成して、エッチング液の侵入経路を長くする必要がある。しかし、エッチング阻止膜をシリコン窒化膜で形成した場合には、エッチング阻止膜が厚くなれば、前記ノードホールを形成するために前記エッチング阻止膜をドライエッチングする間に、上部の構造物が破られるか、損傷するという問題が発生する。また、エッチング阻止膜が厚くなるにつれて、下部電極の外壁と前記エッチング阻止膜パターンとが接する面積ほど下部電極の表面積が減少して、所望のキャパシタンスを得られなくなる。
すなわち、前記問題を防止するためには、エッチング阻止膜を厚くするには限界があり、したがって、下部電極を高めるためには、モールド酸化膜を高める方法に依存せざるを得ない。しかし、モールド酸化膜が高くなれば、ストレージノードホールの形成のためのドライエッチング時、ストレージノードホールが深くなるほどその断面プロファイルの変形が激しくて、所望の断面プロファイルを維持し難く、下部電極が底部面積を十分に確保できなくなる。このような問題は、デザインルールが小さくなるほどさらに深刻になって、所望のキャパシタンスを確保できないだけでなく、下部電極が倒れることによって、隣接したＯＣＳ（Ｏｎｅ Ｃｙｌｉｎｄｅｒ Ｓｔａｃｋ）キャパシタの下部電極間にツインビットフェールが発生する可能性が高くなる。
米国特許第６，６５３，１８６号明細書
本発明の目的は、前記のような従来技術の問題点を解決しようとするものであり、狭くなったメモリセル面積内で、所望のキャパシタンスの確保に有利な下部電極構造及びその周辺構造を持つ半導体メモリ素子の製造方法を提供することである。
本発明の他の目的は、モールド酸化膜パターンを除去するためのウェットエッチング時、エッチング液の侵入による下部構造物の損傷を防止できる半導体メモリ素子の製造方法を提供することである。
前記目的を達成するために、本発明の第１様態による半導体メモリ素子の製造方法では、導電領域を持つ半導体基板上に炭素含有膜を形成する。前記炭素含有膜上に、前記炭素含有膜の上面を一部露出させる第１ホールを限定する絶縁膜パターンを形成する。前記第１ホールを通じて露出された炭素含有膜をドライエッチングして、前記導電領域を露出させる第２ホールを限定する炭素含有膜パターンを形成する。前記第１ホール及び第２ホール内にシリンダー型のキャパシタ下部電極を形成する。前記絶縁膜パターンをウェットエッチングによって除去する。前記炭素含有膜パターンを除去する。
前記絶縁膜パターンを形成するために、先ず、前記炭素含有膜上に絶縁膜を形成する。次いで、フォトレジストパターンをエッチングマスクとして利用して、前記絶縁膜をドライエッチングする。
前記炭素含有膜パターンを形成するために、前記炭素含有膜をドライエッチングする間、前記第２ホールの形成と同時に前記フォトレジストパターンが除去される。
前記炭素含有膜パターンは、垂直プロファイルの側壁を持つように形成できる。または、前記炭素含有膜パターンの形成工程では、前記炭素含有膜を等方性ドライエッチングして、前記第１ホールよりさらに大きい外径サイズを持つ前記第２ホールを形成することもできる。
前記下部電極を形成するために、先ず、前記炭素含有膜パターンの側壁と前記絶縁膜パターンの側壁及び上面に導電層を形成した後、前記第１ホール及び第２ホール内で前記導電層を覆う犠牲膜を形成する。次いで、前記絶縁膜パターンの上面が露出されるまで、前記絶縁膜パターンの上に形成されている前記犠牲膜及び導電層を除去する。次いで、前記犠牲膜を完全に除去する。
前記犠牲膜の除去は、前記絶縁膜パターンの除去と同時に行われる。この時、前記犠牲膜及び絶縁膜パターンを除去するために、ウェットエッチングを利用する。
または、前記犠牲膜の除去は、前記炭素含有膜パターンの除去と同時に行われることもできる。この時、前記犠牲膜及び炭素含有膜を除去するために、アッシング及びストリッピング工程を利用する。
前記目的を達成するために、本発明の第２様態による半導体メモリ素子の製造方法では、導電領域を持つ半導体基板上に炭素含有膜を形成する。前記炭素含有膜上に前記炭素含有膜の上面を一部露出させる絶縁膜パターンを形成する。前記第１ホールを通じて露出された炭素含有膜をドライエッチングして、前記導電領域を露出させる第２ホールを限定する。前記第１ホール及び第２ホール内に下部電極を形成する。前記下部電極及び前記絶縁膜パターン上に誘電膜を形成する。前記誘電膜上に上部電極を形成する。
前記目的を達成するために、本発明の第３様態による半導体メモリ素子の製造方法では、半導体基板上に炭素含有膜を形成する。前記炭素含有膜上に、前記炭素含有膜の上面を一部露出させる絶縁膜パターンを形成する。前記炭素含有膜の露出された部分をドライエッチングして、ストレージノードホールを限定する炭素含有膜パターンを形成する。前記ストレージノードホール内に下部電極を形成する。前記ストレージノードホール内に前記下部電極を覆う誘電膜を形成する。前記ストレージノードホール内に前記誘電膜を覆う上部電極を形成する。
本発明によれば、ＯＣＳキャパシタの下部電極を形成するに当って、下部モールド層として比較的高い高さを持つ炭素含有膜パターンを利用する。炭素含有膜パターンの高い高さによって、上部モールド層である酸化膜パターンを除去するためのウェットエッチング時、エッチング液の下部への侵入経路が長くなって、下部構造物がエッチング液によって損傷される恐れがない。また、下部モールド層の形成のための炭素含有膜のドライエッチング時、炭素含有膜の等方性エッチング特性を利用して、上部より下部でさらに大きい外径サイズを持つストレージノードホールを形成することが可能であり、このような構造のストレージノードホール内に形成される下部電極は、その上部に比べて下部の外径サイズがさらに大きい安定した構造を持つ。したがって、ＯＣＳキャパシタで下部電極が倒れることを防止でき、ツインビットフェールが発生する恐れなく下部電極を容易に高めることができる。
以下、例示する実施形態はいろいろな他の形態に変形でき、本発明の範囲が後述する実施形態に限定されるものではない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。添付図面で膜または領域の大きさまたは厚さは、明細書の明確性のために誇張されたものである。
図１Ａないし図１Ｊは、本発明の第１実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。第１実施形態では、半導体メモリ素子のＯＣＳキャパシタを製造する方法について説明する。
図１Ａを参照すれば、半導体基板１０上に層間絶縁膜１２を形成する。前記層間絶縁膜１２を一部エッチングしてストレージノードコンタクトホールを形成した後、これに導電物質を埋め込んで平坦化して、前記半導体基板１０の活性領域に連結される導電性コンタクトプラグ１４を形成する。
前記層間絶縁膜１２及びコンタクトプラグ１４上に、炭素含有膜２０を形成する。前記炭素含有膜２０は、後続工程でエッチング阻止膜として使用するためのものであり、約１，０００〜１５，０００Åに比較的厚く形成できる。
前記炭素含有膜２０は、例えば、非晶質炭素膜、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）及び黒鉛のように純粋な炭素膜で構成できる。このように純粋な炭素膜で構成される炭素含有膜２０を形成するために、例えば、ＰＥＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方法を利用でき、この時、ＣｘＨｙの組成を持つ１種の単一ガス、または前記組成を持つ２種以上の混合ガスとＨ２、ＨｅまたはＡｒを工程ガスとして使用して、前記炭素含有膜２０を形成できる。
また、前記炭素含有膜２０は、脂肪族または芳香族炭化水素化合物、有機高分子化合物、または炭素含有低誘電物質で構成できる。前記有機高分子化合物としてフォトレジスト材料を使用できる。前記炭素含有低誘電物質の代表的な例として、ＳｉＬＫＴＭ（Ｄｏｗ Ｃｈｅｍｉｃａｌ Ｃｏｍｐａｎｙ製品）、ＳｉＣＯＨ複合材料、非晶質水素化シリコンカーバイド（ａ−ＳｉＣ：Ｈ）を挙げられる。ＳｉＬＫＴＭ膜は、スピンコーティングによって得られるＳＯＤ（Ｓｐｉｎ−Ｏｎ−Ｄｉｅｌｅｃｔｒｉｃ）高分子膜であり、スピンコーティング後に、約４００〜４５０℃の温度下でベークして得られる。ＳｉＣＯＨ複合膜は、例えば、トリメチルシラン、テトラメチルシラン、ヘキサメチルジシロキサン、ビス−トリメチルシリルメタン、または、ビニールトリメチルシランを前駆体として、ＰＥＣＶＤ方法で得られる。ａ−ＳｉＣ：Ｈ膜は、トリメチルシランを前駆体として、ＰＥＣＶＤ方法で得られる。
図１Ｂを参照すれば、前記炭素含有膜２０上に酸化膜３０を形成する。前記酸化膜３０は、後続工程で下部電極を形成する時、前記炭素含有膜２０と共にモールド層として使用するためのものであり、例えば、約１０，０００〜２５，０００Åの厚さに形成できる。前記炭素含有膜２０の高さＨ１と、前記酸化膜３０の高さＨ２との和（Ｈ１＋Ｈ２）は、最終的に形成しようとする下部電極の高さによって決定される。望ましくは、前記炭素含有膜２０の高さＨ１は、最終的に形成しようとする下部電極の高さの１／５以上とする。
前記酸化膜３０は、ＰＥＣＶＤ方法によって形成されるＴＥＯＳ膜（以下、“ＰＥ−ＴＥＯＳ膜”という）、スピンコーティング方法で形成されるＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、またはポリシラザン膜からなりうる。
前記酸化膜３０を例とすれば、６００℃以上の比較的高温で形成する場合には、高温雰囲気下で前記炭素含有膜２０内の炭素が分解されてガス発生が引き起こされ、その結果、前記炭素含有膜２０のリフティング現象が引き起こされる。したがって、前記酸化膜３０は、比較的低温、例えば、４５０℃以下の温度で成膜が可能な膜で形成されることが望ましい。
ＰＥ−ＴＥＯＳ膜は、ＰＥＣＶＤ方法によって約４００℃で成膜が可能であり、ＵＳＧ膜は、スピンコーティング方法によって約４５０〜５４０℃で成膜が可能である。また、ポリシラザン膜は、スピンコーティング方法によって約４００〜７００℃で成膜が可能である。したがって、前記酸化膜３０をＰＥ−ＴＥＯＳ膜、ＵＳＧ膜、またはポリシラザン膜で形成することが望ましい。
前記酸化膜３０上に、ストレージノードホール領域を限定するフォトレジストパターン４０を約５，０００〜１０，０００Åの厚さに形成する。
図１Ｃを参照すれば、前記フォトレジストパターン４０をエッチングマスクとして、前記酸化膜３０をドライエッチングして酸化膜パターン３０ａを形成する。前記酸化膜３０のドライエッチングは、ＣＦｘ系列のエッチングガス、例えば、Ｃ４Ｆ６またはＣ３Ｆ９ガスとＡｒガスとを使用して進む。その結果、前記酸化膜パターン３０ａに形成された第１ホール４２を通じて、前記炭素含有膜２０の上面が一部露出される。
図１Ｄを参照すれば、前記酸化膜パターン３０ａをエッチングマスクとして、前記炭素含有膜２０の露出された部分をドライエッチングして、第２ホール４３を通じて前記コンタクトプラグ１４を露出させる炭素含有膜パターン２０ａを形成する。前記第１ホール４２及び第２ホール４３は、ストレージノードホール４４を構成する。前記炭素含有膜２０のドライエッチング時、Ｏ２ガスをメインソースガスとして使用するプラズマエッチング方法を利用する。この時、前記メインソースガスと共にＮ２、Ａｒ及びＨｅのうち選択される少なくとも一つの不活性ガスを同時に供給できる。また、前記炭素含有膜２０が、例えばＳｉＣＯＨ複合膜またはａ−ＳｉＣ：Ｈ膜のようにＳｉを含有している場合には、ソースガスにＦを含めてエッチング工程を行う。
図１Ｄに示すように、前記炭素含有膜パターン２０ａの側壁に垂直プロファイルを持たせるために、前記炭素含有膜２０のエッチングのためのソースガスとしてＨＢｒ、ＮＨ３、またはＨ２を追加して、前記炭素含有膜２０の等方性エッチング特性を抑制し、かつエッチング速度を高める。
前記炭素含有膜２０のドライエッチングのためのエッチング条件として、約１００〜１，５００Ｗのパワー、そして、約３ｍＴ〜１００ｍＴの圧力条件を適用できる。この時、エッチング温度が高くなれば、前記炭素含有膜２０が等方性エッチング特性を表すので、エッチング温度をなるべく低く設定する必要がある。前記炭素含有膜パターン２０ａの側壁が垂直プロファイルを維持できるように、約２０〜８０℃のエッチング温度を適用することが望ましい。
前記フォトレジストパターン４０は、前記炭素含有膜２０のドライエッチング後に別途の工程で除去できる。または、前記炭素含有膜２０がフォトレジスト材料と同じ有機高分子物質で構成された場合、前記炭素含有膜２０のエッチング条件下で、前記フォトレジストパターン４０が、前記炭素含有膜２０のドライエッチングと同時に除去されることもできる。この場合、前記フォトレジストパターン４０を除去するために、別途の工程を経る必要がないために、工数が減る効果がある。
また、前記炭素含有膜２０のドライエッチング条件下では、酸化膜に対する前記炭素含有膜２０のエッチング選択比が非常に高い。すなわち、前記炭素含有膜２０をドライエッチングする間、前記酸化膜パターン３０ａの損傷が全くなく、したがって、後続工程で形成される下部電極のプロファイルに悪影響を及ぼす恐れがない。
図１Ｅを参照すれば、前記ストレージノードホール４４を通じて露出されている前記炭素含有膜パターン２０ａの側壁及び前記酸化膜パターン３０ａの側壁と、前記酸化膜パターン３０ａの上面とに、下部電極形成用導電層５０を約２００〜４００Åの厚さに形成する。前記導電層５０は、例えば、ドーピングされたポリシリコンまたはＴｉＮからなることもあり、Ｐｔ膜、Ｒｕ膜、Ｉｒ膜などの貴金属物質またはこれらの酸化物からなることもある。前記導電層５０は、前記例示された物質からなる単一膜、または２層以上の物質層からなる複合膜で形成されることもできる。前記導電層５０は、例えば、ＣＶＤまたはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）方法を利用して形成できる。
図１Ｆを参照すれば、前記導電層５０が形成された結果物の全面に犠牲膜６０を形成する。前記犠牲膜６０は、前記ストレージノードホール４４内で前記導電層５０を覆うように形成される。
前記犠牲膜６０は、ギャップフィリング特性に優れた酸化物、例えば、ＵＳＧ、ＳｉＯ２、またはポリシラザンからなるか、またはフォトレジスト材料からなる。
図１Ｇを参照すれば、前記酸化膜パターン３０ａが露出されるまで、前記酸化膜パターン３０ａの上面上に形成されている前記犠牲膜６０及び導電層５０を、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程またはエッチバック工程によって除去して、各セルごとに分離されている下部電極５０ａを形成する。
図１Ｈを参照すれば、前記酸化膜パターン３０ａを除去する。前記酸化膜パターン３０ａを除去するために、通常的に広く使われる酸化膜除去用のエッチング液を使用し、例えば、ＨＦ及びＮＨ４Ｆの混合液からなるエッチング液を使用できる。この時、前記下部電極５０ａの周囲に残っている炭素含有膜パターン２０ａは、従来技術でエッチング阻止膜で形成したシリコン窒化膜に比べて高い高さＨ１を持つので、前記酸化膜パターン３０ａがウェットエッチングされる間に、エッチング液の下部構造物への侵入距離Ｌが長い。したがって、前記酸化膜パターン３０ａがウェットエッチングされる間、前記下部電極５０ａの下に形成されている下部構造物が、エッチング液によって損傷する恐れがない。
ここで、前記犠牲膜６０が酸化物からなる場合、図１Ｈに示すように、前記酸化膜パターン３０ａの除去と同時に前記犠牲膜６０が除去される。図示していないが、前記犠牲膜６０がフォトレジスト材料からなる場合には、前記酸化膜パターン３０ａの除去後にも、前記犠牲膜６０が除去されずに残ってしまう。これについては、後述する。
図１Ｉを参照すれば、前記炭素含有膜パターン２０ａを、アッシング及びストリッピング方法を利用して除去する。その結果、前記下部電極５０ａの外部側壁が完全に露出される。
図１Ｈを参照して既に説明したように、前記犠牲膜６０がフォトレジスト材料からなる場合には、前記酸化膜パターン３０ａの除去後にも前記犠牲膜６０が除去されずに残っており、このように残っている前記犠牲膜６０は、前記炭素含有膜パターン２０ａの除去のためのアッシング及びストリッピング工程時、前記炭素含有膜パターン２０ａの除去と同時に除去される。このように、前記犠牲膜６０は、その構成物質によって、前記酸化膜パターン３０ａの除去と同時に、または、前記炭素含有膜パターン２０ａの除去と同時に除去されるので、前記犠牲膜６０を除去するために別途の工程を行う必要がない。
図１Ｊを参照すれば、前記下部電極５０ａ上に誘電膜７０及び上部電極８０を順に形成して、キャパシタ９０を完成する。
図２Ａないし図２Ｄは、本発明の第２実施形態による半導体メモリ素子の製造方法を説明するために工程順序によって示す断面図である。第２実施形態は、第１実施形態とほぼ同一であるが、ＯＣＳキャパシタで、下部電極の下部外径が上部外径に比べて大きいサイズを持つ構造を形成する方法について説明する。図２Ａないし図２Ｄにおいて、第１実施形態と同じ参照符号は同一部材を表し、これらについての詳細な説明は省略する。
図２Ａを参照すれば、図１Ａないし図１Ｃを参照して説明したような方法で酸化膜パターン３０ａを形成した後、前記酸化膜パターン３０ａをエッチングマスクとして、図１Ｄを参照して第１実施形態で説明した方法と同様に、前記炭素含有膜２０の露出された部分をドライエッチングして、前記コンタクトプラグ１４の上面を露出させるホールを形成する。但し、第１実施形態と異なる点は、前記炭素含有膜２０のドライエッチング時、Ｏ２ガスをメインソースガスとして使用するプラズマエッチング方法を利用するが、前記炭素含有膜２０の等方性エッチング効果を得るために、エッチングガス内でのＨＢｒ、ＮＨ３、またはＨ２の含有量を、第１実施形態の場合に比べて減らし、エッチング温度も第１実施形態の場合に比べて高く設定する。その結果、前記コンタクトプラグ１４を露出させるストレージノードホール１４４を限定する炭素含有膜パターン１２０ａが形成される。前記ストレージノードホール１４４のうち、前記炭素含有膜パターン１２０ａによって限定されるホールの外径Ｄ１は、前記酸化膜パターン３０ａによって限定されるホールの外径Ｄ２よりさらに大きいサイズを持つ。すなわち、前記炭素含有膜パターン１２０ａ内に形成されるストレージノードホール１４４の外径Ｄ１は、前記酸化膜パターン３０ａ内に形成されるストレージノードホール１４４の外径Ｄ２よりさらに大きい。
図２Ｂを参照すれば、図１Ｅないし図１Ｇを参照して説明したような方法で、前記ストレージノードホール１４４の内部及び前記酸化膜パターン３０ａの上面に下部電極形成用導電層を形成し、その上に犠牲膜６０を形成した後、前記犠牲膜６０及び導電層をＣＭＰ工程またはエッチバック工程によって除去して、各セルごとに分離されている下部電極１５０を形成する。上部より下部でさらに大きい外径サイズを持つストレージノードホール内に形成した前記下部電極１５０は、その上部に比べて下部の外径サイズがさらに大きい安定した構造を持つ。したがって、ＯＣＳキャパシタで下部電極の倒れることを防止でき、ツインビットフェールが発生する恐れがない。
図２Ｃを参照すれば、図１Ｈ及び図１Ｉを参照して説明したような方法で、前記酸化膜パターン３０ａ、犠牲膜６０、及び炭素含有膜パターン１２０ａを除去する。
図２Ｄを参照すれば、図１Ｊを参照して説明したような方法で、前記下部電極１５０上に誘電膜７０及び上部電極８０を順に形成して、キャパシタ１９０を完成する。
図３Ａないし図３Ｃは、本発明の第３実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。第３実施形態では、半導体メモリ素子の凹形（ｃｏｎｃａｖｅ ｔｙｐｅ）キャパシタを製造する方法について説明する。図３Ａないし図３Ｃにおいて、第１実施形態と同じ参照符号は同一部材を表し、これらについての詳細な説明は省略する。
図３Ａを参照すれば、図１Ａないし図１Ｇを参照して説明したような方法で、下部電極５０ａを形成する工程まで進む。但し、ノード分離のためのＣＭＰ工程時、前記下部電極５０ａを保護するために形成する犠牲膜６０’は、前記酸化膜パターン３０ａとのエッチング選択比を確保するために、フォトレジスト材料で形成する。そして、前記炭素含有膜パターン２０ａは、キャパシタが完成された後、前記下部電極５０ａの周囲で除去されずに残っているため、ＳｉＬＫＴＭ、ＳｉＣＯＨ複合材料、ａ−ＳｉＣ：Ｈのような低誘電物質で形成することが望ましい。
図３Ｂを参照すれば、前記犠牲膜６０をアッシング及びストリッピング工程によって除去して、前記下部電極５０ａの内壁を露出させる。
図３Ｃを参照すれば、前記図１Ｊを参照して説明したような方法で、前記下部電極５０ａ上に誘電膜７０及び上部電極８０を順に形成して、キャパシタ２９０を完成する。
図４Ａないし図４Ｃは、本発明の第４実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。第４実施形態では、半導体メモリ素子の凹形キャパシタを製造する方法について説明する。第４実施形態は、第３実施形態とほぼ同一であるが、凹形キャパシタで、下部電極の下部外径が上部外径に比べて大きいサイズを持つ構造を形成する方法について説明する。図４Ａないし図４Ｃにおいて、第１実施形態、第２実施形態及び第３実施形態と同じ参照符号は同一部材を表し、これらについての詳細な説明は省略する。
図４Ａを参照すれば、図２Ａ及び図２Ｂを参照して説明したような方法で、下部電極１５０を形成する工程まで進む。但し、ノード分離のためのＣＭＰ工程時、前記下部電極１５０を保護するために形成する犠牲膜６０’は、前記酸化膜パターン３０ａとのエッチング選択比を確保するために、フォトレジスト材料で形成する。そして、前記炭素含有膜パターン１２０ａは、キャパシタが完成された後、前記下部電極１５０の周囲で除去されずに残っているため、ＳｉＬＫＴＭ、ＳｉＣＯＨ複合材料、ａ−ＳｉＣ：Ｈのような低誘電物質で形成することが望ましい。
図４Ｂを参照すれば、前記犠牲膜６０をアッシング及びストリッピング工程によって除去して、前記下部電極１５０の内壁を露出させる。
図４Ｃを参照すれば、前記図１Ｊを参照して説明したような方法で、前記下部電極１５０上に誘電膜７０及び上部電極８０を順に形成して、キャパシタ３９０を完成する。
本発明によれば、ＯＣＳキャパシタの下部電極を形成するところに当って、モールド層として、下部に形成された比較的高さの高い炭素含有膜パターンと、その上に形成される酸化膜パターンとを利用する。前記炭素含有膜パターンの高い高さによって、前記酸化膜パターンを除去するためのウェットエッチング時、エッチング液の下部への侵入経路が長くなって、下部構造物がエッチング液によって損傷される恐れがない。
モールド層の形成のために下部に高さの高い炭素含有膜を形成するので、炭素含有膜上には比較的高さの低い酸化膜を形成しても、下部電極の高さを高めることができる。すなわち、高さの高い下部電極を形成する場合にも、ストレージノードホールの形成のための酸化膜のエッチング量が、従来の場合に比べて減る。酸化膜のエッチング深さが深くなるほど、ストレージノードホールの断面プロファイル変形が大きくなるという問題が発生する従来技術とは違って、本発明による方法を利用することによって、深いストレージノードホールを形成する場合にも、ストレージノードホールの深さによって所望の断面プロファイルを維持できる。
そして、モールド層の形成のための炭素含有膜のドライエッチング時、炭素含有膜の等方性エッチング特性を利用して、上部より下部でさらに大きい外径サイズを持つストレージノードホールを形成することができ、このような構造のストレージノードホール内に形成される下部電極は、その上部に比べて下部の外径サイズがさらに大きい安定した構造を持ち、したがって、ＯＣＳキャパシタで下部電極の倒れることを防止でき、ツインビットフェールが発生する恐れがなく、かつ下部電極の高さを容易に高めることができる。
また、モールド層として利用される炭素含有膜パターンは、凹形キャパシタの下部電極を形成する場合にも同じく適用でき、この場合には、前記炭素含有膜の構成材料として低誘電物質を利用することによって、優秀な絶縁特性を持つ絶縁膜を提供できる。
したがって、本発明による方法によれば、小さなデザインルールを持つ高集積化された半導体メモリ素子を製造する場合にも、十分なキャパシタンスを確保できる構造の下部電極を容易に形成できる。
以上、本発明を望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で当業者によっていろいろな変形及び変更が可能である。
本発明による半導体メモリ素子の製造方法は、小さな面積のメモリセル内で、十分なキャパシタンスを確保できる下部電極を持つ超高集積化された半導体メモリ素子の具現に好適に適用できる。
本発明の第１実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。第１実施形態では、半導体メモリ素子のＯＣＳキャパシタを製造する方法について説明する。 本発明の第１実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。第１実施形態では、半導体メモリ素子のＯＣＳキャパシタを製造する方法について説明する。 本発明の第１実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。第１実施形態では、半導体メモリ素子のＯＣＳキャパシタを製造する方法について説明する。 本発明の第１実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。第１実施形態では、半導体メモリ素子のＯＣＳキャパシタを製造する方法について説明する。 本発明の第１実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。第１実施形態では、半導体メモリ素子のＯＣＳキャパシタを製造する方法について説明する。 本発明の第１実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。第１実施形態では、半導体メモリ素子のＯＣＳキャパシタを製造する方法について説明する。 本発明の第１実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。第１実施形態では、半導体メモリ素子のＯＣＳキャパシタを製造する方法について説明する。 本発明の第１実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。第１実施形態では、半導体メモリ素子のＯＣＳキャパシタを製造する方法について説明する。 本発明の第１実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。第１実施形態では、半導体メモリ素子のＯＣＳキャパシタを製造する方法について説明する。 本発明の第１実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。第１実施形態では、半導体メモリ素子のＯＣＳキャパシタを製造する方法について説明する。 本発明の第２実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。 本発明の第２実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。 本発明の第２実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。 本発明の第２実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。 本発明の第３実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。 本発明の第３実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。 本発明の第３実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。 本発明の第４実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。 本発明の第４実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。 本発明の第４実施形態による半導体メモリ素子の製造方法を説明するために、工程順序によって示す断面図である。
符号の説明
１０ 半導体基板
１２ 層間絶縁膜
１４ 導電性コンタクトプラグ
２０ａ 炭素含有膜パターン
５０ａ 下部電極
Ｈ１ 炭素含有膜の高さ
Ｌ エッチング液の下部構造物への侵入距離

Claims (64)

  1. 導電領域を持つ半導体基板上に炭素含有膜を形成する工程と、
    前記炭素含有膜上に、前記炭素含有膜の上面を一部露出させる第１ホールを限定する絶縁膜パターンを形成する工程と、
    前記第１ホールを通じて露出された炭素含有膜をドライエッチングして、前記導電領域を露出させる第２ホールを限定する炭素含有膜パターンを形成する工程と、
    前記第１ホール及び第２ホール内にシリンダー型のキャパシタ下部電極を形成する工程と、
    前記絶縁膜パターンをウェットエッチングによって除去する工程と、
    前記炭素含有膜パターンを除去する工程と、を含むことを特徴とする半導体メモリ素子の製造方法。
  2. 前記炭素含有膜は、非晶質炭素、ＤＬＳ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）、黒鉛、脂肪族または芳香族炭化水素化合物、有機高分子化合物、ＳｉＬＫＴＭ、ＳｉＣＯＨ複合材料、またはａ−ＳｉＣ：Ｈからなることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
  3. 前記炭素含有膜は、ＰＥＣＶＤまたはスピンコーティング方法によって形成されることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
  4. 前記絶縁膜パターンは、ＰＥ−ＴＥＯＳ、ＵＳＧ、ＢＰＳＧ、ＰＳＧ、またはポリシラザンからなることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
  5. 前記絶縁膜パターンを形成する工程は、
    前記炭素含有膜上に絶縁膜を形成する工程と、
    フォトレジストパターンをエッチングマスクとして利用して、前記絶縁膜をドライエッチングする工程と、を含むことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
  6. 前記絶縁膜は、ＰＥＣＶＤまたはスピンコーティング方法によって形成されることを特徴とする請求項５に記載の半導体メモリ素子の製造方法。
  7. 前記絶縁膜は、４５０℃以下の温度下で形成されることを特徴とする請求項５に記載の半導体メモリ素子の製造方法。
  8. 前記炭素含有膜パターンを形成するために、前記炭素含有膜をドライエッチングする間、前記第２ホールの形成と同時に前記フォトレジストパターンが除去されることを特徴とする請求項５に記載の半導体メモリ素子の製造方法。
  9. 前記炭素含有膜パターンは、垂直プロファイルの側壁を持つように形成されることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
  10. 前記炭素含有膜パターンの形成時、前記炭素含有膜を２０〜８０℃の温度下でドライエッチングすることを特徴とする請求項９に記載の半導体メモリ素子の製造方法。
  11. 前記炭素含有膜パターンの形成時、エッチングガスとしてＯ２ガスと、不活性ガスと、ＨＢｒ、ＮＨ３及びＨ２のうち選択される少なくとも一つの追加ガスを使用して、前記炭素含有膜をドライエッチングすることを特徴とする請求項９に記載の半導体メモリ素子の製造方法。
  12. 前記炭素含有膜パターンの形成工程では、前記炭素含有膜を等方性ドライエッチングして、前記第１ホールよりさらに大きい外径サイズを持つ前記第２ホールを形成することを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
  13. 前記炭素含有膜パターンの形成工程では、エッチングガスとしてＯ２ガスと不活性ガスとを使用して、前記炭素含有膜をドライエッチングすることを特徴とする請求項１２に記載の半導体メモリ素子の製造方法。
  14. 前記炭素含有膜の高さは、前記下部電極の高さの１／５以上であることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
  15. 前記炭素含有膜パターンは、アッシング及びストリッピングによって除去されることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
  16. 前記下部電極を形成する工程は、
    前記炭素含有膜パターンの側壁と前記絶縁膜パターンの側壁及び上面に、導電層を形成する工程と、
    前記第１ホール及び第２ホール内で、前記導電層を覆う犠牲膜を形成する工程と、
    前記絶縁膜パターンの上面が露出されるまで、前記絶縁膜パターンの上に形成されている前記犠牲膜及び導電層を除去する工程と、
    前記犠牲膜を完全に除去する工程と、を含むことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
  17. 前記犠牲膜は、ＵＳＧ、ＳｉＯ２、ポリシラザン、またはフォトレジスト材料からなることを特徴とする請求項１６に記載の半導体メモリ素子の製造方法。
  18. 前記犠牲膜及び導電層を除去する工程は、ＣＭＰ工程またはエッチバック工程によって行うことを特徴とする請求項１６に記載の半導体メモリ素子の製造方法。
  19. 前記犠牲膜を完全に除去するために、ウェットエッチングを行うことを特徴とする請求項１６に記載の半導体メモリ素子の製造方法。
  20. 前記犠牲膜を完全に除去する工程は、前記絶縁膜パターンの除去と同時に行われることを特徴とする請求項１９に記載の半導体メモリ素子の製造方法。
  21. 前記犠牲膜を完全に除去するために、アッシング及びストリッピング工程を行うことを特徴とする請求項１６に記載の半導体メモリ素子の製造方法。
  22. 前記犠牲膜を完全に除去する工程は、前記炭素含有膜パターンの除去と同時に行われることを特徴とする請求項２１に記載の半導体メモリ素子の製造方法。
  23. 前記炭素含有膜パターンの除去後には、前記下部電極の外部側壁が完全に露出されることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
  24. 前記下部電極上に誘電膜を形成する工程と、
    前記誘電膜上に上部電極を形成する工程と、をさらに含むことを特徴とする請求項２３に記載の半導体メモリ素子の製造方法。
  25. 導電領域を持つ半導体基板上に炭素含有膜を形成する工程と、
    前記炭素含有膜上に、前記炭素含有膜の上面を一部露出させる第１ホールを限定する絶縁膜パターンを形成する工程と、
    前記第１ホールを通じて露出された炭素含有膜をドライエッチングして、前記導電領域を露出させる第２ホールを限定する炭素含有膜パターンを形成する工程と、
    前記第１ホール及び第２ホール内に下部電極を形成する工程と、
    前記下部電極及び前記絶縁膜パターン上に誘電膜を形成する工程と、
    前記誘電膜上に上部電極を形成する工程と、を含むことを特徴とする半導体メモリ素子の製造方法。
  26. 前記上部電極は、前記第１ホール及び第２ホール内に形成されることを特徴とする請求項２５に記載の半導体メモリ素子の製造方法。
  27. 前記炭素含有膜は、非晶質炭素、ＤＬＳ、黒鉛、脂肪族または芳香族炭化水素化合物、有機高分子化合物、ＳｉＬＫＴＭ、ＳｉＣＯＨ複合材料、またはａ−ＳｉＣ：Ｈからなることを特徴とする請求項２５に記載の半導体メモリ素子の製造方法。
  28. 前記炭素含有膜は、ＰＥＣＶＤまたはスピンコーティング方法によって形成されることを特徴とする請求項２５に記載の半導体メモリ素子の製造方法。
  29. 前記絶縁膜パターンは、ＰＥ−ＴＥＯＳ、ＵＳＧ、ＢＰＳＧ、ＰＳＧ、またはポリシラザンからなることを特徴とする請求項２５に記載の半導体メモリ素子の製造方法。
  30. 前記絶縁膜パターンを形成する工程は、
    前記炭素含有膜上に絶縁膜を形成する工程と、
    フォトレジストパターンをエッチングマスクとして利用して、前記絶縁膜をドライエッチングする工程と、を含むことを特徴とする請求項２５に記載の半導体メモリ素子の製造方法。
  31. 前記絶縁膜は、ＰＥＣＶＤまたはスピンコーティング方法によって形成されることを特徴とする請求項３０に記載の半導体メモリ素子の製造方法。
  32. 前記絶縁膜は４５０℃以下の温度下で形成されることを特徴とする請求項３０に記載の半導体メモリ素子の製造方法。
  33. 前記炭素含有膜パターンを形成するために、前記炭素含有膜をドライエッチングする間、前記第２ホール形成と同時に前記フォトレジストパターンが除去されることを特徴とする請求項３０に記載の半導体メモリ素子の製造方法。
  34. 前記炭素含有膜パターンは、垂直プロファイルの側壁を持つように形成されることを特徴とする請求項２５に記載の半導体メモリ素子の製造方法。
  35. 前記炭素含有膜パターンの形成時、前記炭素含有膜を２０〜８０℃の温度下でドライエッチングすることを特徴とする請求項３４に記載の半導体メモリ素子の製造方法。
  36. 前記炭素含有膜パターンの形成時、エッチングガスとしてＯ２ガスと、不活性ガスと、ＨＢｒ、ＮＨ３及びＨ２のうち選択される少なくとも一つの追加ガスとを使用して、前記炭素含有膜をドライエッチングすることを特徴とする請求項３４に記載の半導体メモリ素子の製造方法。
  37. 前記炭素含有膜パターンの形成工程では、前記炭素含有膜を等方性ドライエッチングして、前記第１ホールよりさらに大きい外径サイズを持つ前記第２ホールを形成することを特徴とする請求項２５に記載の半導体メモリ素子の製造方法。
  38. 前記炭素含有膜パターンの形成工程では、エッチングガスとしてＯ２ガスと不活性ガスとを使用して、前記炭素含有膜をドライエッチングすることを特徴とする請求項３７に記載の半導体メモリ素子の製造方法。
  39. 前記炭素含有膜の高さは、前記下部電極の高さの１／５以上であることを特徴とする請求項２５に記載の半導体メモリ素子の製造方法。
  40. 前記下部電極を形成する工程は、
    前記炭素含有膜パターンの側壁と前記絶縁膜パターンの側壁及び上面に導電層を形成する工程と、
    前記第１ホール及び第２ホール内で前記導電層を覆う犠牲膜を形成する工程と、
    前記絶縁膜パターンの上面が露出されるまで、前記絶縁膜パターンの上に形成されている前記犠牲膜及び導電層を除去する工程と、
    前記犠牲膜を完全に除去する工程と、を含むことを特徴とする請求項２５に記載の半導体メモリ素子の製造方法。
  41. 前記犠牲膜は、フォトレジスト材料からなることを特徴とする請求項４０に記載の半導体メモリ素子の製造方法。
  42. 前記犠牲膜及び導電層を除去する工程は、ＣＭＰ工程またはエッチバック工程によって行うことを特徴とする請求項４０に記載の半導体メモリ素子の製造方法。
  43. 前記犠牲膜を完全に除去するために、アッシング及びストリッピング工程を行うことを特徴とする請求項４０に記載の半導体メモリ素子の製造方法。
  44. 半導体基板上に炭素含有膜を形成する工程と、
    前記炭素含有膜上に前記炭素含有膜の上面を一部露出させる絶縁膜パターンを形成する工程と、
    前記炭素含有膜の露出された部分をドライエッチングして、ストレージノードホールを限定する炭素含有膜パターンを形成する工程と、
    前記ストレージノードホール内に下部電極を形成する工程と、
    前記ストレージノードホール内に前記下部電極を覆う誘電膜を形成する工程と、
    前記ストレージノードホール内に前記誘電膜を覆う上部電極を形成する工程と、を含むことを特徴とする半導体メモリ素子の製造方法。
  45. 前記炭素含有膜は、非晶質炭素、ＤＬＳ、黒鉛、脂肪族または芳香族炭化水素化合物、有機高分子化合物、ＳｉＬＫＴＭ、ＳｉＣＯＨ複合材料、またはａ−ＳｉＣ：Ｈからなることを特徴とする請求項４４に記載の半導体メモリ素子の製造方法。
  46. 前記炭素含有膜は、ＰＥＣＶＤまたはスピンコーティング方法によって形成されることを特徴とする請求項４４に記載の半導体メモリ素子の製造方法。
  47. 前記絶縁膜パターンは、ＰＥ−ＴＥＯＳ、ＵＳＧ、ＢＰＳＧ、ＰＳＧ、またはポリシラザンからなることを特徴とする請求項４４に記載の半導体メモリ素子の製造方法。
  48. 前記絶縁膜パターンを形成する工程は、
    前記炭素含有膜上に絶縁膜を形成する工程と、
    フォトレジストパターンをエッチングマスクとして利用して、前記絶縁膜をドライエッチングする工程と、を含むことを特徴とする請求項４４に記載の半導体メモリ素子の製造方法。
  49. 前記絶縁膜は、ＰＥＣＶＤまたはスピンコーティング方法によって形成されることを特徴とする請求項４８に記載の半導体メモリ素子の製造方法。
  50. 前記絶縁膜は、４５０℃以下の温度下で形成されることを特徴とする請求項４８に記載の半導体メモリ素子の製造方法。
  51. 前記炭素含有膜パターンを形成するために、前記炭素含有膜をドライエッチングする間、前記ストレージノードホールの形成と同時に、前記フォトレジストパターンが除去されることを特徴とする請求項４８に記載の半導体メモリ素子の製造方法。
  52. 前記炭素含有膜パターンは、垂直プロファイルの側壁を持つように形成されることを特徴とする請求項４４に記載の半導体メモリ素子の製造方法。
  53. 前記炭素含有膜パターンの形成時、前記炭素含有膜を２０〜８０℃の温度下でドライエッチングすることを特徴とする請求項５２に記載の半導体メモリ素子の製造方法。
  54. 前記炭素含有膜パターンの形成時、エッチングガスとしてＯ２ガスと、不活性ガスと、ＨＢｒ、ＮＨ３及びＨ２のうち選択される少なくとも一つの追加ガスとを使用して、前記炭素含有膜をドライエッチングすることを特徴とする請求項５２に記載の半導体メモリ素子の製造方法。
  55. 前記炭素含有膜パターンの形成工程では、前記炭素含有膜を等方性ドライエッチングして、前記第１ホールよりさらに大きい外径サイズを持つ前記第２ホールを形成することを特徴とする請求項４４に記載の半導体メモリ素子の製造方法。
  56. 前記炭素含有膜パターンの形成工程では、エッチングガスとしてＯ２ガスと不活性ガスとを使用して、前記炭素含有膜をドライエッチングすることを特徴とする請求項５５に記載の半導体メモリ素子の製造方法。
  57. 前記炭素含有膜の高さは、前記下部電極の高さの１／５以上であることを特徴とする請求項４４に記載の半導体メモリ素子の製造方法。
  58. 前記下部電極を形成する工程は、
    前記炭素含有膜パターンの側壁と前記絶縁膜パターンの側壁及び上面に導電層を形成する工程と、
    前記ストレージノードホール内で前記導電層を覆う犠牲膜を形成する工程と、
    前記絶縁膜パターンの上面が露出されるまで、前記絶縁膜パターンの上に形成されている前記犠牲膜及び導電層を除去する工程と、
    前記犠牲膜を完全に除去する工程と、を含むことを特徴とする請求項４４に記載の半導体メモリ素子の製造方法。
  59. 前記犠牲膜は、ＵＳＧ、ＳｉＯ２、ポリシラザン、またはフォトレジスト材料からなることを特徴とする請求項５８に記載の半導体メモリ素子の製造方法。
  60. 前記犠牲膜及び導電層を除去する工程は、ＣＭＰ工程またはエッチバック工程によって行うことを特徴とする請求項５８に記載の半導体メモリ素子の製造方法。
  61. 前記犠牲膜を完全に除去するために、ウェットエッチングを行うことを特徴とする請求項５８に記載の半導体メモリ素子の製造方法。
  62. 前記犠牲膜を完全に除去するために、アッシング及びストリッピング工程を行うことを特徴とする請求項５８に記載の半導体メモリ素子の製造方法。
  63. 前記絶縁膜パターンを、前記犠牲膜と同時に除去する工程をさらに含むことを特徴とする請求項５８に記載の半導体メモリ素子の製造方法。
  64. 前記炭素含有膜パターンを、前記犠牲膜と同時に除去する工程をさらに含むことを特徴とする請求項５８に記載の半導体メモリ素子の製造方法。
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