JPH11214653A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】キャパシタ絶縁膜の形成工程におけるプラグ電
極の露出面の酸化防止、キャパシタ面積の確保、キャパ
シタ絶縁膜および上部キャパシタ電極の形状劣化を同時
に実現できる下部キャパシタ電極の形成方法を提供する
こと。 【解決手段】プラグ電極112 が埋込まれた層間絶縁膜11
1 上にシリコン窒化膜113 を形成し、次に順テーパー形
状のダミー下部キャパシタ電極114 をフォトリソグラフ
ィを用いて形成し、次に全面に鋳型層となるシリコン酸
化膜115 を形成し、次にダミー電極114 の表面が露出す
るまでシリコン酸化膜115 を研磨し、次にシリコン窒化
膜113 をエッチング防止膜に用いてダミー電極115 をエ
ッチング除去して鋳型層115 を形成し、次に鋳型層115
をマスクにしてシリコン窒化膜113をエッチングし、次
にダミー電極114 及びシリコン窒化膜113 の除去部分に
導電膜を埋め込むことにより、下部キャパシタ電極116
を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上にキ
ャパシタを有する半導体装置およびその製造方法に関す
る。

【０００２】

【従来の技術】電子デバイスの微細化、高集積化に伴
い、電子デバイスの機能を単に回路構成のみで達成する
ことが困難になりつつある。例えば、トランジスタの組
み合わせで情報の記憶動作を行なうＳＲＡＭ(Static Ra
ndom Access read write Memory)、ＥＥＰＲＯＭ(Elect
rically Erasable and Programmable Read Only Memor
y)、あるいはトランジスタとキャパシタの組み合わせで
情報の記憶動作を行なうＤＲＡＭ(Dynamic Random Acce
ss Memory)などの半導体メモリを、従来のＭＯＳトラン
ジスタ、あるいは従来のＭＯＳトランジスとＭＯＳキャ
パシタで実現することは、これらの素子で構成されるメ
モリセルの面積が縮小されていくなかで非常に困難なも
のになっている。

【０００３】特に、ＭＯＳキャパシタを用いた半導体メ
モリでは、素子の最小加工寸法が小さくなっても、読出
し信号のＳ／Ｎ比を低下させないために、一定のキャパ
シタ容量を確保し続けていくことが非常に困難なものに
なっている。

【０００４】そこで、電子デバイスの機能を単に回路構
成のみで達成するばかりではなく、機能性薄膜を用い
て、つまり材料自体の特性を利用することが有利になり
つつある。

【０００５】例えば、ＭＯＳキャパシタのキャパシタ絶
縁膜として、シリコン酸化膜やシリコン窒化膜／シリコ
ン酸化膜積層膜（ＮＯ膜）よりも高い誘電率を発現する
Ｂａ_x Ｓｒ_1-x ＴｉＯ₃ （ＢＳＴ）やＰｂＺｒ_x Ｔｉ
_1-x Ｏ₃ （ＰＺＴ）［０＜ｘ＜１］などの機能性材料か
らなる絶縁膜の採用が検討されるようになってきてい
る。また、ＦＲＡＭ(Ferroelectric Random Access rea
d write Memory) 等の新しい動作原理のデバイスも提案
されるようになってきている。

【０００６】上述したＢＳＴやＰＺＴなどの機能性材料
は室温で数百以上の誘電率を発現するために、集積度向
上を進めた結果として十分なキャパシタ面積の確保が困
難になっているＤＲＡＭのキャパシタ絶縁膜として有望
である。

【０００７】しかし、ＢＳＴもＰＺＴも金属酸化物であ
るために、このような金属酸化物からなるキャパシタ絶
縁膜を用いた場合には、従来より広く用いられている多
結晶シリコン電極を使用できなくなる。その理由は、金
属酸化物により多結晶シリコン電極の表面が酸化されて
低誘電率のシリコン酸化膜が形成されてしまうからであ
る。

【０００８】そのため、酸化されにくく、また酸化され
ても導電性を維持できる白金（Ｐｔ）、イリジウム（Ｉ
ｒ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、二酸
化イリジウム（ＩｒＯ₂ ) 、二酸化ルテニウム（ＲｕＯ
₂ ）等の貴金属をキャパシタ電極（特にキャパシタ絶縁
膜の成膜プロセスを経る下部キャパシタ電極）の材料に
用いる必要があった。

【０００９】また、ＤＲＡＭの集積度が世代毎に急速に
向上するため、ＢＳＴやＰＺＴのような高誘電率材料を
用いても完全平坦なキャパシタでは十分な蓄積電荷量が
得られず、立体形状の下部キャパシタ電極の採用が必須
になる。

【００１０】立体形状の下部キャパシタ電極を用い、そ
の材料に貴金属を用いたキャパシタの形成方法として
は、図１４〜図１６に示す方法（第１〜第３の従来方
法）が知られているが、それぞれ以下のような問題をも
っている。

【００１１】（第１の従来方法）まず、図１４（ａ）に
示すように、シリコン基板１に素子分離絶縁膜２、ＭＯ
Ｓトランジスタ３、ワード線４、層間絶縁膜５、ビット
線６、層間絶縁膜７、エッチング防止膜としてのシリコ
ン窒化膜８を形成する。

【００１２】次に同図（ａ）に示すように、シリコン窒
化膜８および層間絶縁膜７，５をエッチングしてコンタ
クトホールを開孔した後、このコンタクトホール内に燐
ドープ多結晶シリコン膜からなるプラグ電極９を形成す
る。

【００１３】次に図１４（ｂ）に示すように、基板全面
に下部キャパシタ電極となるルテニウム膜１０をスパッ
タ法により形成する。

【００１４】次に同図（ｂ）に示すように、ルテニウム
膜１０上にマスクパターン１１となるＳＯＧ膜を形成
し、続いてこのＳＯＧ膜上にフォトレジストパターン１
２を形成し、このフォトレジストパターン１２をマスク
にしてＳＯＧ膜をエッチングしてマスクパターン１１を
形成する。

【００１５】この後、フォトレジストパターン１２およ
びマスクパターン１１をマスクにして、ルテニウム膜１
０をエッチングすることにより、図１４（ｃ）に示すよ
うに、下部キャパシタ電極１０を形成する。

【００１６】ここで、フォトレジストパターン１２およ
びマスクパターン１１をマスクに用いる理由は、ルテニ
ウム膜１０のエッチングは、フォトレジストパターン１
２がエッチングされてしまう酸素を含む反応性ガスを用
いたＲＩＥで行なうからである。

【００１７】すなわち、本方法によれば、フォトレジス
トパターン１２がエッチング中に消滅しても、マスクパ
ターン（ＳＯＧ膜）１１をマスクにしてルテニウム膜１
０のエッチングを続けることができる。

【００１８】次に図１４（ｄ）に示すように、シリコン
窒化膜８をエッチング防止膜に用いて、マスクパターン
１１をエッチング除去した後、ＢＳＴからなるキャパシ
タ絶縁膜１３をＣＶＤ法により形成する。最後に、ルテ
ニウムからなる上部キャパシタ電極（不図示）をＣＶＤ
法により形成してキャパシタが完成する。

【００１９】本方法によれば、順テーパー形状の下部キ
ャパシタ電極１０が形成されるので、その上にキャパシ
タ絶縁膜１３や上部キャパシタ電極を容易に形成できる
ようになる。

【００２０】しかしながら、本方法には以下のような問
題がある。

【００２１】すなわち、フォトレジストパターン１２に
合わせずれが起こると、下部キャパシタ電極１０がプラ
グ電極９からずれて、図１４（ｄ）に示すように、プラ
グ電極９の表面が露出する。

【００２２】プラグ電極９の形成後にはキャパシタ絶縁
膜１３であるＢＳＴ膜を形成する。ＢＳＴ膜の成膜は高
温酸化性雰囲気中で行なわれる。そのため、キャパシタ
絶縁膜１３の形成工程で、プラグ電極９の露出面が酸化
される。

【００２３】その結果、プラグ電極９と下部キャパシタ
電極１０とのコンタクト抵抗が増大したり、プラグ電極
９の体積が増大してキャパシタ絶縁膜１３が剥がれると
いう問題が生じる。

【００２４】また、キャパシタ絶縁膜（ＢＳＴ膜）１３
が反応性の強いプラグ材（燐ドープ多結晶シリコン）と
反応して還元されて劣化するという問題もあった。

【００２５】以上述べた合わせずれの問題は、特にＤＲ
ＡＭの高集積化を進めるうえで避けられない問題にな
る。

【００２６】また、シリコン窒化膜とルテニウム膜との
密着性は一般に良くないために、下部キャパシタ電極
（ルテニウム膜）１０がエッチング防止膜であるシリコ
ン窒化膜８から剥がれるという問題がある。なお、図１
４の構造はペデスタル（Pedestal）型と呼ばれる。

【００２７】（第２の従来方法）図１５に、上述した第
１の従来方法における合わせずれの問題を解決できるメ
モリセルの工程断面図を示す。なお、図１４のメモリセ
ルと対応する部分には図１４と同一符号を付してあり、
詳細な説明は省略する。

【００２８】まず、図１５（ａ）に示すように、シリコ
ン基板１に素子分離領域２、ＭＯＳトランジスタ３を形
成し、続いてワード線４、層間絶縁膜５、ビット線６、
層間絶縁膜７、エッチング防止膜としてのシリコン窒化
膜８、燐ドープ多結晶シリコン膜からなるプラグ電極９
を形成する。ここまで、第１の従来方法と同じである。

【００２９】次に同図（ａ）に示すように、層間絶縁膜
としてのシリコン酸化膜２１を形成した後、このシリコ
ン酸化膜２１をフォトリソグラフィおよびドライエッチ
ングを用いて加工して、開口部を形成する。

【００３０】次に図１５（ｂ）に示すように、下部キャ
パシタ電極となるルテニウム膜１０をスパッタ法により
全面に形成した後、開口部を埋め込むようにルテニウム
膜１０上にＳＯＧ膜２２を塗布する。

【００３１】次に図１５（ｃ）に示すように、シリコン
酸化膜２１上のＳＯＧ膜２２およびルテニウム膜１０を
消滅するまで、ＳＯＧ膜２２およびルテニウム膜１０を
ＣＭＰ法により研磨して下部キャパシタ電極１０を形成
するとともに、表面を平坦化する。この後、ＳＯＧ膜２
２を除去する。

【００３２】最後に、図１５（ｄ）に示すように、キャ
パシタ絶縁膜（ＢＳＴ膜）１３、ルテニウム膜からなる
上部キャパシタ電極１４をＣＶＤ法により形成する。

【００３３】本方法によれば、図１５（ｂ）の工程で、
プラグ電極９の表面が、下部キャパシタ電極（ルテニウ
ム膜）１０およびシリコン酸化膜２１で被覆されるの
で、合わせずれが起きても、キャパシタ絶縁膜（ＢＳＴ
膜）１４の成膜時にプラグ電極９は酸化されない。した
がって、プラグ電極９が酸化されることによる問題を防
止できる。

【００３４】しかしながら、本方法には以下のような問
題がある。

【００３５】すなわち、シリコン酸化膜２１の開口部内
にキャパシタを作り込むため、キャパシタ面積は２次元
的な開口部の面積で決まり、３次元的な下部キャパシタ
電極の体積で決まる第１の従来方法に比べて小さくなる
ため、十分なキャパシタ面積を確保し難いという問題が
あった。

【００３６】また、下部キャパシタ電極１０の端面が突
出するように形成されやすくなるので、上記端面におけ
る電界集中によってキャパシタ絶縁膜１３のリーク電流
の増大が起こりやすいという問題があった。

【００３７】また、図１５（ｂ）の工程で、ＢＳＴ膜１
０をＣＭＰ法により研磨して下部キャパシタ電極１０を
形成する際に、下部キャパシタ電極１０の端面が剥がれ
やすいという問題があった。なお、図１５の構造はコン
ケイブ（Concave ）型と呼ばれる。

【００３８】（第３の従来方法）図１６に、上述した第
２の従来方法における問題、つまり十分なキャパシタ面
積を確保できなという問題、および下部キャパシタ電極
１０の端面に関する問題を解決できるメモリセルの工程
断面図を示す。なお、図１４、図１５のメモリセルと対
応する部分には図１４、図１５と同一符号を付してあ
り、詳細な説明は省略する。

【００３９】まず、図１６（ａ）に示すように、シリコ
ン基板１に素子分離領域２、ＭＯＳトランジスタ３を形
成し、続いてワード線４、層間絶縁膜５、ビット線６、
層間絶縁膜７を形成する。ここまで、第１の従来方法と
同じである。

【００４０】次に同図（ａ）に示すように、層間絶縁膜
５，７をエッチングしてコンタクトホールを開孔した
後、このコンタクトホール内にプラグ電極９を形成す
る。この後、同図（ａ）に示すように、全面にシリコン
窒化膜８、シリコン酸化膜２１を形成する。

【００４１】次に図１６（ｂ）に示すように、シリコン
窒化膜８およびシリコン酸化膜２１をフォトリソグラフ
ィおよびドライエッチングを用いて加工して、開口部を
形成する。

【００４２】次に図１６（ｃ）に示すように、下部キャ
パシタ電極１０となるルテニウム膜を開口部の内部を埋
め込むようにスパッタ法を用いて全面に形成した後、ル
テニウム膜をＣＭＰ法により研磨し、開口部外のルテニ
ウム膜を除去することにより、下部キャパシタ電極１０
を形成する。

【００４３】この後、シリコン窒化膜８をエッチング防
止膜に用いてシリコン酸化膜２１をエッチング除去す
る。

【００４４】最後に、図１６（ｄ）に示すように、下部
キャパシタ電極１０上にキャパシタ絶縁膜（ＢＳＴ膜）
１３、上部キャパシタ電極（ルテニウム膜）１４３をＣ
ＶＤ法により形成する。

【００４５】本方法によれば、図１４と同様のペデスタ
ル型のキャパシタを形成することがでるので、十分なキ
ャパシタ容量を確保できるようになる。

【００４６】また、下部キャパシタ電極１０をシリコン
窒化膜８およびシリコン酸化膜２１に形成された開口部
の内部を埋め込むように形成するので、下部キャパシタ
電極１０の端面が突出したり、下部キャパシタ電極１０
の端面が剥がれやすいという問題を解決できるようにな
る。

【００４７】また、プラグ電極９の表面が、下部キャパ
シタ電極１０およびシリコン窒化膜８で被覆されるの
で、合わせずれが起きても、キャパシタ絶縁膜（ＢＳＴ
膜）１４の成膜時にプラグ電極９が酸化されることはな
い。

【００４８】しかしながら、本方法には以下のような問
題がある。

【００４９】下部キャパシタ電極１０の形状は、シリコ
ン窒化膜８およびシリコン酸化膜２１をドライエッチン
グして形成された開口部の形状で決まる。ドライエッチ
ングで形成された開口部の断面形状は、基板表面に対し
て逆テーパー形状または長方形状になる。

【００５０】その結果、下部キャパシタ電極１０の断面
形状も逆テーパー形状または長方形状になるため、下部
キャパシタ電極１０上に良好な形状のキャパシタ絶縁膜
１３、上部キャパシタ電極２３を形成することが困難に
なる。

【００５１】また、開口部の断面形状が逆テーパー形状
または長方形状になることから、下部キャパシタ電極１
０の上端の角度は直角乃至鋭角になるので、上記上端に
おける電界集中によって素子特性の劣化が起こり易くな
るという問題があった。

【００５２】

【発明が解決しようとする課題】上述の如く、立体形状
の下部キャパシタ電極を用い、その材料に貴金属を用い
たキャパシタの形成方法（第１〜第３の従来方法）に
は、以下のような問題があった。

【００５３】すなわち、第１の従来方法は、下部キャパ
シタ電極がプラグ電極からずれるために、キャパシタ絶
縁膜の形成工程において、プラグ電極の露出面が酸化さ
れ、これによりコンタクト抵抗が増大するなどの問題
（第１の問題）があった。

【００５４】また、第２の従来方法は、シリコン酸化膜
の開口部内にキャパシタを作り込むため、キャパシタ面
積を確保し難いという問題（第２の問題）があった。

【００５５】また、第３の従来方法は、下部キャパシタ
電極の断面形状が基板表面に対して逆テーパー形状また
は長方形状になるため、下部キャパシタ電極上に良好な
形状のキャパシタ絶縁膜、上部キャパシタ電極を形成す
ることが困難であるという問題（第３の問題）があっ
た。

【００５６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、上述した第１、第２お
よび第３の問題を同時に解決できる半導体装置およびそ
の製造方法を提供することにある。

【００５７】

【課題を解決するための手段】［構成］上記目的を達成
するために、本発明（請求項１）に係る半導体装置は、
半導体基板上に形成され、かつ接続孔を有する層間絶縁
膜と、前記接続孔内に形成された接続電極と、この接続
電極および前記層間絶縁膜上に形成され、かつ開口部を
有するエッチング防止膜であって、前記開口部内に前記
接続電極および前記層間絶縁膜が存在し、かつ前記接続
電極の周縁部の一部と重なるように形成されたエッチン
グ防止膜と、前記開口部を含む領域上に前記接続電極と
接続するように形成され、前記半導体基板から離れるに
従って幅の狭くなる下部キャパシタ電極と、この下部キ
ャパシタ電極上に形成されたキャパシタ絶縁膜と、この
キャパシタ絶縁膜上に形成された上部キャパシタ電極と
を備えたことを特徴とする。

【００５８】ここで、前記接続電極と前記下部キャパシ
タ電極は、同一の導電膜で形成されたものであることが
好ましい。

【００５９】また、本発明（請求項２）に係る半導体装
置の製造方法は、半導体基板上に層間絶縁膜を形成した
後、この層間絶縁膜に接続孔を形成する工程と、前記接
続孔内に接続電極を形成する工程と、この接続電極およ
び前記層間絶縁膜上にエッチング防止膜を形成する工程
と、このエッチング防止膜上にダミー下部キャパシタ電
極を形成する工程であって、前記層間絶縁膜および前記
接続電極上に存在し、かつ前記接続電極の周縁部の一部
と重ならないダミー下部キャパシタ電極を形成する工程
と、このダミー下部キャパシタ電極を覆うように、前記
エッチング防止膜および前記ダミー下部キャパシタ電極
上に、下部キャパシタ電極の鋳型層となる基膜を形成す
る工程と、前記ダミー下部キャパシタ電極の表面が露出
するまで、前記基膜の表面を後退させる工程と、前記ダ
ミー下部キャパシタ電極をエッチング除去するととも
に、このエッチング除去の際に前記エッチング防止膜に
より前記層間絶縁膜および前記接続電極のエッチングを
防止して、前記基膜からなる下部キャパシタ電極の鋳型
層を形成する工程と、この鋳型層をマスクにして前記エ
ッチング防止膜をエッチングして、前記接続電極および
前記層間絶縁膜が露出し、かつ前記接続電極の周縁部の
一部が前記エッチング防止膜と重なるように、前記エッ
チング防止膜に開口部を形成する工程と、前記ダミー下
部キャパシタ電極の除去部分である前記鋳型層の開口部
および前記エッチング防止膜の前記開口部内に下部キャ
パシタ電極を形成する工程と、前記鋳型層を除去した
後、前記下部キャパシタ電極上にキャパシタ絶縁膜、上
部キャパシタ電極を形成する工程とを有することを特徴
とする。

【００６０】ここで、ダミー下部キャパシタ電極は、前
記半導体基板から離れるに従って幅が狭くなるように形
成することが好ましい（請求項３）。

【００６１】さらに、前記接続孔内に接続電極を埋込み
形成する工程において、前記接続孔内に接続電極を形成
する工程において、前記接続電極の代わりにダミー接続
電極を形成し、前記エッチング防止膜に開口部を形成す
る工程において、前記ダミー接続電極を除去し、前記下
部キャパシタ電極を形成する工程において、前記ダミー
接続電極を除去して形成された開口部内に前記下部キャ
パシタ電極としての導電膜を埋め込むことにより、前記
下部キャパシタ電極と前記接続電極を同時に形成するこ
とが好ましい（請求項４）。

【００６２】さらに、前記ダミー下部キャパシタ電極を
レジストにより形成することが好ましい。

【００６３】さらにまた、前記ダミー下部キャパシタ電
極の除去部分である前記鋳型層の開口部内および前記エ
ッチング防止膜の前記開口部内に下部キャパシタ電極を
形成する工程において、前記開口部内に露出した前記層
間絶縁膜および前記接続電極上に成長核としての導電薄
膜を形成した後に、この導電薄膜上に導電膜を選択成長
させることにより、前記下部キャパシタ電極を形成する
ことが好ましい（請求項５）。

【００６４】［作用］本発明（請求項１）に係る半導体
装置によれば、下部キャパシタ電極がプラグ電極からず
れていても、下部キャパシタ電極で覆われていない部分
のプラグ電極はエッチング防止膜で覆われているため、
キャパシタ絶縁膜の形成工程において、プラグ電極の露
出面は存在しない。したがって、第１の問題は解決され
る。

【００６５】また、キャパシタ面積が２次元的な層間絶
縁膜の開口部の面積で決まるのではなく、３次元的な下
部キャパシタ電極の面積で決まるので、十分なキャパシ
タ面積を確保できるようになる。したがって、第２の問
題は解決される。

【００６６】また、下部キャパシタ電極の形状が、その
幅が半導体基板から離れるに従って狭くなる形状、つま
り下部キャパシタ電極の断面形状が基板表面に対して順
テーパ形状になるために、下部キャパシタ電極上に良好
な形状のキャパシタ絶縁膜上部キャパシタ電極を形成す
ることができるようになる。したがって、第３の問題は
解決される。

【００６７】ここで、下部キャパシタ電極と接続電極と
を同一の導電膜で形成すれば、下部キャパシタ電極と接
続電極とが一体形成されたものとなるので、下部キャパ
シタ電極と接続電極とのコンタクト抵抗の増大を効果的
に防止できるようになる。

【００６８】また、本発明（請求項２）に係る半導体装
置の製造方法では、鋳型層の開口部内に導電膜を埋め込
むことにより、下部キャパシタ電極を形成している。こ
のため、白金等の加工が困難な貴金属からなる下部キャ
パシタ電極を形成する場合には、従来方法とは異なり、
貴金属膜をＲＩＥ法によりエッチングする必要が無くな
る。したがって、本発明によれば、白金、イリジウム等
のＲＩＥ加工が困難な貴金属からなる下部キャパシタ電
極を容易に形成できるようになる。

【００６９】また、本発明（請求項３）に係る半導体装
置の製造方法によれば、下部キャパシタ電極と接続電極
を同時に形成できるので、工程数の削減化を図ることも
できるようになる。また、本発明（請求項２）に係る半
導体装置と同じ効果も得られる。

【００７０】ここで、ダミー下部キャパシタ電極をレジ
ストにより形成すれば、レジスト膜の露光、現像により
ダミー下部キャパシタ電極を形成できる。すなわち、ダ
ミー下部キャパシタ電極となる導電膜をレジストパター
ンをマスクしてエッチングする必要がなくなるので、工
程数の削減化を図ることもできるようになる。

【００７１】また、本発明（請求項５）に係る半導体装
置の製造方法によれば、開口部の底面からの導電膜の選
択成長により下部キャパシタ電極を形成することによ
り、下部キャパシタ電極内にボイドが形成されることを
防止することもできるようになる。

【００７２】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。

【００７３】（第１の実施形態）図１は、本発明の第１
の実施形態に係るＤＲＡＭのメモリセルの形成方法を示
す工程断面図である。

【００７４】まず、図１（ａ）に示すように、シリコン
基板１０１の表面に溝埋込み型の素子分離絶縁膜１０２
を形成した後、周知の方法に従ってメモリセルのＭＯＳ
トランジスタ１０３を形成する。

【００７５】このＭＯＳトランジスタ１０３は、ゲート
絶縁膜１０４、ゲート電極１０５、ゲート電極（ワード
線）１０６、ゲート側壁絶縁膜１０７、ＬＤＤ構造のソ
ース・ドレイン拡散層１０８で構成されている。

【００７６】次に同図（ａ）に示すように、第１の層間
絶縁膜１０９を形成し、続いてこの第１の層間絶縁膜１
０９に一方のソース・ドレイン拡散層１０８に達するコ
ンタクトホールを開孔した後、このコンタクトホールを
介して上記ソース・ドレイン拡散層１０８に接続するビ
ット線１１０を形成する。なお、このビット線１１０は
プラグ電極とビット線をまとめて示したものである。

【００７７】次に同図（ａ）に示すように、第２の層間
絶縁膜１１１を全面に形成して表面を平坦化し、続いて
第１、第２の層間絶縁膜１０９，１１１に他方のソース
・ドレイン拡散層１０８に達するコンタクトホールを開
孔した後、このコンタクトホール内に燐ドープ多結晶シ
リコン膜からなるプラグ電極１１２を形成する。この
後、同図（ａ）に示すように、エッチング防止膜として
のシリコン窒化膜１１３を形成する。

【００７８】ここまでの工程は従来と同じである。

【００７９】次に図１（ｂ）に示すように、ダミー下部
キャパシタ電極１１４となる多結晶シリコン膜をシリコ
ン窒化膜１１３上に形成した後、この多結晶シリコン膜
をフォトリソグラフィおよびドライエッチングにより加
工して、断面形状が基板表面に対して順テーパー形状の
ダミー下部キャパシタ電極１１４を形成する。

【００８０】ここで、ダミー下部キャパシタ電極１１４
の形状・寸法には、下部キャパシタ電極と同じ形状・寸
法が選ばれている。

【００８１】また、図には、ダミー下部キャパシタ電極
１１４となる多結晶シリコン膜をドライエッチングする
際のマスクの合わせずれにより、プラグ電極１１２から
ずれて形成されたダミー下部キャパシタ電極１１４が示
されている。

【００８２】また、ダミー下部キャパシタ電極１１４は
キャパシタ電極としては用いないので、キャパシタ電極
として用いられるルテニウム膜等の加工が困難な貴金属
膜である必要ない。そこで、本実施形態では、ダミー下
部キャパシタ電極１１４として加工が容易な多結晶シリ
コン膜を用いている。

【００８３】次に図１（ｃ）に示すように、ダミー下部
キャパシタ電極１１４を覆うように、下部キャパシタ電
極を形成するための鋳型層なるシリコン酸化膜１１５を
全面に形成した後、ダミー下部キャパシタ電極１１４が
露出し、表面が平坦になるまでダミー下部キャパシタ電
極１１４およびシリコン酸化膜１１５をＣＭＰ法により
研磨する。

【００８４】次に図１（ｄ）に示すように、シリコン窒
化膜１１３をプラグ電極１１２および第２の層間絶縁膜
１１１のエッチング防止膜に用いて、ダミー下部キャパ
シタ電極（多結晶シリコン膜）１１４をＣＤＥ（Chemic
al Dry Etching）法により選択的にエッチング除去す
る。この結果、後工程で形成する下部キャパシタ電極と
同じ形状、同じ寸法の開口部を有する鋳型層１１５が形
成される。

【００８５】次に図１（ｅ）に示すように、鋳型層１１
５をマスクにしてシリコン窒化膜１１３をＲＩＥ法によ
りエッチングしてシリコン窒化膜１１３に開口部を形成
することにより、プラグ電極１１２および第２の層間絶
縁膜１１１の表面を露出させる。このとき、シリコン窒
化膜１１３の開口部は、プラグ電極１１２の周縁部の一
部がシリコン窒化膜１１３と重なるように形成される。

【００８６】次に図１（ｆ）に示すように、鋳型層１１
５の開口部およびシリコン窒化膜１１３の開口部内を埋
め込むように、下部キャパシタ電極１１６となるルテニ
ウム膜をＣＶＤ法により全面に形成した後、鋳型層１１
５の開口部外のルテニウム膜をＣＭＰ法により除去し
て、形状が基板表面に対して順テーパ形状の下部キャパ
シタ電極１１６を形成する。この後、鋳型層１１５をド
ライエッチングにより除去する。

【００８７】最後に、図１（ｇ）に示すように、下部キ
ャパシタ電極１１６上にＢＳＴ膜からなるキャパシタ絶
縁膜１１７、ルテニウム膜からなる上部キャパシタ電極
１１８をＣＶＤ法により順次形成して、メモリセルが完
成する。

【００８８】本実施形態によれば、微細化により下部キ
ャパシタ電極１１６がプラグ電極１１２からずれて形成
されても、下部キャパシタ電極１１６で覆われていない
部分のプラグ電極１１２はシリコン窒化膜１１１で覆わ
れているため、キャパシタ絶縁膜１１７の形成工程にお
いて、プラグ電極１１２の露出面は存在しない。

【００８９】したがって、プラグ電極１１２の露出面が
酸化され、これによりコンタクト抵抗が増大するなどの
問題（第１の問題）は起こらない。これにより微細化を
容易に進めることができるようになる。

【００９０】また、キャパシタ面積が２次元的な層間絶
縁膜の開口部の面積で決まるのではなく、３次元的な下
部キャパシタ電極１１６の面積で決まるので（下部キャ
パシタ電極１１６の側面積が大きくなるので）、キャパ
シタ面積を確保し難いという問題（第２の問題）は起こ
らない。

【００９１】また、下部キャパシタ電極１１６の形状
が、基板表面に対して順テーパ形状になっているため
に、下部キャパシタ電極１１６上に良好な形状のキャパ
シタ絶縁膜１１７、上部キャパシタ電極１１８を形成す
ることが困難であるという問題（第３の問題）は起こら
ない。

【００９２】また、下部キャパシタ電極１１６の形状が
順テーパ形状になることから、下部キャパシタ電極１１
６の上端の角度が鈍角になる。その結果、下部キャパシ
タ電極１１６の上端での電界集中が緩和され、キャパシ
タ絶縁膜１１７の信頼性が向上する。

【００９３】また、本実施形態では、鋳型層１１５の開
口部内にルテニウム膜を埋め込むことにより、下部キャ
パシタ電極１１６を形成している。このため、従来方法
とは異なり、ＳＯＧ膜からなるマスクパターンとフォト
レジストパターンをマスクにして、ルテニウム膜を酸素
を含むエッチングガスを用いたＲＩＥ法によりエッチン
グする必要が無くなる。したがって、本実施形態によれ
ば、複雑な加工を必要とするルテニウム膜からなる下部
キャパシタ電極１１６を容易に形成できるようになる。

【００９４】また、鋳型層１１５の開口部の幅が下に向
かって広くなっているので、このような開口部内を埋め
込むようにルテニウム膜を全面に形成した後、開口部外
のルテニウム膜をＣＭＰ法により除去する際におけるル
テニウム膜の膜剥を防止できるようになる。

【００９５】なお、本実施形態では、ダミー下部キャパ
シタ電極１１４として、多結晶シリコン膜を用いたが、
その代わりに炭素膜等の他の膜を用いても良い。

【００９６】また、下部キャパシタ電極１１６および上
部キャパシタ電極１１８として、ルテニウム膜を用いた
が白金膜等の他の貴金属膜を用いても良い。

【００９７】（第２の実施形態）図２は、本発明の第２
の実施形態に係るＤＲＡＭのメモリセルの形成方法を示
す工程断面図である。

【００９８】本実施形態の特徴は、下部キャパシタ電極
およびその下のプラグ電極を同時に形成することにあ
る。

【００９９】まず、図２（ａ）に示すように、シリコン
基板２０１の表面に素子分離絶縁膜２０２を形成し、続
いてＭＯＳトランジスタ２０３、第１の層間絶縁膜２０
４、ビット線２０５、第２の層間絶縁膜２０６を形成す
る。

【０１００】ここまでの工程は第１の実施形態と同じで
ある。

【０１０１】次に同図（ａ）に示すように、第１、第２
の層間絶縁膜２０４，２０６にコンタクトホールを開孔
し、続いてこのコンタクトホールの底面および側面をＴ
ｉ／ＴｉＮ膜等のバリアメタル膜２０７で被覆した後、
上記コンタクトホール内に多結晶シリコン膜からなるダ
ミープラグ電２０８を形成する。この後、同図（ａ）に
示すように、エッチング防止膜としてのシリコン窒化膜
２０９を全面に形成する。

【０１０２】次に図２（ｂ）に示すように、ダミー下部
キャパシタ電極２１０となる多結晶シリコン膜をシリコ
ン窒化膜２１０上に形成した後、この多結晶シリコン膜
をフォトリソグラフィおよびドライエッチングにより加
工して、断面形状が基板表面に対して順テーパー形状の
ダミー下部キャパシタ電極２１０を形成する。

【０１０３】次に同図（ｂ）に示すように、ダミー下部
キャパシタ電極２１０を覆うように、下部キャパシタ電
極を形成するための鋳型層となるシリコン酸化膜２１１
を全面に形成した後、ダミー下部キャパシタ電極２１０
が露出し、表面が露出するまでダミー下部キャパシタ電
極２１０およびシリコン酸化膜２１１をＣＭＰ法により
研磨する。

【０１０４】次に図２（ｃ）に示すように、シリコン窒
化膜２０９をダミープラグ電極２０８のエッチング防止
膜に用いて、ダミー下部キャパシタ電極（多結晶シリコ
ン膜）２１０をＣＤＥ法により選択的にエッチング除去
する。この結果、下部キャパシタ電極と同じ形状、同じ
寸法の開口部を有する鋳型層２１１が形成される。

【０１０５】次に図２（ｄ）に示すように、鋳型層２１
１をマスクにしてシリコン窒化膜２０９をＲＩＥ法によ
りエッチングしてシリコン窒化膜２０９に開口部を形成
することにより、ダミープラグ電極２０８および第２の
層間絶縁膜２０６の表面を露出させる。このとき、シリ
コン窒化膜２０９の開口部は、ダミープラグ電極２０８
の周縁部の一部がシリコン窒化膜２０９と重なるように
形成される。この後、バリアメタル膜２０７をエッチン
グ防止膜にして、ダミープラグ電極（多結晶シリコン
膜）２０８をＣＤＥ法により選択的に除去する。

【０１０６】次に図２（ｅ）に示すように、鋳型層２１
１の開口部、シリコン窒化膜２０９の開口部、およびダ
ミープラグ電極２０８を除去して形成された開口部（コ
ンタクトホール）の内部を埋め込むように、下部キャパ
シタ電極およびプラグ電極となる白金膜２１２をＣＶＤ
法により全面に形成した後、上記開口部外の白金膜２１
２をＣＭＰ法により除去して、白金膜２１２からなる下
部キャパシタ電極およびプラグ電極を同時に形成する。
この後、鋳型層２１１をドライエッチングにより除去す
る。

【０１０７】最後に、図２（ｆ）に示すように、白金膜
２１２上にＢＳＴ膜からなるキャパシタ絶縁膜２１３、
白金膜からなる上部キャパシタ電極２１４をＣＶＤ法に
より順次形成して、メモリセルが完成する。

【０１０８】本実施形態でも第１の実施形態と同様な効
果が得られる。さらに本実施形態によれば、下部キャパ
シタ電極およびプラグ電極（白金膜２１２）を同時に形
成できるので、工程数の削減化を図ることもできる。

【０１０９】また、下部キャパシタ電極とプラグ電極が
一体形成されたものとなるので、下部キャパシタ電極と
プラグ電極とのコンタクト抵抗の増大を効果的に防止で
きるようになる。また、白金膜２１２の膜剥がれも起こ
り難くなる。

【０１１０】（第３の実施形態）図３は、本発明の第３
の実施形態に係るＤＲＡＭのメモリセルの形成方法を示
す工程断面図である。

【０１１１】本実施形態の方法ではプラグ電極と下部キ
ャパシタ電極との合わせが必要になるので、高集積化に
ついては限界があるが、Ｐｔ膜やＩｒ膜等の加工困難な
金属膜を少ない工程数で所望の形状に加工する手法とし
ては有効である。

【０１１２】まず、図３（ａ）に示すように、シリコン
基板３０１の表面に素子分離絶縁膜３０２を形成し、続
いてＭＯＳトランジスタ３０３、第１の層間絶縁膜３０
４、ビット線３０５、第２の層間絶縁膜３０６を形成す
る。

【０１１３】ここまでの工程は第１の実施形態と同じで
ある。

【０１１４】次に同図（ａ）に示すように、第２の層間
絶縁膜３０６上にエッチング防止膜としてのシリコン窒
化膜３０７を形成し、続いてシリコン窒化膜３０７、第
２および第１の層間絶縁膜３０６，３０４にコンタクト
ホールを開孔した後、このコンタクトホールの底面およ
び側面をＴｉ／ＴｉＮ膜等のバリアメタル膜３０８で被
覆する。

【０１１５】次に図３（ｂ）に示すように、上記コンタ
クトホールの内部を埋め込むように、ダミー下部キャパ
シタ電極およびダミープラグ電極としてのダミーパター
ン３０９となる多結晶シリコン膜をＣＶＤ法により全面
に形成した後、この多結晶シリコン膜をフォトリソグラ
フィおよびドライエッチングを用いて加工することによ
り、断面形状が基板表面に対して順テーパー形状のダミ
ーパターン３０９を形成する。

【０１１６】次に図３（ｃ）に示すように、ダミーパタ
ーン３０９を覆うように、下部キャパシタ電極を形成す
るための鋳型層となるシリコン酸化膜３１０を全面に形
成した後、ダミーパターン３０９が露出し、表面が平坦
になるまでダミーパターン３０９およびシリコン酸化膜
３１０をＣＭＰ法により研磨する。

【０１１７】次に図３（ｄ）に示すように、バリアメタ
ル膜３０８およびシリコン窒化膜３０７をエッチング防
止膜にして、ダミーパターン（多結晶シリコン膜）３０
９をＣＤＥ法により選択的にエッチング除去する。

【０１１８】この結果、下部キャパシタ電極と同じ形
状、同じ寸法の開口部を有する鋳型層３１０が形成され
る。また、プラグ電極と同じ形状、同じ寸法の開口部
（コンタクトホール）が鋳型層３１０の下に形成され
る。

【０１１９】次に図３（ｅ）に示すように、鋳型層３１
０の開口部の内部、およびその下の開口部（コンタクト
ホール）の内部を埋め込むように、下部キャパシタ電極
およびプラグ電極となるイリジウム膜３１１をＣＶＤ法
により全面に形成した後、上記開口部外のイリジウム膜
３１１をＣＭＰ法により除去して、イリジウム膜３１１
からなる下部キャパシタ電極およびプラグ電極を同時に
形成する。この後、鋳型層３１０をドライエッチングに
より除去する。

【０１２０】最後に、図３（ｆ）に示すように、イリジ
ウム膜３１１上にＰＺＴ膜からなるキャパシタ絶縁膜３
１２、イリジウム膜からなる上部キャパシタ電極３１３
をＣＶＤ法により順次形成して、メモリセルが完成す
る。

【０１２１】（第４の実施形態）図４は、本発明の第４
の実施形態に係るＤＲＡＭのメモリセルの形成方法を示
す工程断面図である。

【０１２２】本実施形態は第３の実施形態の改良例であ
り、その特徴はプラグ電極と下部キャパシタ電極との合
わせ精度を確保できるまで、コンタクトホールの開孔径
を小さくすることにある。

【０１２３】不純物ドープ多結晶シリコンからなる通常
のプラグ電極を用いた場合、コンタクトホールの開孔径
が小さくなると、コンタクト抵抗の増大が問題になって
実用的ではないが、本実施形態ではプラグ電極の一部を
低抵抗の金属膜であるルテニウム膜で形成するので、実
用上問題はない。

【０１２４】まず、図４（ａ）に示すように、シリコン
基板４０１の表面に素子分離絶縁膜４０２を形成し、続
いてＭＯＳトランジスタ４０３、第１の層間絶縁膜４０
４、ビット線４０５、第２の層間絶縁膜４０６を形成す
る。

【０１２５】ここまでの工程は第１の実施形態と同じで
ある。

【０１２６】次に同図（ａ）に示すように、第２の層間
絶縁膜４０６上にエッチング防止膜としてのシリコン窒
化膜４０７を形成し、続いてシリコン窒化膜４０７、第
２および第１の層間絶縁膜４０６，４０４にコンタクト
ホールを開孔した後、このコンタクトホールの側面をシ
リコン窒化膜４０８で被覆する。

【０１２７】このようなシリコン窒化膜４０８は、例え
ば全面にシリコン窒化膜４０８を全面に形成した後、こ
のシリコン窒化膜をＲＩＥ法により全面エッチングする
ことにより形成できる。

【０１２８】また、シリコン窒化膜４０８は第３の実施
形態のバリアメタル膜よりも厚く形成し、コンタクトホ
ールの開孔径が小さくなるようにする。すなわち、シリ
コン窒化膜４０８の膜厚は、次工程で多結晶シリコン膜
を加工する際のフォトリソグラフィにおいて必要な合わ
せマージンに対応した厚さになる。

【０１２９】次に図４（ｂ）に示すように、上記コンタ
クトホールの内部を埋め込むように、ダミー下部キャパ
シタ電極およびダミープラグ電極としてのダミーパター
ン４０９となる多結晶シリコン膜をＣＶＤ法により全面
に形成した後、この多結晶シリコン膜をフォトリソグラ
フィおよびドライエッチングを用いて加工することによ
り、断面形状が基板表面に対して順テーパー形状のダミ
ーパターン４０９を形成する。

【０１３０】次に図４（ｃ）に示すように、ダミーパタ
ーン４０９を覆うように、下部キャパシタ電極を形成す
るための鋳型層となるシリコン酸化膜４１０を全面に形
成した後、ダミーパターン４０９が露出し、表面が平坦
になるまでダミーパターン４０９およびシリコン酸化膜
４１０をＣＭＰ法により研磨する。

【０１３１】次に図４（ｄ）に示すように、シリコン窒
化膜４０７，４０８をエッチング防止膜にして、ダミー
パターン（多結晶シリコン膜）４０９をＣＤＥ法により
選択的にエッチング除去する。

【０１３２】ただし、第１の層間絶縁膜４０４のコンタ
クトホール内にダミーパターン（多結晶シリコン膜）４
０９を残しておく。このダミーパターン（多結晶シリコ
ン膜）４０９はプラグ電極の一部として用いられる。こ
の結果、下部キャパシタ電極と同じ形状、同じ寸法の開
口部を有する鋳型層４１０が形成される。

【０１３３】次に図４（ｅ）に示すように、鋳型層４１
０の開口部の内部、およびその下の開口部の内部を埋め
込むように、下部キャパシタ電極および残りのプラグ電
極となるルテニウム膜４１１をＣＶＤ法により全面に形
成した後、上記開口部外のルテニウム膜４１１をＣＭＰ
法により除去して、下部キャパシタ電極および残りのプ
ラグ電極４１１を同時に形成する。この後、鋳型層４１
０をドライエッチングにより除去する。

【０１３４】最後に、図４（ｆ）に示すように、ルテニ
ウム膜４１１上にＢＳＴ膜からなるキャパシタ絶縁膜４
１２、ルテニウム膜からなる上部キャパシタ電極４１３
をＣＶＤ法により形成して、メモリセルが完成する。

【０１３５】本実施形態によれば、図４（ｆ）に示すよ
うに、下部キャパシタ電極部分のルテニウム膜４１１が
コンタクトホールからずれても、ルテニウム膜４１１は
存在せず、その代わりにシリコン窒化膜４０８が存在す
る。

【０１３６】したがって、ルテニウム膜４１１は露出し
ないので、キャパシタ絶縁膜４１２の形成工程におい
て、ルテニウム膜４１１が酸化されることに起因する問
題は起こらない。

【０１３７】（第５の実施形態）図５は、本発明の第５
の実施形態に係るＤＲＡＭのメモリセルの形成方法を示
す工程断面図である。

【０１３８】本実施形態は第４の実施形態の改良例であ
り、その特徴はコンタクトホールの開孔径を狭める工程
とエッチング防止膜としてのシリコン窒化膜を形成する
工程を一つにすることで工程数の削減化を図ることにあ
る。

【０１３９】まず、図５（ａ）に示すように、シリコン
基板５０１の表面に素子分離絶縁膜５０２を形成し、続
いてＭＯＳトランジスタ５０３、第１の層間絶縁膜５０
４、ビット線５０５、第２の層間絶縁膜５０６を形成す
る。

【０１４０】ここまでの工程は第１の実施形態と同じで
ある。ただし、サリサイド法を用いてＭＯＳトランジス
タ５０３のソース・ドレイン拡散層の表面にシリサイド
層（不図示）を形成し、コンタクト抵抗を低くする。

【０１４１】次に同図（ａ）に示すように、第１、第２
の層間絶縁膜５０４，５０６にコンタクトホールを開孔
した後、エッチング防止膜としての薄いシリコン窒化膜
５０７をＣＶＤ法により全面に形成する。

【０１４２】この結果、コンタクトホールの底面および
側面はシリコン窒化膜５０７で被覆されるので、コンタ
クトホールの開孔径は小さくなる。すなわち、コンタク
トホールの開孔径を狭める工程と、エッチング防止とし
てのシリコン窒化膜５０７を形成する工程とが同時に行
なわれる。

【０１４３】次に図５（ｂ）に示すように、上記コンタ
クトホールの内部を埋め込むように、ダミー下部キャパ
シタ電極およびダミープラグ電極としてのダミーパター
ン５０８となる多結晶シリコン膜をＣＶＤ法によりシリ
コン窒化膜５０７上に形成した後、上記多結晶シリコン
膜をフォトリソグラフィおよびドライエッチングを用い
て加工することにより、断面形状が基板表面に対して順
テーパー形状のダミーパターン５０８を形成する。

【０１４４】次に図５（ｃ）に示すように、ダミーパタ
ーン５０８を覆うように下部キャパシタ電極を形成する
ための鋳型層となるシリコン酸化膜５０９を全面に形成
した後、ダミーパターン５０８が露出し、表面が平坦に
なるまでダミーパターン５０８およびシリコン酸化膜５
０９をＣＭＰ法によりする。

【０１４５】次に図５（ｄ）に示すように、シリコン窒
化膜５０７をエッチング防止膜にして、ダミーパターン
（多結晶シリコン膜）５０８をＣＤＥ法により選択的に
エッチング除去する。この結果、下部キャパシタ電極と
同じ形状、同じ寸法の開口部を有する鋳型層４１０が形
成される。

【０１４６】次に図５（ｅ）に示すように、鋳型層５０
９をマスクにしてシリコン窒化膜５０７をＲＩＥ法によ
りエッチングして、コンタクトホールの底部のシリサイ
ド層（不図示）および第２の層間絶縁膜５０６の表面を
露出させる。

【０１４７】次に同図（ｅ）に示すように、鋳型層５０
９の開口部の内部、およびその下の開口部（コンタクト
ホール）の内部を埋め込むように、下部キャパシタ電極
およびプラグ電極となる二酸化ルテニウム膜５１０をＣ
ＶＤ法により全面に形成した後、上記開口部外の二酸化
ルテニウム膜５１０をＣＭＰ法により除去して、二酸化
ルテニウム膜５１０からなる下部キャパシタ電極および
プラグ電極を同時に形成する。この後、鋳型層５０９を
ドライエッチングにより除去する。

【０１４８】最後に、図５（ｆ）に示すように、二酸化
ルテニウム膜５１０上にＢＳＴ膜からなるキャパシタ絶
縁膜５１１、ルテニウム膜からなる上部キャパシタ電極
５１２をＣＶＤ法により順次形成して、メモリセルが完
成する。

【０１４９】（第６の実施形態）図６、図７は、本発明
の第６の実施形態に係るＤＲＡＭのメモリセルの形成方
法を示す工程断面図である。本実施形態は鋳型層として
炭素膜を用いる例である。

【０１５０】以上述べた実施形態では、鋳型層としてシ
リコン酸化膜を用いたが、これに限定されるものではな
く、加工に適したものを選ぶことが可能である。鋳型層
として炭素膜を用いた場合、炭素膜はＣＭＰ耐性が強い
ので、以下のような効果を得ることができる。

【０１５１】一般に、ルテニウム膜は密着性が低いため
に、鋳型層（シリコン酸化膜）の開口部を埋め込むよう
に全面に形成された下部キャパシタ電極となるルテニウ
ム膜をＣＭＰ法により高速に研磨すると、鋳型層上でル
テニウム膜の局所的な膜剥れが起こる可能性がある。

【０１５２】ルテニウム膜膜の膜剥れが生じると、その
部分の鋳型層（シリコン酸化膜）が研磨され、さらにそ
の下の素子まで削りこまれてしまう等の問題が生じる可
能性がある。しかし、鋳型層として、ＣＭＰ耐性の強い
炭素膜をに用いれば、ルテニウム膜の局所的な膜剥れが
起きても、そのような問題は生じることはない。また、
炭素膜は、低温の酸化性雰囲気で容易に除去できるとい
う利点もある。

【０１５３】まず、図６（ａ）に示すように、シリコン
基板６０１の表面に素子分離絶縁膜６０２を形成し、続
いてＭＯＳトランジスタ６０３、第１の層間絶縁膜６０
４、ビット線６０５、第２の層間絶縁膜６０６、燐ドー
プ多結晶シリコン膜からなるプラグ電極６０７、エッチ
ング防止膜としてのシリコン窒化膜６０８を形成する。

【０１５４】ここまでの工程は第１の実施形態と同じで
ある。

【０１５５】次に図６（ｂ）に示すように、ダミー下部
キャパシタ電極６０９となるシリコン酸化膜をシリコン
窒化膜６０８上に形成した後、このシリコン酸化膜をフ
ォトリソグラフィおよびドライエッチングにより加工し
て、断面形状が基板表面に対して順テーパー形状のダミ
ー下部キャパシタ電極６０９を形成する。ダミー下部キ
ャパシタ電極６０９の形状・寸法には、下部キャパシタ
電極と同じ形状・寸法が選ばれている。

【０１５６】次に図６（ｃ）に示すように、ダミー下部
キャパシタ電極６０９を覆うように、下部キャパシタ電
極を形成するための鋳型層となる炭素膜６１０を全面に
形成した後、ダミー下部キャパシタ電極６０９が露出
し、表面が平坦になるまダミー下部キャパシタ電極６０
９および炭素膜６１０をＣＭＰ法により研磨する。

【０１５７】次に図６（ｄ）に示すように、シリコン窒
化膜６０８をプラグ電極６０７および第２の層間絶縁膜
６０６のエッチング防止膜に用いて、ダミー下部キャパ
シタ電極（炭素膜）６０９をウエットエッチングにより
選択的に除去する。この結果、下部キャパシタ電極と同
じ形状、同じ寸法の開口部を有する鋳型層６１０が形成
される。

【０１５８】次に図７（ｅ）に示すように、鋳型層６１
０をマスクにしてシリコン窒化膜６０８をＲＩＥ法によ
りエッチングしてシリコン窒化膜６０８に開口部を形成
することにより、プラグ電極６０７および第２の層間絶
縁膜６０６の表面を露出させる。このとき、シリコン窒
化膜６０８の開口部は、プラグ電極６０７の周縁部の一
部がシリコン窒化膜６０８と重なるように形成される。

【０１５９】次に図７（ｆ）に示すように、鋳型層６１
０の開口部、およびシリコン窒化膜６０８の開口部を埋
め込むように、下部キャパシタ電極６１１となるルテニ
ウム膜をＣＶＤ法により全面に形成した後、開口部外の
ルテニウム膜をＣＭＰ法により除去して、下部キャパシ
タ電極６１１を形成する。

【０１６０】この後、鋳型層（炭素膜）６１０を４００
℃の低温の酸化性雰囲気中で除去する。このとき、下部
キャパシタ電極（ルテニウム膜）６１１の表面の酸化は
見られなかった。

【０１６１】最後に、図７（ｇ）に示すように、下部キ
ャパシタ電極６１１上にＢＳＴ膜からなるキャパシタ絶
縁膜６１２、ルテニウム膜からなる上部キャパシタ電極
６１３をＣＶＤ法により順次形成して、メモリセルが完
成する。

【０１６２】（第７の実施形態）図８は、本発明の第７
の実施形態に係るＤＲＡＭのメモリセルの形成方法を示
す工程断面図である。

【０１６３】これまで説明した実施形態では、基板表面
に対して順テーパー形状のダミー下部キャパシタ電極を
除去して鋳型層を形成するため、鋳型層の開口部の形状
は基板表面に対して逆テーパー形状となる。

【０１６４】そのため、鋳型層の開口部の内部を埋め込
むように、下部キャパシタ電極となる貴金属膜をＣＶＤ
法により全面に形成する際に、鋳型層の開口部の貴金属
膜中にボイドが形成されることがある。

【０１６５】ボイドは貴金属膜の応力の緩和要因として
もはたらくので、必ずしも問題ではないが、下部キャパ
シタ電極の上端のテーパー角が鈍角の場合には、ボイド
が大型化して、下部キャパシタ電極の強度の低下する可
能性がある。そこで、本実施形態では、このようなボイ
ドの低減化を図れる形成方法について説明する。

【０１６６】本発明者らの検討によると、ルテニウム膜
をＣＶＤ法により形成する場合には、ルテニウム以外の
下地上では成膜ガス導入時から実際の膜成長までの時間
（incubation time ）が長いという性質がある。なお、
下地ルテニウム上では当然incubation time は存在しな
い。

【０１６７】したがって、ＬＴＳ（Long Throw Sputte
r）法により、鋳型層の開口部の底部にあらかじめ薄い
ルテニウム膜を形成し、この薄いルテニウム膜を成長核
にしてその上にＣＶＤ法によりルテニウム膜を成長させ
ることでボイドを低減することができる。

【０１６８】まず、図８（ａ）に示すように、シリコン
基板７０１の表面に素子分離絶縁膜７０２を形成し、続
いてＭＯＳトランジスタ７０３、第１の層間絶縁膜７０
４、ビット線７０５、第２の層間絶縁膜７０６、燐ドー
プ多結晶シリコン膜からなるプラグ電極７０７、エッチ
ング防止膜としてのシリコン窒化膜７０８を形成する。

【０１６９】ここまでの工程は第１の実施形態と同じで
ある。

【０１７０】次に図８（ｂ）に示すように、ダミー下部
キャパシタ電極７０９となる多結晶シリコン膜をシリコ
ン窒化膜７０８上に形成した後、この多結晶シリコン膜
をフォトリソグラフィおよびドライエッチングにより加
工して、断面形状が基板表面に対して順テーパー形状の
ダミー下部キャパシタ電極７０９を形成する。ダミー下
部キャパシタ電極７０９の形状・寸法には、下部キャパ
シタ電極と同じ形状・寸法が選ばれている。

【０１７１】次に同図（ｂ）に示すように、ダミー下部
キャパシタ電極７０９を覆うように、下部キャパシタ電
極を形成するための鋳型層となるシリコン酸化膜７１０
を全面に形成した後、ダミー下部キャパシタ電極７０９
が露出し、表面が平坦になるまでダミー下部キャパシタ
電極７０９およびシリコン酸化膜７１０をＣＭＰ法によ
り研磨する。

【０１７２】次に図８（ｃ）に示すように、シリコン窒
化膜７０８を第２の層間絶縁膜７０６、プラグ電極７０
７のエッチング防止膜に用いてダミー下部キャパシタ電
極（多結晶シリコン膜）７０９をＣＤＥ法により選択的
にエッチング除去して、下部キャパシタ電極と同じ形
状、同じ寸法の開口部を有する鋳型層７１０を形成した
後、この鋳型層７１０をマスクにしてシリコン窒化膜７
０８をＲＩＥ法によりエッチングしてシリコン窒化膜７
０８に開口部を形成することにより、プラグ電極７０７
および第２の層間絶縁膜７０６の表面を露出させる。こ
のとき、シリコン窒化膜７０８の開口部は、プラグ電極
７０７の周縁部の一部がシリコン窒化膜７０８と重なる
ように形成される。

【０１７３】次に図８（ｄ）に示すように、露出したプ
ラグ電極７０７および第２の層間絶縁膜７０６上に下部
キャパシタ電極の一部としての薄いルテニウム膜７１１
をＬＴＳ法により形成する。このとき、鋳型層７１０上
にも薄いルテニウム膜７１１が形成される。

【０１７４】次に鋳型層７１０の開口部の内部を完全に
埋め込むように、ルテニウム膜７１１を成長核にしてそ
の上に残りの下部キャパシタ電極となるルテニウム膜を
ＣＶＤ法により成長させた後、鋳型層７１０の開口部外
のルテニウム膜を除去する。この後、鋳型層７１０を除
去する。

【０１７５】この結果、図８（ｅ）に示すように、ルテ
ニウム膜７１１およびそれを成長核にして成長したルテ
ニウム膜７１２からなり、ボイドが低減された下部キャ
パシタ電極が形成される。

【０１７６】最後に、同図（ｅ）に示すように、ルテニ
ウム膜７１２上にＢＳＴ膜からなるキャパシタ絶縁膜７
１３、ルテニウム膜からなる上部キャパシタ電極７１４
をＣＶＤ法により順次形成して、メモリセルが完成す
る。

【０１７７】（第８の実施形態）図９は、本発明の第８
の実施形態に係るＤＲＡＭのメモリセルの形成方法を示
す工程断面図である。

【０１７８】本実施形態は、第７の実施形態の改良例で
ある。第７の実施形態の方法により下部キャパシタ電極
中のボイドは低減できるが、鋳型層上にＬＴＳスパッタ
法により形成された薄いルテニウム膜が成長核となって
鋳型層上に厚いルテニウム膜が形成される。鋳型層上の
ルテニウム膜は、後工程でＣＭＰ法により除去する必要
があるので、鋳型層上に除去が困難な厚いルテニウム膜
が形成されることは好ましくない。

【０１７９】そこで、本実施形態では、プラグ電極の表
面にのみあらかじめ薄いルテニウム膜を形成し、この薄
いルテニウム膜を成長核にしてＣＶＤ法によりルテニウ
ム膜を成長させることで、鋳型層上にルテニウム膜を殆
ど成長させずに、下部キャパシタ電極を形成するまず、
図９（ａ）に示すように、シリコン基板８０１の表面に
素子分離絶縁膜８０２を形成し、続いてＭＯＳトランジ
スタ８０３、第１の層間絶縁膜８０４、ビット線８０
５、第２の層間絶縁膜８０６を形成する。

【０１８０】ここまでの工程は第１の実施形態と同じで
ある。

【０１８１】次に同図（ａ）に示すように、第１、第２
の層間絶縁膜８０４，８０６にコンタクトホールを開孔
し、続いてこのコンタクトホールの内部を埋め込むよう
に、プラグ電極８０７となる燐ドープ多結晶シリコン膜
を全面に形成した後、この燐ドープ多結晶シリコン膜を
ＲＩＥ法によりエッチングして後退させることにより、
コンタクトホールの内部を途中の深さまで埋め込むプラ
グ電極８０７を形成する。

【０１８２】この後、同図（ａ）に示すように、コンタ
クトホールの未充填部分にルテニウム膜からなるプラグ
電極８０８を形成する。このようなプラグ電極は、例え
ばコンタクトホールの未充填部分を埋め込むように、ル
テニウム膜をスパッタ法により全面に形成した後、コン
タクトホール外のルテニウム膜をＣＭＰ法により除去す
ることにより形成できる。

【０１８３】次に図９（ｂ）に示すように、エッチング
防止膜としてのシリコン窒化膜８０９を全面に形成した
後、このシリコン窒化膜８０９上にダミー下部キャパシ
タ電極８１０となる炭素膜を全面に形成した後、この炭
素膜をフォトリソグラフィおよびドライエッチングによ
り加工して、断面形状が基板表面に対して順テーパー形
状のダミー下部キャパシタ電極８１０を形成する。ダミ
ー下部キャパシタ電極８１０の形状・寸法には、下部キ
ャパシタ電極と同じ形状・寸法が選ばれている。

【０１８４】次に同図（ｂ）に示すように、ダミー下部
キャパシタ電極８１０を覆うように、下部キャパシタ電
極を形成するための鋳型層となるシリコン酸化膜８１１
を全面に形成した後、ダミー下部キャパシタ電極８１０
が露出し、表面が平坦になるまでダミー下部キャパシタ
電極８１０およびシリコン酸化膜８１１をＣＭＰ法によ
り研磨する。

【０１８５】次に図９（ｃ）に示すように、ダミー下部
キャパシタ電極（炭素膜）８１０を低温酸化性雰囲気中
での熱処理により除去して鋳型層８１１を形成した後、
この鋳型層８１１をマスクにしてシリコン窒化膜８０８
をＲＩＥ法によりエッチングしシリコン窒化膜８０８に
開口部を形成することにより、プラグ電極８０７および
第２の層間絶縁膜８０６の表面を露出させる。このと
き、シリコン窒化膜８０８の開口部は、プラグ電極８０
７の周縁部の一部がシリコン窒化膜８０８と重なるよう
に形成される。

【０１８６】次に図９（ｄ）に示すように、鋳型層８１
１の開口部、およびシリコン窒化膜８０９の開口部の内
部をルテニウム膜からなる下部キャパシタ電極８１２で
埋め込む。

【０１８７】ここで、上記ルテニウム膜は、ルテニウム
膜からなるプラグ電極８０８を成長核にしてＣＶＤ法に
より形成する。この場合、鋳型層（シリコン酸化膜）１
１６上でのルテニウム膜のincubation time は長くなる
ので、鋳型層１１６上にルテニウム膜は形成されない。
したがって、開口部内にルテニウム膜を選択的に形成で
きる。この後、鋳型層８１１をドライエッチングにより
除去する。

【０１８８】最後に、図９（ｅ）に示すように、下部キ
ャパシタ電極８１２上にＢＳＴ膜からなるキャパシタ絶
縁膜８１３、ルテニウム膜からなる上部キャパシタ電極
８１４をＣＶＤ法により順次形成して、メモリセルが完
成する。

【０１８９】（第９の実施形態）図１０は、本発明の第
９の実施形態に係るＤＲＡＭのメモリセルの形成方法を
示す工程断面図である。

【０１９０】本実施形態の特徴は、ダミー下部キャパシ
タ電極としてフォトレジストを用いることにより、ダミ
ー下部キャパシタ電極の形成工程および除去工程を省略
化することにある。

【０１９１】まず、図１０（ａ）に示すように、シリコ
ン基板９０１の表面に素子分離絶縁膜９０２を形成し、
続いてＭＯＳトランジスタ９０３、第１の層間絶縁膜９
０４、ビット線９０５、第２の層間絶縁膜９０６、燐ド
ープ多結晶シリコン膜からなるプラグ電極９０７、エッ
チング防止膜としてのシリコン窒化膜９０８を形成す
る。

【０１９２】ここまでの工程は第１の実施形態と同じで
ある。

【０１９３】次に図１０（ｂ）に示すように、シリコン
窒化膜９０８上にダミー下部キャパシタ電極９０９とな
るフォトレジストを塗布した後、このフォトレジストを
露光し、現像してダミー下部キャパシタ電極９０９を形
成する。

【０１９４】ここで、これまでの実施形態では、ダミー
下部キャパシタ電極となるシリコン酸化膜等の膜を形成
し、その上にフォトレジストを塗布した後、このフォト
レジストを露光し、現像してフォトレジストパターンを
形成し、そしてこのフォトレジストパターンをマスクに
して上記膜をエッチングすることにより、ダミー下部キ
ャパシタ電極を形成している。また、ダミー下部キャパ
シタ電極の形成後にフォトレジストパターンを剥離する
必要がある。

【０１９５】これに対して本実施形態では、ダミー下部
キャパシタ電極９０９としてフォトレジストを用いてい
るので、シリコン酸化膜等の膜の形成工程およびエッチ
ング工程が不要になり、ダミー下部キャパシタ電極９０
９の形成工程が簡略化する。また、ダミー下部キャパシ
タ電極９０９の形成後のフォトレジストパターンの剥離
工程も不要になる。

【０１９６】次に図１０（ｃ）に示すように、ダミー下
部キャパシタ電極９０９を覆うように、下部キャパシタ
電極を形成するための鋳型層となるシリコン酸化膜９１
０をスパッタ法により全面に形成した後、ダミー下部キ
ャパシタ電極９１０が露出するまでシリコン酸化膜９１
０をＣＭＰ法により研磨して表面を平坦化する。

【０１９７】次に図１０（ｄ）に示すように、ダミー下
部キャパシタ電極（フォトレジスト）９１０を酸素アッ
シャーにより選択的に除去して、下部キャパシタ電極と
同じ形状、同じ寸法の開口部を有する鋳型層９１０を形
成した後、この鋳型層９１０をマスクにしてシリコン窒
化膜９０８をＲＩＥ法によりエッチングしてシリコン窒
化膜９０８に開口部を形成することにより、プラグ電極
９０７および第２の層間絶縁膜９０６の表面を露出させ
る。

【０１９８】このとき、シリコン窒化膜９０８の開口部
は、プラグ電極９０７の周縁部の一部がシリコン窒化膜
９０８と重なるように形成される。また、ダミー下部キ
ャパシタ電極（フォトレジスト）９１０の除去は、酸素
アッシャーにより行なえるので容易である。

【０１９９】次に図１０（ｅ）に示すように、鋳型層９
１０の開口部およびシリコン窒化膜９０８の内部を埋め
込むように、下部キャパシタ電極９１１となるルテニウ
ム膜をＣＶＤ法により全面に形成した後、鋳型層９１０
の開口部外のルテニウム膜をＣＭＰ法により除去して、
下部キャパシタ電極９１１を形成する。この後、鋳型層
９１０をドライエッチングにより除去する。

【０２００】最後に、図１０（ｇ）に示すように、下部
キャパシタ電極９１１上にＢＳＴ膜からなるキャパシタ
絶縁膜９１２、ルテニウム膜からなる上部キャパシタ電
極９１１３をＣＶＤ法により順次形成して、メモリセル
が完成する。

【０２０１】（第１０の実施形態）図１１、図１２は、
本発明の第１０の実施形態に係るＮＡＮＤ型ＤＲＡＭの
メモリセルの形成方法を示す工程断面図である。ＮＡＮ
Ｄ型ＤＲＡＭのメモリセルでは複数個のセル（１トラン
ジスタ・１キャパシタ）が一つのビット線を共有してお
り、書込み・読出しはビット線を共有する複数個のセル
については一括して行われる。

【０２０２】まず、図１１（ａ）に示すように、シリコ
ン基板１００１の表面に素子分離絶縁膜１００２、直列
接続された複数のＭＯＳトランジスタ１００３、第１の
層間絶縁膜１００４、ビット線１００５、第２の層間絶
縁膜１００６、エッチング防止膜としてのシリコン窒化
膜１００７を形成する。

【０２０３】ここまでは、直列接続された複数のＭＯＳ
トランジスタ１００３を形成する点を除いて第１の実施
形態と同じである。

【０２０４】次に図１１（ｂ）に示すように、ダミー下
部キャパシタ電極１００８となるシリコン酸化膜を全面
に形成した後、このシリコン酸化膜をフォトリソグラフ
ィおよびドライエッチングにより加工して、断面形状が
基板表面に対して順テーパー形状のダミー下部キャパシ
タ電極１００８を形成する。ダミー下部キャパシタ電極
１１４の形状・寸法には、下部キャパシタ電極と同じ形
状・寸法が選ばれている。

【０２０５】次に図１１（ｃ）に示すように、ダミー下
部キャパシタ電極１００８を覆うように、下部キャパシ
タ電極を形成するための鋳型層となる多結晶シリコン膜
１００９を全面に形成した後、ダミー下部キャパシタ電
極１００８が露出し、表面が平坦になるまで多結晶シリ
コン膜１００９をＣＭＰ法により研磨する。

【０２０６】次に図１１（ｄ）に示すように、シリコン
窒化膜１００７を第２の層間絶縁膜１００６のエッチン
グ防止膜に用いて、ダミー下部キャパシタ電極（シリコ
ン酸化膜）１００８をウエットエッチング法により選択
的に除去する。この結果、後工程で形成する下部キャパ
シタ電極と同じ形状、同じ寸法の開口部を有する鋳型層
１００９が形成される。

【０２０７】次に図１２（ｅ）に示すように、鋳型層１
００９をマスクにしてシリコン窒化膜１１３、第２、第
１の層間絶縁膜１００６，１００４をＲＩＥ法によりエ
ッチングしてコンタクトホールを開孔し、キャパシタと
接続するべきＭＯＳトランジスタ１００３のソース・ド
レイン拡散層の表面を露出させる。

【０２０８】このように鋳型層１００９をマスクに利用
することにより、コンタクトホール形成用のレジストパ
ターンを形成する必要が無くなるので、工程数の削減化
を図れるようになる。

【０２０９】次に図１２（ｆ）に示すように、鋳型層１
００９の開口部およびその下のコンタクトホールの内部
を埋め込むように、プラグ電極および下部キャパシタ電
極となるルテニウム膜１０１０をＣＶＤ法により全面に
形成する。

【０２１０】次に鋳型層１００９の開口部外のルテニウ
ム膜１０１０をＣＭＰ法により除去して、ルテニウム膜
１０１０からなるプラグ電極および下部キャパシタ電極
を同時に形成する。この後、鋳型層１００９をドライエ
ッチングにより除去する。

【０２１１】最後に、図１２（ｇ）に示すように、ＢＳ
Ｔ膜からなるキャパシタ絶縁膜１０１１、ルテニウム膜
からなる上部キャパシタ電極１０１２をＣＶＤ法により
順次形成して、メモリセルが完成する。

【０２１２】なお、本実施形態では、ＮＡＮＤ型ＤＲＡ
Ｍのメモリセルの場合について説明したが、セルがトラ
ンジスタとキャパシタのみで形成されている他の素子に
も有効である。

【０２１３】（第１１の実施形態）図１３は、本発明の
第１１の実施形態に係るＤＲＡＭのメモリセルの形成方
法を示す工程断面図である。

【０２１４】本実施形態の特徴は、あらかじめ形成した
成長核としての薄いルテニウム膜上にルテニウム膜を所
望の厚さまで選択的に成長させることで、ルテニウム膜
からなる下部キャパシタ電極およびその下のプラグ電極
の形成に必要な工程数の削減化を図ることにある。

【０２１５】まず、図１３（ａ）に示すように、シリコ
ン基板１１０１の表面に素子分離絶縁膜１１０２を形成
し、続いてＭＯＳトランジスタ１１０３、第１の層間絶
縁膜１１０４、ビット線１１０５、第２の層間絶縁膜１
１０６を形成する。

【０２１６】ここまでの工程は第１の実施形態と同じで
ある。

【０２１７】次に同図（ａ）に示すように、第２の層間
絶縁膜１１０６上にエッチング防止膜としてのシリコン
窒化膜１１０７を形成した後、シリコン窒化膜１１０
７、第２、第１の層間絶縁膜１１０６，１１０４にコン
タクトホールを開孔し、続いてこのコンタクトホールの
底面および側面、ならびにシリコン窒化膜１１０７上に
プラグ電極および下部キャパシタ電極の一部としての薄
いルテニウム膜１１０８をＬＴＳ法により形成する。

【０２１８】このとき、ルテニウム膜１１０８のスパッ
タ成膜は、酸素添加アルゴン雰囲気中で行なうことによ
り、ルテニウム膜１１０８とソース・ドレイン拡散層と
の間でシリサイド反応が起こらないようにする。

【０２１９】次に図１３（ｂ）に示すように、コンタク
トホールの内部を充填するように、ダミー下部キャパシ
タ電極およびダミープラグ電極としてのダミーパターン
となる硼素ドープアモルファスシリコン膜１１０９をＣ
ＶＤ法により全面に形成する。

【０２２０】このとき、硼素ドープアモルファスシリコ
ン膜１１０９のＣＶＤ成膜は、硼素ドープアモルファス
シリコン膜１１０９とルテニウム膜１１０８との間でシ
リサイド反応が起こらないように、３００℃以下の低温
で行なう。

【０２２１】次に図１３（ｃ）に示すように、シリコン
窒化膜１１０７を第２の層間絶縁膜１１０６のエッチン
グ防止膜に用いて、硼素ドープアモルファスシリコン膜
１１０９をフォトリソグラフィおよびＲＩＥにより加工
して、断面形状が基板表面に対して順テーパー形状のダ
ミーパターン１１０９を形成する。

【０２２２】また、ルテニウム膜１１０８によってコン
タクトホール内に埋め込まれたダミーパターン（硼素ド
ープアモルファスシリコン膜）湯１１０９の径が小さく
なっているために、第４の実施形態と同様に、リソグラ
フィの合わせずれにより、キャパシタ絶縁膜の形成工程
において、下部キャパシタ電極が酸化されることを防止
できる。

【０２２３】次に同図（ｃ）に示すように、ダミーパタ
ーン１１０９を覆うように、下部キャパシタ電極を形成
するための鋳型層となるシリコン酸化膜１１１０を全面
に形成した後、ダミーパターン１０９が露出し、表面が
平坦になるまでシリコン酸化膜１１１０をＣＭＰ法によ
り研磨する。

【０２２４】次に図１３（ｄ）に示すように、ダミーパ
ターン（硼素ドープアモルファスシリコン膜）１１０９
をＣＤＥ法により選択的に除去する。

【０２２５】次に図１３（ｄ）に示すように、鋳型層１
１１０の開口部およびその下のコンタクトホールの内部
を埋め込むように、ルテニウム膜１１０８を成長核にし
てその上に残りのプラグ電極および下部キャパシタ電極
としてのルテニウム膜１１１１をＣＶＤ法により選択成
長させる。この後、鋳型層１１１０をドライエッチング
により除去する。

【０２２６】次に図１３（ｅ）に示すように、ルテニウ
ム膜１１１１上にＢＳＴ膜からなるキャパシタ絶縁膜１
１１２、ルテニウム膜からなる上部キャパシタ電極１１
１３をＣＶＤ法により順次形成して、メモリセルが完成
する。

【０２２７】なお、上記実施形態では、本発明をＤＲＡ
Ｍのメモリセルに適用した場合について説明したが、本
発明は半導体基板上にキャパシタを有する構造の素子で
あれば適用可能であるできる。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施できる。

【０２２８】

【発明の効果】以上詳述したように本発明によれば、キ
ャパシタ絶縁膜の形成工程におけるプラグ電極の露出面
の酸化防止、キャパシタ面積の確保、キャパシタ絶縁膜
および上部キャパシタ電極の形状劣化を同時に実現でき
るようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＤＲＡＭのメモ
リセルの形成方法を示す工程断面図

【図２】本発明の第２の実施形態に係るＤＲＡＭのメモ
リセルの形成方法を示す工程断面図

【図３】本発明の第３の実施形態に係るＤＲＡＭのメモ
リセルの形成方法を示す工程断面図

【図４】本発明の第４の実施形態に係るＤＲＡＭのメモ
リセルの形成方法を示す工程断面図

【図５】本発明の第５の実施形態に係るＤＲＡＭのメモ
リセルの形成方法を示す工程断面図

【図６】本発明の第６の実施形態に係るＤＲＡＭのメモ
リセルの前半の形成方法を示す工程断面図

【図７】本発明の第６の実施形態に係るＤＲＡＭのメモ
リセルの後半の形成方法を示す工程断面図

【図８】本発明の第７の実施形態に係るＤＲＡＭのメモ
リセルの形成方法を示す工程断面図

【図９】本発明の第８の実施形態に係るＤＲＡＭのメモ
リセルの形成方法を示す工程断面図

【図１０】本発明の第９の実施形態に係るＤＲＡＭのメ
モリセルの形成方法を示す工程断面図

【図１１】本発明の第１０の実施形態に係るＮＡＮＤ型
ＤＲＡＭのメモリセルの前半の形成方法を示す工程断面
図

【図１２】本発明の第１０の実施形態に係るＮＡＮＤ型
ＤＲＡＭのメモリセルの後半の形成方法を示す工程断面
図

【図１３】本発明の第１１の実施形態に係るＤＲＡＭの
メモリセルの形成方法を示す工程断面図

【図１４】第１の従来方法によるＤＲＡＭのメモリセル
の形成方法を示す工程断面図

【図１５】第２の従来方法によるＤＲＡＭのメモリセル
の形成方法を示す工程断面図

【図１６】第３の従来方法によるＤＲＡＭのメモリセル
の形成方法を示す工程断面図

【符号の説明】

１０１，２０１，３０１，４０１，５０１，６０１，７
０１，８０１，９０１，１００１，１１０１…シリコン
基板 １０２，２０２，３０２，４０２，５０２，６０２，７
０２，８０２，９０２，１００２，１１０２…素子分離
絶縁膜 １０３，２０３，３０３，４０３，５０３，６０３，７
０３，８０３，９０３，１００３，１１０３…ＭＯＳト
ランジスタ １０４…ゲート絶縁膜 １０５…ゲート電極（ワード線） １０６…ゲート上部絶縁膜 １０７…ゲート側壁絶縁膜 １０８…ソース・ドレイン拡散層 １０９，２０４，３０４，４０４，５０４，６０４，７
０４，８０４，９０４，１００４，１１０４…第１の層
間絶縁膜 １１０，２０５，３０５，４０５，５０５，６０５，７
０５，８０５，９０５，１００５，１１０５…ビット線 １１１，２０６，３０６，４０６，５０６，６０６，７
０６，８０６，９０６，１００６，１１０６…第２の層
間絶縁膜 １１２，６０７，７０７，８０７，９０７…プラグ電極 ２１２…白金膜（下部キャパシタ電極、プラグ電極） ３１１…イリジウム膜（下部キャパシタ電極・プラグ電
極） ４０９…多結晶シリコン膜（ダミーパターン、プラグ電
極） ４１１，１０１０…ルテニウム膜（下部キャパシタ電極
・プラグ電極） ５１０…二酸化ルテニウム膜（下部キャパシタ電極・プ
ラグ電極） ８０８…ルテニウム膜（プラグ電極） １１０８…ルテニウム膜（プラグ電極・下部キャパシタ
電極、成長核） １１３，２０９，３０７，４０７，５０７，６０８，７
０８，８０９，９０８，１００７，１１０７…シリコン
窒化膜（エッチング防止膜） １１４，２１０，７０９１００９…ダミー下部キャパシ
タ電極（多結晶シリコン膜 ６０９，１００８…ダミー下部キャパシタ電極（シリコ
ン酸化膜） ８１０…ダミー下部キャパシタ電極（炭素膜） ９０９…ダミー下部キャパシタ電極（フォトレジスト） ３０９，５０８、１１０９…ダミーパターン ２０８…ダミープラグ １１５，２１１，３１０，４１０，５０９，７１０，８
１１，９１０，１００９、１１１０…シリコン酸化膜
（鋳型層） ６１０…炭素膜（鋳型層） １１６，６１１，８１２，９１１…下部キャパシタ電極 ７１１…ルテニウム膜（下部キャパシタ電極、成長核） ７１２…ルテニウム膜（下部キャパシタ電極） １１１１…ルテニウム膜（下部キャパシタ電極、プラグ
電極） １１７，２１３，３１２，４１２，５１１，６１２，７
１３，８１３，９１２，１０１１，１１１２…キャパシ
タ絶縁膜 １１８，２１４，３１３，４１３，５１２，６１３，７
１４，８１４，９１３，１０１２，１１１３…上部キャ
パシタ電極 ２０７，３０８…バリアメタル膜 ４０８…シリコン窒化膜

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体基板上に形成され、かつ接続孔を有
   する層間絶縁膜と、 前記接続孔内に形成された接続電極と、 この接続電極および前記層間絶縁膜上に形成され、かつ
   開口部を有するエッチング防止膜であって、前記開口部
   内に前記接続電極および前記層間絶縁膜が存在し、かつ
   前記接続電極の周縁部の一部と重なるように形成された
   エッチング防止膜と、 前記開口部を含む領域上に前記接続電極と接続するよう
   に形成され、前記半導体基板から離れるに従って幅の狭
   くなる下部キャパシタ電極と、 この下部キャパシタ電極上に形成されたキャパシタ絶縁
   膜と、 このキャパシタ絶縁膜上に形成された上部キャパシタ電
   極とを具備してなることを特徴とする半導体装置。
2. 【請求項２】半導体基板上に層間絶縁膜を形成した後、
   この層間絶縁膜に接続孔を形成する工程と、 前記接続孔内に接続電極を形成する工程と、 この接続電極および前記層間絶縁膜上にエッチング防止
   膜を形成する工程と、 このエッチング防止膜上にダミー下部キャパシタ電極を
   形成する工程であって、前記層間絶縁膜および前記接続
   電極上に存在し、かつ前記接続電極の周縁部の一部と重
   ならないダミー下部キャパシタ電極を形成する工程と、 このダミー下部キャパシタ電極を覆うように、前記エッ
   チング防止膜および前記ダミー下部キャパシタ電極上
   に、下部キャパシタ電極の鋳型層となる基膜を形成する
   工程と、 前記ダミー下部キャパシタ電極の表面が露出するまで、
   前記基膜の表面を後退させる工程と、 前記ダミー下部キャパシタ電極をエッチング除去すると
   ともに、このエッチング除去の際に前記エッチング防止
   膜により前記層間絶縁膜および前記接続電極のエッチン
   グを防止して、前記基膜からなる下部キャパシタ電極の
   鋳型層を形成する工程と、 この鋳型層をマスクにして前記エッチング防止膜をエッ
   チングして、前記接続電極および前記層間絶縁膜が露出
   し、かつ前記接続電極の周縁部の一部が前記エッチング
   防止膜と重なるように、前記エッチング防止膜に開口部
   を形成する工程と、 前記ダミー下部キャパシタ電極の除去部分である前記鋳
   型層の開口部および前記エッチング防止膜の前記開口部
   内に下部キャパシタ電極を形成する工程と、 前記鋳型層を除去した後、前記下部キャパシタ電極上に
   キャパシタ絶縁膜、上部キャパシタ電極を形成する工程
   とを有することを特徴とする半導体装置の製造方法。
3. 【請求項３】前記ダミー下部キャパシタ電極を、前記半
   導体基板から離れるに従って幅が狭くなるように形成す
   ることを特徴とする請求項２に記載の半導体装置の製造
   方法。
4. 【請求項４】前記接続孔内に接続電極を形成する工程に
   おいて、前記接続電極の代わりにダミー接続電極を形成
   し、 前記エッチング防止膜に開口部を形成する工程におい
   て、前記ダミー接続電極を除去し、 前記下部キャパシタ電極を形成する工程において、前記
   ダミー接続電極を除去して形成された開口部内に前記下
   部キャパシタ電極としての導電膜を埋め込むことによ
   り、前記下部キャパシタ電極と前記接続電極を同時に形
   成することを特徴とする請求項３に記載の半導体装置の
   製造方法。
5. 【請求項５】前記ダミー下部キャパシタ電極の除去部分
   である前記鋳型層の開口部内および前記エッチング防止
   膜の前記開口部内に下部キャパシタ電極を形成する工程
   において、 前記開口部内に露出した前記層間絶縁膜および前記接続
   電極上に成長核としての導電薄膜を形成した後に、この
   導電薄膜上に導電膜を選択成長させることにより、前記
   下部キャパシタ電極を形成することを特徴とする請求項
   ３に記載の半導体装置の製造方法。