JP2000077620A - Ｄｒａｍ及びその製造方法 - Google Patents
Ｄｒａｍ及びその製造方法Info
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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Abstract
(57)【要約】
【課題】 ＤＲＡＭの高集積化に伴い、製作が容易で、
しかも微細な構造に適したスタックドキャパシタを備え
るＤＲＡＭを提供する。 【解決手段】 本ＤＲＡＭ５０は、ＭＯＳＦＥＴ１４
と、ＭＯＳＦＥＴ上に絶縁膜を介して形成され、絶縁膜
を貫通する容量コンタクト１８によってＭＯＳＦＥＴの
拡散領域と電気的に接続されたキャパシタ５２とを有す
るメモリセルを備える。本ＤＲＡＭでは、容量コンタク
トが、ＭＯＳＦＥＴの拡散領域と接続するポリシリコン
プラグ２２と、ポリシリコンプラグ上に形成された耐シ
リコン拡散導電層２６とを有し、キャパシタが、耐酸化
性導電体で形成され、ＭＯＳＦＥＴと反対方向に開口す
る有底筒状の下部電極５６と、下部電極上に容量絶縁膜
として形成されたＢＳＴ膜６０と、ＢＳＴ膜上に形成さ
れた上部電極６２とを備えている。
しかも微細な構造に適したスタックドキャパシタを備え
るＤＲＡＭを提供する。 【解決手段】 本ＤＲＡＭ５０は、ＭＯＳＦＥＴ１４
と、ＭＯＳＦＥＴ上に絶縁膜を介して形成され、絶縁膜
を貫通する容量コンタクト１８によってＭＯＳＦＥＴの
拡散領域と電気的に接続されたキャパシタ５２とを有す
るメモリセルを備える。本ＤＲＡＭでは、容量コンタク
トが、ＭＯＳＦＥＴの拡散領域と接続するポリシリコン
プラグ２２と、ポリシリコンプラグ上に形成された耐シ
リコン拡散導電層２６とを有し、キャパシタが、耐酸化
性導電体で形成され、ＭＯＳＦＥＴと反対方向に開口す
る有底筒状の下部電極５６と、下部電極上に容量絶縁膜
として形成されたＢＳＴ膜６０と、ＢＳＴ膜上に形成さ
れた上部電極６２とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルのキャ
パシタとして薄膜のスタックドキャパシタを有するＤＲ
ＡＭ及びその製造方法に関し、更に詳細には、製造容易
な構成の薄膜スタックドキャパシタを備えたＤＲＡＭ及
びその製造方法に関するものである。
パシタとして薄膜のスタックドキャパシタを有するＤＲ
ＡＭ及びその製造方法に関し、更に詳細には、製造容易
な構成の薄膜スタックドキャパシタを備えたＤＲＡＭ及
びその製造方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭの集積化の比較的低い段階で
は、ＤＲＡＭのメモリセルに設けるスタックドキャパシ
タは、ポリシリコンからなる下部電極、ポリシリコンか
らなる上部電極、及び上部及び下部電極間に設けられ
た、酸化シリコン、又は酸化シリコン／窒化シリコン／
酸化シリコン（ＯＮＯ）からなるキャパシタ誘電体層か
ら構成されていた。ところで、ＤＲＡＭの集積化及び微
細化が進むと共に、ＤＲＡＭを構成するＭＯＳＦＥＴの
微細化に加えて、ＭＯＳＦＥＴに設けるスタックドキャ
パシタを微細化することが必要になっている。例えば２
５６Ｍｂ以上のＤＲＡＭでは、誘電率の比較的小さい酸
化シリコン又はＯＮＯをキャパシタ誘電体膜として用い
た場合、キャパシタ誘電体膜の厚さを４ｎｍ以下にする
ことが必要である。しかし、酸化シリコン又はＯＮＯに
よって膜厚４ｎｍ以下のキャパシタ誘電体膜を形成する
ことは、製造技術的に極めて難しく、要求に対応できな
いという問題が生じた。そこで、スタックドキャパシタ
を小型化し、しかも大容量化するために、キャパシタ誘
電体層に（Ｂａ，Ｓｒ）ＴｉＯ3 膜、即ちＢＳＴ膜等か
らなる高誘電率膜又は高誘電体層を用い、下部電極に耐
酸化性導電体を用いるようになっている。
は、ＤＲＡＭのメモリセルに設けるスタックドキャパシ
タは、ポリシリコンからなる下部電極、ポリシリコンか
らなる上部電極、及び上部及び下部電極間に設けられ
た、酸化シリコン、又は酸化シリコン／窒化シリコン／
酸化シリコン（ＯＮＯ）からなるキャパシタ誘電体層か
ら構成されていた。ところで、ＤＲＡＭの集積化及び微
細化が進むと共に、ＤＲＡＭを構成するＭＯＳＦＥＴの
微細化に加えて、ＭＯＳＦＥＴに設けるスタックドキャ
パシタを微細化することが必要になっている。例えば２
５６Ｍｂ以上のＤＲＡＭでは、誘電率の比較的小さい酸
化シリコン又はＯＮＯをキャパシタ誘電体膜として用い
た場合、キャパシタ誘電体膜の厚さを４ｎｍ以下にする
ことが必要である。しかし、酸化シリコン又はＯＮＯに
よって膜厚４ｎｍ以下のキャパシタ誘電体膜を形成する
ことは、製造技術的に極めて難しく、要求に対応できな
いという問題が生じた。そこで、スタックドキャパシタ
を小型化し、しかも大容量化するために、キャパシタ誘
電体層に（Ｂａ，Ｓｒ）ＴｉＯ3 膜、即ちＢＳＴ膜等か
らなる高誘電率膜又は高誘電体層を用い、下部電極に耐
酸化性導電体を用いるようになっている。
【０００３】ＤＲＡＭのメモリセルアレイでは、ワード
線、ビット線及びキャパシタの下部電極は、図１２に示
すような平面的配置で配置されている。ＭＯＳＦＥＴの
ゲート電極に接続されているワード線と、ＭＯＳＦＥＴ
の拡散領域に接続されたビット線とがほぼ直交する方向
に配置されている。また、下部電極とＭＯＳＦＥＴの拡
散領域とを接続する容量コンタクトがワード線の間に設
けてあり、ＭＯＳＦＥＴの拡散領域とビット線とを接続
するビットコンタクトが下部電極の間でビット線の配置
に合わせて設けてある。尚、破線で囲った領域が、単位
セルの大きさであって、ワード線及びビット線の線幅を
最小設計寸法Ｆとすると、必要な面積は、重ね合わせマ
ージンＭを見込むと、８×（Ｆ＋２×Ｍ）2 となる。
線、ビット線及びキャパシタの下部電極は、図１２に示
すような平面的配置で配置されている。ＭＯＳＦＥＴの
ゲート電極に接続されているワード線と、ＭＯＳＦＥＴ
の拡散領域に接続されたビット線とがほぼ直交する方向
に配置されている。また、下部電極とＭＯＳＦＥＴの拡
散領域とを接続する容量コンタクトがワード線の間に設
けてあり、ＭＯＳＦＥＴの拡散領域とビット線とを接続
するビットコンタクトが下部電極の間でビット線の配置
に合わせて設けてある。尚、破線で囲った領域が、単位
セルの大きさであって、ワード線及びビット線の線幅を
最小設計寸法Ｆとすると、必要な面積は、重ね合わせマ
ージンＭを見込むと、８×（Ｆ＋２×Ｍ）2 となる。
【０００４】ここで、図１３及び図１４を参照して、Ｂ
ＳＴ膜をキャパシタ誘電体膜として使用したスタックド
キャパシタを有する従来ＤＲＡＭの構成を説明する。図
１３及び図１４は、それぞれ、そのような従来のＤＲＡ
Ｍの構成を示す断面図であって、図１３は図１２でワー
ド線を横断する方向のＡ−Ａ断面の縦断面図であり、図
１４は図１２でビット線を横断する方向のＢ−Ｂ断面の
縦断面図である。ＤＲＡＭ１０は、ＢＳＴ膜をキャパシ
タ誘電体膜として使用した従来のスタックドキャパシタ
を有するＤＲＡＭであって、図１３及び図１４に示すよ
うに、ｐ型シリコン基板１２と、素子分離絶縁膜１３で
他のＭＯＳＦＥＴから分離された領域のシリコン基板１
２に設けられたＭＯＳＦＥＴ１４と、ＭＯＳＦＥＴ１４
を覆う例えばＳｉＯ2 膜等の絶縁膜１６と、絶縁膜１６
を貫通する接続孔内に形成された容量コンタクト１８
と、容量コンタクト１８上に設けられたキャパシタ２０
とを備えている。
ＳＴ膜をキャパシタ誘電体膜として使用したスタックド
キャパシタを有する従来ＤＲＡＭの構成を説明する。図
１３及び図１４は、それぞれ、そのような従来のＤＲＡ
Ｍの構成を示す断面図であって、図１３は図１２でワー
ド線を横断する方向のＡ−Ａ断面の縦断面図であり、図
１４は図１２でビット線を横断する方向のＢ−Ｂ断面の
縦断面図である。ＤＲＡＭ１０は、ＢＳＴ膜をキャパシ
タ誘電体膜として使用した従来のスタックドキャパシタ
を有するＤＲＡＭであって、図１３及び図１４に示すよ
うに、ｐ型シリコン基板１２と、素子分離絶縁膜１３で
他のＭＯＳＦＥＴから分離された領域のシリコン基板１
２に設けられたＭＯＳＦＥＴ１４と、ＭＯＳＦＥＴ１４
を覆う例えばＳｉＯ2 膜等の絶縁膜１６と、絶縁膜１６
を貫通する接続孔内に形成された容量コンタクト１８
と、容量コンタクト１８上に設けられたキャパシタ２０
とを備えている。
【０００５】容量コンタクト１８は、ポリシリコンプラ
グ２２と、容量コンタクト１８の一部として、接続孔内
のポリシリコンプラグ２２上に、順次、設けられたシリ
コンコンタクト層２４と、耐シリコン拡散導電層２６と
から構成されている。耐シリコン拡散導電層２６は、下
部電極を構成する金属と容量コンタクト１８のポリシリ
コンとによる金属シリサイドの生成を防止するために設
けてあって、例えばＴｉＮ層、ＷＮ層等の高融点金属又
はその窒化物が使用されている。シリコンコンタクト層
２４は、耐シリコン拡散導電層２６とポリシリコンプラ
グ２２との密着性を高め、接触電気抵抗を低減するため
に設けてあって、例えばＴｉＳｉ2 膜等が使用されてい
る。
グ２２と、容量コンタクト１８の一部として、接続孔内
のポリシリコンプラグ２２上に、順次、設けられたシリ
コンコンタクト層２４と、耐シリコン拡散導電層２６と
から構成されている。耐シリコン拡散導電層２６は、下
部電極を構成する金属と容量コンタクト１８のポリシリ
コンとによる金属シリサイドの生成を防止するために設
けてあって、例えばＴｉＮ層、ＷＮ層等の高融点金属又
はその窒化物が使用されている。シリコンコンタクト層
２４は、耐シリコン拡散導電層２６とポリシリコンプラ
グ２２との密着性を高め、接触電気抵抗を低減するため
に設けてあって、例えばＴｉＳｉ2 膜等が使用されてい
る。
【０００６】キャパシタ２０は、ブロック状の下部電極
２８、下部電極２８上に成膜された誘電体膜からなる容
量絶縁膜３０及び上部電極層３２とから構成されてい
る。下部電極２８は、耐酸化性導電体、例えば貴金属又
はＲｕ、ＲｕＯ2 等から形成され、容量絶縁膜３０は、
高誘電率のＢＳＴ膜で形成され、上部電極は、通常、下
部電極２８と同じ材料で形成されている。ＭＯＳＦＥＴ
１４は、ゲート酸化膜３３上に形成されたゲート電極３
４と、ゲート電極３４の両下脇のシリコン基板１２内に
形成されたｎ型拡散層３６からなるソース／ドレイン領
域とから構成されている。図１４中、３８はビット線で
ある。キャパシタ２０は、容量コンタクト１８を介して
ＭＯＳＦＥＴ１４のｎ型拡散層３６に接続されている。
２８、下部電極２８上に成膜された誘電体膜からなる容
量絶縁膜３０及び上部電極層３２とから構成されてい
る。下部電極２８は、耐酸化性導電体、例えば貴金属又
はＲｕ、ＲｕＯ2 等から形成され、容量絶縁膜３０は、
高誘電率のＢＳＴ膜で形成され、上部電極は、通常、下
部電極２８と同じ材料で形成されている。ＭＯＳＦＥＴ
１４は、ゲート酸化膜３３上に形成されたゲート電極３
４と、ゲート電極３４の両下脇のシリコン基板１２内に
形成されたｎ型拡散層３６からなるソース／ドレイン領
域とから構成されている。図１４中、３８はビット線で
ある。キャパシタ２０は、容量コンタクト１８を介して
ＭＯＳＦＥＴ１４のｎ型拡散層３６に接続されている。
【０００７】以下に、図１５及び図１６を参照して、従
来のスタックドキャパシタの製造方法を説明する。図１
５（ａ）〜（ｄ）及び図１６（ｅ）〜（ｈ）は、それぞ
れ、従来のＤＲＡＭ１０を製造した際の工程毎の基板断
面を示す断面図である。先ず、ＭＯＳＦＥＴ（図示せ
ず）を既知の方法により作製したシリコン基板１２上
に、ＳｉＯ2 からなる絶縁膜１６をＣＶＤ法等により成
膜し、次いで絶縁膜１６を貫通する接続孔４０を開口す
る。続いて、図１５（ａ）に示すように、絶縁膜１６上
にポリシリコン層３９をＣＶＤ法により成膜し、リン
（Ｐ）イオンをイオン注入して、ポリシリコン層３９の
抵抗値を下げる。次いで、図１５（ｂ）に示すように、
ポリシリコン層３９をエッチバックして絶縁膜１６を露
出させると共に、更に、オーバーエッチングして接続孔
４０内のポリシリコン層３９の上部を除去し、ポリシリ
コンプラグ２２を接続孔４０内に形成する。
来のスタックドキャパシタの製造方法を説明する。図１
５（ａ）〜（ｄ）及び図１６（ｅ）〜（ｈ）は、それぞ
れ、従来のＤＲＡＭ１０を製造した際の工程毎の基板断
面を示す断面図である。先ず、ＭＯＳＦＥＴ（図示せ
ず）を既知の方法により作製したシリコン基板１２上
に、ＳｉＯ2 からなる絶縁膜１６をＣＶＤ法等により成
膜し、次いで絶縁膜１６を貫通する接続孔４０を開口す
る。続いて、図１５（ａ）に示すように、絶縁膜１６上
にポリシリコン層３９をＣＶＤ法により成膜し、リン
（Ｐ）イオンをイオン注入して、ポリシリコン層３９の
抵抗値を下げる。次いで、図１５（ｂ）に示すように、
ポリシリコン層３９をエッチバックして絶縁膜１６を露
出させると共に、更に、オーバーエッチングして接続孔
４０内のポリシリコン層３９の上部を除去し、ポリシリ
コンプラグ２２を接続孔４０内に形成する。
【０００８】次いで、スパッタ法等によりＴｉ層４２を
ポリシリコンプラグ２２上を含む絶縁膜１６上に成膜
し、窒素雰囲気中でＲＴＡ処理を施して、図１５（ｃ）
に示すように、ＴｉＳｉ層からなるシリコンコンタクト
層２４をポリシリコンプラグ２２上に形成する。絶縁膜
１６及び接続孔４０内の未反応のＴｉ層を除去して、絶
縁膜１６及びＴｉＳｉ層２４を露出させる。続いて、図
１５（ｄ）に示すように、絶縁膜１６上及びＴｉＳｉ層
２４上にＴｉＮ層４４をＣＶＤ法又はスパッタ法により
成膜する。
ポリシリコンプラグ２２上を含む絶縁膜１６上に成膜
し、窒素雰囲気中でＲＴＡ処理を施して、図１５（ｃ）
に示すように、ＴｉＳｉ層からなるシリコンコンタクト
層２４をポリシリコンプラグ２２上に形成する。絶縁膜
１６及び接続孔４０内の未反応のＴｉ層を除去して、絶
縁膜１６及びＴｉＳｉ層２４を露出させる。続いて、図
１５（ｄ）に示すように、絶縁膜１６上及びＴｉＳｉ層
２４上にＴｉＮ層４４をＣＶＤ法又はスパッタ法により
成膜する。
【０００９】次いで、コロイダルシリカを用いたＣＭＰ
法によりＴｉＮ層４４を研磨し、図１６（ｅ）に示すよ
うに、絶縁膜１６を露出させる共にＴｉＮ層の耐シリコ
ン拡散導電層２６、ＴｉＳｉ層のシリコンコンタクト層
２４、及びポリシリコンプラグ２２からなる容量コンタ
クト１８を接続孔４０内に形成する。続いて、反応性Ｄ
Ｃスパッタ法等によりＲｕ層を容量コンタクト１８上を
含む絶縁膜１６上に成膜する。次いで、エッチングマス
ク（図示せず）を作製し、図１６（ｆ）に示すように、
塩素及び酸素の混合ガスを用いたプラズマエッチング法
等によりＲｕ層をエッチングして、Ｒｕからなるブロッ
ク状の下部電極２６を容量コンタクト１８上に形成す
る。
法によりＴｉＮ層４４を研磨し、図１６（ｅ）に示すよ
うに、絶縁膜１６を露出させる共にＴｉＮ層の耐シリコ
ン拡散導電層２６、ＴｉＳｉ層のシリコンコンタクト層
２４、及びポリシリコンプラグ２２からなる容量コンタ
クト１８を接続孔４０内に形成する。続いて、反応性Ｄ
Ｃスパッタ法等によりＲｕ層を容量コンタクト１８上を
含む絶縁膜１６上に成膜する。次いで、エッチングマス
ク（図示せず）を作製し、図１６（ｆ）に示すように、
塩素及び酸素の混合ガスを用いたプラズマエッチング法
等によりＲｕ層をエッチングして、Ｒｕからなるブロッ
ク状の下部電極２６を容量コンタクト１８上に形成す
る。
【００１０】次いで、Ｂａ（ＤＰＭ）2 、Ｓｒ（ＤＰ
Ｍ）2 、Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）及び酸素ガスを用いた
ＭＯＣＶＤ法により、図１６（ｇ）に示すように、基板
全面に約３０ｎｍ厚さのＢＳＴ膜を容量絶縁膜３０とし
て成膜する。ＤＰＭとは、bis-dipivaloylmethanate で
ある。なお、この時、基板温度は４００〜７００℃であ
り、ガス圧は約７ｍTorrである。次に、Ａｒガスを用い
た反応性ＤＣスパッタ法等によりＲｕ層をＢＳＴ膜上に
成膜して上部電極３２とする。これにより、ＢＳＴ膜を
キャパシタ誘電体層としたスタックドキャパシタを有す
る前述の従来のＤＲＡＭ１０を製造することができる。
Ｍ）2 、Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）及び酸素ガスを用いた
ＭＯＣＶＤ法により、図１６（ｇ）に示すように、基板
全面に約３０ｎｍ厚さのＢＳＴ膜を容量絶縁膜３０とし
て成膜する。ＤＰＭとは、bis-dipivaloylmethanate で
ある。なお、この時、基板温度は４００〜７００℃であ
り、ガス圧は約７ｍTorrである。次に、Ａｒガスを用い
た反応性ＤＣスパッタ法等によりＲｕ層をＢＳＴ膜上に
成膜して上部電極３２とする。これにより、ＢＳＴ膜を
キャパシタ誘電体層としたスタックドキャパシタを有す
る前述の従来のＤＲＡＭ１０を製造することができる。
【００１１】
【発明が解決しようとする課題】しかし、上述した従来
のＤＲＡＭでは、下部電極を形成する際、キャパシタの
容量絶縁膜として成膜されたＢＳＴ膜が、容量コンタク
トと接触しないように、下部電極が、丁度、容量コンタ
クト上に来るように、下部電極をパターニングする必要
がある。それは、若し、図１７の配置図及び図１８の断
面図に示すように、ＢＳＴ膜３０を成長させる際に、下
部電極２６が容量コンタクト１８上に位置せず、容量コ
ンタクト１８の耐シリコン拡散導電層２６が露出する
と、耐シリコン拡散導電層２６は、ＢＳＴ膜３０の成長
の際の酸化雰囲気によって酸化されて、電気抵抗値が増
大するという問題が生じるからである。従って、耐シリ
コン拡散導電層２６の露出を防止するためには、下部電
極を正確に容量コンタクト上に位置合わせすることが必
要なる。そのために、下部電極のパターニングに際し
て、エッチングマスクの重ね合わせマージンが必要にな
り、単位セルの大きさは、図１７に示すように、最小設
計寸法に重ね合わせマージンＭを加えた寸法になって、
８×（Ｆ＋Ｍ）2 となる。
のＤＲＡＭでは、下部電極を形成する際、キャパシタの
容量絶縁膜として成膜されたＢＳＴ膜が、容量コンタク
トと接触しないように、下部電極が、丁度、容量コンタ
クト上に来るように、下部電極をパターニングする必要
がある。それは、若し、図１７の配置図及び図１８の断
面図に示すように、ＢＳＴ膜３０を成長させる際に、下
部電極２６が容量コンタクト１８上に位置せず、容量コ
ンタクト１８の耐シリコン拡散導電層２６が露出する
と、耐シリコン拡散導電層２６は、ＢＳＴ膜３０の成長
の際の酸化雰囲気によって酸化されて、電気抵抗値が増
大するという問題が生じるからである。従って、耐シリ
コン拡散導電層２６の露出を防止するためには、下部電
極を正確に容量コンタクト上に位置合わせすることが必
要なる。そのために、下部電極のパターニングに際し
て、エッチングマスクの重ね合わせマージンが必要にな
り、単位セルの大きさは、図１７に示すように、最小設
計寸法に重ね合わせマージンＭを加えた寸法になって、
８×（Ｆ＋Ｍ）2 となる。
【００１２】ところで、一方、ＤＲＡＭは、益々、高集
積化が要求されていて、従って、単位セルの大きさは、
益々、微細化されつつある。その結果、図１９に示すよ
うに、ＤＲＡＭの高集積化に応じて、最小設計寸法が微
細化し、合わせて、微細な重ね合わせ精度を必要とする
と共に、許容される重ね合わせ製作マージンは、益々、
小さくなる。この結果、従来のＤＲＡＭの構造では、製
作技術がこれに対応することができなくなって来てい
る。特に、重ね合わせ精度は、図１７及び図１８に示す
ように、下部電極を横断する方向で特に厳しい。そこ
で、許容される重ね合わせ製作マージン内で対応できる
ような、従来のＤＲＡＭに設けられたキャパシタとは別
の構造を有するキャパシタを備え、微細化に対応できる
ＤＲＡＭを提供することが望まれている。以上の説明で
は、高誘電率膜としてＢＳＴ膜を例にして説明したが、
高誘電率膜を成膜する際には、ＢＳＴ膜と同様な問題が
多かれ少なかれある。
積化が要求されていて、従って、単位セルの大きさは、
益々、微細化されつつある。その結果、図１９に示すよ
うに、ＤＲＡＭの高集積化に応じて、最小設計寸法が微
細化し、合わせて、微細な重ね合わせ精度を必要とする
と共に、許容される重ね合わせ製作マージンは、益々、
小さくなる。この結果、従来のＤＲＡＭの構造では、製
作技術がこれに対応することができなくなって来てい
る。特に、重ね合わせ精度は、図１７及び図１８に示す
ように、下部電極を横断する方向で特に厳しい。そこ
で、許容される重ね合わせ製作マージン内で対応できる
ような、従来のＤＲＡＭに設けられたキャパシタとは別
の構造を有するキャパシタを備え、微細化に対応できる
ＤＲＡＭを提供することが望まれている。以上の説明で
は、高誘電率膜としてＢＳＴ膜を例にして説明したが、
高誘電率膜を成膜する際には、ＢＳＴ膜と同様な問題が
多かれ少なかれある。
【００１３】そこで、本発明の目的は、ＤＲＡＭの高集
積化に伴い、製作が容易で、しかも微細化できる構成の
スタックドキャパシタを備えるＤＲＡＭを提供すること
である。
積化に伴い、製作が容易で、しかも微細化できる構成の
スタックドキャパシタを備えるＤＲＡＭを提供すること
である。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＤＲＡＭ（以下、第１の発明と言う）
は、ＭＯＳＦＥＴと、ＭＯＳＦＥＴ上に絶縁膜を介して
形成され、絶縁膜を貫通する容量コンタクトによってＭ
ＯＳＦＥＴの拡散領域と電気的に接続されたキャパシタ
とを有するメモリセルを備えるＤＲＡＭにおいて、容量
コンタクトが、ＭＯＳＦＥＴの拡散領域と接続するポリ
シリコンプラグと、ポリシリコンプラグ上に形成された
耐シリコン拡散導電層とを有し、キャパシタが、耐酸化
性導電体で形成され、ＭＯＳＦＥＴと反対方向に開口す
る有底筒状の下部電極と、下部電極上に容量絶縁膜とし
て形成された高誘電率膜と、高誘電率膜上に形成された
上部電極とを備えていることを特徴としている。
に、本発明に係るＤＲＡＭ（以下、第１の発明と言う）
は、ＭＯＳＦＥＴと、ＭＯＳＦＥＴ上に絶縁膜を介して
形成され、絶縁膜を貫通する容量コンタクトによってＭ
ＯＳＦＥＴの拡散領域と電気的に接続されたキャパシタ
とを有するメモリセルを備えるＤＲＡＭにおいて、容量
コンタクトが、ＭＯＳＦＥＴの拡散領域と接続するポリ
シリコンプラグと、ポリシリコンプラグ上に形成された
耐シリコン拡散導電層とを有し、キャパシタが、耐酸化
性導電体で形成され、ＭＯＳＦＥＴと反対方向に開口す
る有底筒状の下部電極と、下部電極上に容量絶縁膜とし
て形成された高誘電率膜と、高誘電率膜上に形成された
上部電極とを備えていることを特徴としている。
【００１５】また、本発明に係る別のＤＲＡＭ（以下、
第２の発明と言う）は、ＭＯＳＦＥＴと、ＭＯＳＦＥＴ
上に絶縁膜を介して形成され、絶縁膜を貫通する容量コ
ンタクトによってＭＯＳＦＥＴの拡散領域と電気的に接
続されたキャパシタとを有するメモリセルを備えるＤＲ
ＡＭにおいて、容量コンタクトが、ポリシリコンから形
成され、拡散領域と接続する下部コンタクトプラグと、
下部コンタクトプラグと接続し、耐シリコン拡散導電体
からなる上部コンタクトプラグとで形成され、キャパシ
タが、耐酸化性導電体で形成され、ＭＯＳＦＥＴと反対
方向に開口する有底筒状の下部電極と、下部電極上に容
量絶縁膜として形成された高誘電率膜と、高誘電率膜上
に形成された上部電極とを備えていることを特徴として
いる。
第２の発明と言う）は、ＭＯＳＦＥＴと、ＭＯＳＦＥＴ
上に絶縁膜を介して形成され、絶縁膜を貫通する容量コ
ンタクトによってＭＯＳＦＥＴの拡散領域と電気的に接
続されたキャパシタとを有するメモリセルを備えるＤＲ
ＡＭにおいて、容量コンタクトが、ポリシリコンから形
成され、拡散領域と接続する下部コンタクトプラグと、
下部コンタクトプラグと接続し、耐シリコン拡散導電体
からなる上部コンタクトプラグとで形成され、キャパシ
タが、耐酸化性導電体で形成され、ＭＯＳＦＥＴと反対
方向に開口する有底筒状の下部電極と、下部電極上に容
量絶縁膜として形成された高誘電率膜と、高誘電率膜上
に形成された上部電極とを備えていることを特徴として
いる。
【００１６】第１及び第２の発明では、下部電極の形状
は、任意であって、例えば有底円筒状でも、有底角筒状
でも良く、角筒は長方形状でも、正方形状でも良い。ま
た、筒状の下部電極の高さも制約は無く、自由である。
は、任意であって、例えば有底円筒状でも、有底角筒状
でも良く、角筒は長方形状でも、正方形状でも良い。ま
た、筒状の下部電極の高さも制約は無く、自由である。
【００１７】ここで、高誘電率膜とは、一部層又は全層
が、化学式ＡＢＯ3 として表される化合物〔ここで、Ａ
はＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌｉ、Ｋのうちの少
なくとも一種以上であり、ＢはＺｒ、Ｔｉ、Ｔａ、Ｎ
ｂ、Ｍｇ、Ｍｎ、Ｆｅ、Ｚｎ、Ｗのうちの少なくとも一
種以上であり〕、化学式が（Ｂｉ2 Ｏ2 ）（Ａm-1 Ｂm
Ｏ3m+1、ｍ＝１、２、３、４、５）として表される化合
物〔ここで、ＡはＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｋ、Ｂｉの
うちの少なくとも一種以上であり、ＢはＮｂ、Ｔａ、Ｔ
ｉ、Ｗのうちの少なくとも一種以上である〕、及びＴａ
2 Ｏ5 のいずれかで形成されている膜である。化学式Ａ
ＢＯ3 として表される化合物の例は、ＳｒＴｉＯ3 、Ｐ
ｂＴｉＯ3 、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 、Ｐｂ
（Ｍｇ，Ｎｂ）Ｏ3 、Ｐｂ（Ｍｇ，Ｗ）Ｏ3 、Ｐｂ（Ｚ
ｎ，Ｎｂ）Ｏ3 、ＬｉＴａＯ3 、ＬｉＮｂＯ3 、ＫＴａ
Ｏ3 、ＫＮｂＯ3 等がある。化学式が（Ｂｉ2 Ｏ2 ）
（Ａm-1 Ｂm Ｏ3m+1、、ｍ＝１、２、３、４、５）とし
て表される化合物の例は、Ｂｉ4 Ｔｉ3 Ｏ12、ＳｒＢｉ
2 Ｔａ2 Ｏ9 、ＳｒＢｉ2 Ｎｂ2 Ｏ9 等である。
が、化学式ＡＢＯ3 として表される化合物〔ここで、Ａ
はＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌｉ、Ｋのうちの少
なくとも一種以上であり、ＢはＺｒ、Ｔｉ、Ｔａ、Ｎ
ｂ、Ｍｇ、Ｍｎ、Ｆｅ、Ｚｎ、Ｗのうちの少なくとも一
種以上であり〕、化学式が（Ｂｉ2 Ｏ2 ）（Ａm-1 Ｂm
Ｏ3m+1、ｍ＝１、２、３、４、５）として表される化合
物〔ここで、ＡはＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｋ、Ｂｉの
うちの少なくとも一種以上であり、ＢはＮｂ、Ｔａ、Ｔ
ｉ、Ｗのうちの少なくとも一種以上である〕、及びＴａ
2 Ｏ5 のいずれかで形成されている膜である。化学式Ａ
ＢＯ3 として表される化合物の例は、ＳｒＴｉＯ3 、Ｐ
ｂＴｉＯ3 、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 、Ｐｂ
（Ｍｇ，Ｎｂ）Ｏ3 、Ｐｂ（Ｍｇ，Ｗ）Ｏ3 、Ｐｂ（Ｚ
ｎ，Ｎｂ）Ｏ3 、ＬｉＴａＯ3 、ＬｉＮｂＯ3 、ＫＴａ
Ｏ3 、ＫＮｂＯ3 等がある。化学式が（Ｂｉ2 Ｏ2 ）
（Ａm-1 Ｂm Ｏ3m+1、、ｍ＝１、２、３、４、５）とし
て表される化合物の例は、Ｂｉ4 Ｔｉ3 Ｏ12、ＳｒＢｉ
2 Ｔａ2 Ｏ9 、ＳｒＢｉ2 Ｎｂ2 Ｏ9 等である。
【００１８】第２の発明では、キャパシタの構成は、第
１の発明と同じであるものの、容量コンタクトが、下部
コンタクトプラグとそれに接続された上部コンタクトプ
ラグとで構成することにより、下部コンタクトプラグの
形成に際して、ビットコンタクトを同時に形成すること
ができるので、製造プロセスが簡単になって経済的であ
る。
１の発明と同じであるものの、容量コンタクトが、下部
コンタクトプラグとそれに接続された上部コンタクトプ
ラグとで構成することにより、下部コンタクトプラグの
形成に際して、ビットコンタクトを同時に形成すること
ができるので、製造プロセスが簡単になって経済的であ
る。
【００１９】第１及び第２の発明で、キャパシタは、キ
ャパシタ毎に独立して形成しても良く、また、キャパシ
タは、キャパシタ毎にキャパシタ分離絶縁膜で分離され
た独立の下部電極と、キャパシタ共通に連続して形成さ
れた容量絶縁膜及び上部電極とを有するようにしても良
い。
ャパシタ毎に独立して形成しても良く、また、キャパシ
タは、キャパシタ毎にキャパシタ分離絶縁膜で分離され
た独立の下部電極と、キャパシタ共通に連続して形成さ
れた容量絶縁膜及び上部電極とを有するようにしても良
い。
【００２０】好適には、下部電極を形成する耐酸化性導
電体が、Ｐｔ、Ｒｕ、Ｉｒ、ＲｕＯ 2 、及びＩｒＯ2 の
うちの少なくともいずれかの金属又は金属酸化物で形成
されている。また、耐シリコン拡散導電層が、Ｔｉ、Ｃ
ｏ、Ｗ、Ｎｉ等の高融点金属又はそれら金属の窒化物で
形成されている。上部電極の材料は、任意であるもの
の、好適には下部電極と同様に耐酸化性導電体で形成す
る。ポリシリコンプラグと耐シリコン拡散導電層とが直
接接触していても大きな問題は生じないが、好ましく
は、密着性の向上及び電気抵抗の低減のために、金属シ
リサイド層等からなるシリコンコンタクト層をポリシリ
コンプラグと耐シリコン拡散導電層との間に設ける。本
発明の好適な実施態様では、シリコンコンタクト層がＴ
ｉＳｉ2 で、耐シリコン拡散導電層がＴｉＮで、下部電
極がＲｕで、それぞれ、形成されている。
電体が、Ｐｔ、Ｒｕ、Ｉｒ、ＲｕＯ 2 、及びＩｒＯ2 の
うちの少なくともいずれかの金属又は金属酸化物で形成
されている。また、耐シリコン拡散導電層が、Ｔｉ、Ｃ
ｏ、Ｗ、Ｎｉ等の高融点金属又はそれら金属の窒化物で
形成されている。上部電極の材料は、任意であるもの
の、好適には下部電極と同様に耐酸化性導電体で形成す
る。ポリシリコンプラグと耐シリコン拡散導電層とが直
接接触していても大きな問題は生じないが、好ましく
は、密着性の向上及び電気抵抗の低減のために、金属シ
リサイド層等からなるシリコンコンタクト層をポリシリ
コンプラグと耐シリコン拡散導電層との間に設ける。本
発明の好適な実施態様では、シリコンコンタクト層がＴ
ｉＳｉ2 で、耐シリコン拡散導電層がＴｉＮで、下部電
極がＲｕで、それぞれ、形成されている。
【００２１】第１及び第２の発明では、容量コンタクト
と下部電極との位置合わせがずれたとしても、容量コン
タクトと下部電極とが電気的に接続している限り、機能
的に問題はなく、また、ＢＳＴ膜と容量コンタクトとの
間には、下部電極又はキャパシタ分離絶縁膜が介在又は
配置されているので、容量コンタクトの耐シリコン拡散
導電層が、直接、ＢＳＴ膜と接触するようなことは生じ
ない。従って、従来のＤＲＡＭのように耐シリコン拡散
導電層がＢＳＴ膜により酸化されて、容量コンタクトの
電気抵抗が増大するというような問題は生じない。よっ
て、位置合わせ、即ちキャパシタ形成領域を開口する際
のマスクの重ね合わせ製作マージンが大きくなるので、
製作が容易になり、従って、製品歩留り率が向上する。
また、逆に言えば、重ね合わせ設計マージンを小さくす
ることができるので、ＤＲＡＭの高集積化に寄与する。
と下部電極との位置合わせがずれたとしても、容量コン
タクトと下部電極とが電気的に接続している限り、機能
的に問題はなく、また、ＢＳＴ膜と容量コンタクトとの
間には、下部電極又はキャパシタ分離絶縁膜が介在又は
配置されているので、容量コンタクトの耐シリコン拡散
導電層が、直接、ＢＳＴ膜と接触するようなことは生じ
ない。従って、従来のＤＲＡＭのように耐シリコン拡散
導電層がＢＳＴ膜により酸化されて、容量コンタクトの
電気抵抗が増大するというような問題は生じない。よっ
て、位置合わせ、即ちキャパシタ形成領域を開口する際
のマスクの重ね合わせ製作マージンが大きくなるので、
製作が容易になり、従って、製品歩留り率が向上する。
また、逆に言えば、重ね合わせ設計マージンを小さくす
ることができるので、ＤＲＡＭの高集積化に寄与する。
【００２２】上述の第１の発明のＤＲＡＭの製造方法
は、ＭＯＳＦＥＴを形成したシリコン基板上に第１の絶
縁膜を成膜し、次いで第１の絶縁膜を貫通する容量コン
タクトを形成する工程と、基板上に第２の絶縁膜を成膜
する工程と、第２の絶縁膜をパターニングして、容量コ
ンタクトを露出させると共にキャパシタ形成領域として
開口した凹部を形成する工程と、凹部の凹部壁を含めて
基板上に、耐酸化性導電体からなる下部電極層を形成す
る工程と凹部の凹部内壁を除く第２の絶縁膜上の下部電
極層を除去して、有底筒状の下部電極を各凹部内に形成
する工程と、下部電極層上に高誘電率膜を成膜する工程
と、高誘電率膜上に上部電極層を成膜する工程とを有す
ることを特徴としている。
は、ＭＯＳＦＥＴを形成したシリコン基板上に第１の絶
縁膜を成膜し、次いで第１の絶縁膜を貫通する容量コン
タクトを形成する工程と、基板上に第２の絶縁膜を成膜
する工程と、第２の絶縁膜をパターニングして、容量コ
ンタクトを露出させると共にキャパシタ形成領域として
開口した凹部を形成する工程と、凹部の凹部壁を含めて
基板上に、耐酸化性導電体からなる下部電極層を形成す
る工程と凹部の凹部内壁を除く第２の絶縁膜上の下部電
極層を除去して、有底筒状の下部電極を各凹部内に形成
する工程と、下部電極層上に高誘電率膜を成膜する工程
と、高誘電率膜上に上部電極層を成膜する工程とを有す
ることを特徴としている。
【００２３】好適には、有底筒状の下部電極を凹部内に
形成する工程では、先ず、下部電極層を有する凹部をレ
ジスト剤で埋め込み、次いでＣＭＰ法により凹部の凹部
壁を除く第２の絶縁膜上の下部電極層を研磨、除去す
る。
形成する工程では、先ず、下部電極層を有する凹部をレ
ジスト剤で埋め込み、次いでＣＭＰ法により凹部の凹部
壁を除く第２の絶縁膜上の下部電極層を研磨、除去す
る。
【００２４】上述の第２の発明のＤＲＡＭの製造方法
は、ＭＯＳＦＥＴを形成したシリコン基板上に第１の絶
縁膜を成膜する工程と、第１の絶縁膜をパターニングし
て、容量コンタクト及びビットコンタクト用の第１の接
続孔を開口する工程と、ポリシリコン膜を基板上に成膜
して第１の接続孔を埋め込み、次いで第１の接続孔内を
除く第１の絶縁膜上のポリシリコン膜を除去して、容量
コンタクトの下部コンタクトプラグ及びビットコンタク
トを形成する工程と、基板上に第２の絶縁膜を成膜する
工程と、第２の絶縁膜をパターニングして、下部コンタ
クトプラグ上に容量コンタクト用の第２の接続孔を開口
する工程と、耐シリコン拡散導電層を基板上に成膜して
第２の接続孔を埋め込み、次いで第２の接続孔を除く第
２の絶縁膜上の耐シリコン拡散導電層を除去して、下部
コンタクトプラグ上に上部コンタクトプラグを形成する
工程とを備えることを特徴としている。
は、ＭＯＳＦＥＴを形成したシリコン基板上に第１の絶
縁膜を成膜する工程と、第１の絶縁膜をパターニングし
て、容量コンタクト及びビットコンタクト用の第１の接
続孔を開口する工程と、ポリシリコン膜を基板上に成膜
して第１の接続孔を埋め込み、次いで第１の接続孔内を
除く第１の絶縁膜上のポリシリコン膜を除去して、容量
コンタクトの下部コンタクトプラグ及びビットコンタク
トを形成する工程と、基板上に第２の絶縁膜を成膜する
工程と、第２の絶縁膜をパターニングして、下部コンタ
クトプラグ上に容量コンタクト用の第２の接続孔を開口
する工程と、耐シリコン拡散導電層を基板上に成膜して
第２の接続孔を埋め込み、次いで第２の接続孔を除く第
２の絶縁膜上の耐シリコン拡散導電層を除去して、下部
コンタクトプラグ上に上部コンタクトプラグを形成する
工程とを備えることを特徴としている。
【００２５】
【発明の実施の形態】以下に、添付図面を参照し、実施
形態例を挙げて、本発明の実施の形態を具体的かつ詳細
に説明する。尚、以下の例では、高誘電率膜としてＢＳ
Ｔ膜を例に挙げて説明しているが、他の高誘電率膜、例
えばＰｂＴｉＯ3 膜であっても同じように本発明を適用
できる。実施形態例１ 本実施形態例は、本発明に係るＤＲＡＭの実施形態の一
例であって、図１は本実施形態例のＤＲＡＭの構成要素
の平面的配置図、図２は図１の線Ａ−Ａでの縦断面構造
を示す基板断面図、図３は図１の線Ｂ−Ｂでの縦断面構
造を示す断面図である。図２及び図３中、図１３及び図
１４と同じものには同じ符号を付して、その説明を省略
する。本実施形態例のＤＲＡＭ５０は、図２及び図３に
示すように、ＭＯＳＦＥＴのゲート電極の構成及びキャ
パシタの構成を除いて、容量コンタクト１８の構成を含
めて従来のＤＲＡＭ１０と同じ構造を備えている。本実
施形態例のＤＲＡＭ５０は、図１に示すように、図１２
に示す従来のＤＲＡＭ１０と同じ平面的配置で配置され
ているものの、後述する理由から、容量コンタクトと下
部電極との重ね合わせが多少ずれていても、従来のよう
な問題が生じない。尚、図１で、単位セルの下部電極５
６は、本発明の効果を説明するために、重ね合わせが多
少ずれた状態で表示されている。本実施形態例では、ワ
ード線及びビット線の線幅は０．１８μm 、容量コンタ
クト及びビットコンタクトの径は０．１８μm 、また、
下部電極は平面的には長方形であって、その寸法は０．
２８μm ×０．６８μm である。
形態例を挙げて、本発明の実施の形態を具体的かつ詳細
に説明する。尚、以下の例では、高誘電率膜としてＢＳ
Ｔ膜を例に挙げて説明しているが、他の高誘電率膜、例
えばＰｂＴｉＯ3 膜であっても同じように本発明を適用
できる。実施形態例１ 本実施形態例は、本発明に係るＤＲＡＭの実施形態の一
例であって、図１は本実施形態例のＤＲＡＭの構成要素
の平面的配置図、図２は図１の線Ａ−Ａでの縦断面構造
を示す基板断面図、図３は図１の線Ｂ−Ｂでの縦断面構
造を示す断面図である。図２及び図３中、図１３及び図
１４と同じものには同じ符号を付して、その説明を省略
する。本実施形態例のＤＲＡＭ５０は、図２及び図３に
示すように、ＭＯＳＦＥＴのゲート電極の構成及びキャ
パシタの構成を除いて、容量コンタクト１８の構成を含
めて従来のＤＲＡＭ１０と同じ構造を備えている。本実
施形態例のＤＲＡＭ５０は、図１に示すように、図１２
に示す従来のＤＲＡＭ１０と同じ平面的配置で配置され
ているものの、後述する理由から、容量コンタクトと下
部電極との重ね合わせが多少ずれていても、従来のよう
な問題が生じない。尚、図１で、単位セルの下部電極５
６は、本発明の効果を説明するために、重ね合わせが多
少ずれた状態で表示されている。本実施形態例では、ワ
ード線及びビット線の線幅は０．１８μm 、容量コンタ
クト及びビットコンタクトの径は０．１８μm 、また、
下部電極は平面的には長方形であって、その寸法は０．
２８μm ×０．６８μm である。
【００２６】本実施形態例のＤＲＡＭ５０は、図２に示
すように、ｐ型シリコン基板１２と、素子分離絶縁膜１
３で他のＭＯＳＦＥＴから分離されたシリコン基板１２
の領域に形成されたＭＯＳＦＥＴ１４と、ＭＯＳＦＥＴ
１４上を覆う、例えばＳｉＯ 2 膜等の絶縁膜１６と、絶
縁膜１６を貫通する接続孔内に形成された容量コンタク
ト１８と、容量コンタクト１８上に設けられたキャパシ
タ５２とを備えている。容量コンタクト１８は、従来の
ＤＲＡＭ１０の容量コンタクトと同じ構成を備えてい
て、ポリシリコンプラグ２２と、膜厚３０ｎｍのＴｉＳ
ｉ2 からなるシリコンコンタクト層２４と、膜厚４０ｎ
ｍのＴｉＮ層からなる耐シリコン拡散導電層２６とから
構成されている。
すように、ｐ型シリコン基板１２と、素子分離絶縁膜１
３で他のＭＯＳＦＥＴから分離されたシリコン基板１２
の領域に形成されたＭＯＳＦＥＴ１４と、ＭＯＳＦＥＴ
１４上を覆う、例えばＳｉＯ 2 膜等の絶縁膜１６と、絶
縁膜１６を貫通する接続孔内に形成された容量コンタク
ト１８と、容量コンタクト１８上に設けられたキャパシ
タ５２とを備えている。容量コンタクト１８は、従来の
ＤＲＡＭ１０の容量コンタクトと同じ構成を備えてい
て、ポリシリコンプラグ２２と、膜厚３０ｎｍのＴｉＳ
ｉ2 からなるシリコンコンタクト層２４と、膜厚４０ｎ
ｍのＴｉＮ層からなる耐シリコン拡散導電層２６とから
構成されている。
【００２７】ＭＯＳＦＥＴ１４は、ゲート電極３３上に
膜厚５０ｎｍのシリコン窒化膜（Ｓｉ3 Ｎ4 膜）５４を
有することを除いて、従来のＤＲＡＭ１０と同じ構成を
備えている。また、ビット線３８は、ビットコンタクト
５７を介してｎ型拡散層３６に接続し、図３に示すよう
に、ビット線３８上には膜厚５０ｎｍのシリコン窒化膜
（Ｓｉ3 Ｎ4 膜）５５が形成されている。
膜厚５０ｎｍのシリコン窒化膜（Ｓｉ3 Ｎ4 膜）５４を
有することを除いて、従来のＤＲＡＭ１０と同じ構成を
備えている。また、ビット線３８は、ビットコンタクト
５７を介してｎ型拡散層３６に接続し、図３に示すよう
に、ビット線３８上には膜厚５０ｎｍのシリコン窒化膜
（Ｓｉ3 Ｎ4 膜）５５が形成されている。
【００２８】キャパシタ５２は、図２に示すように、容
量コンタクト１８上に配置されており、上部開放の長方
形箱型の下部電極５６と、下部電極５６同士を電気的に
分離する層間シリコン酸化膜５８と、下部電極５６及び
層間シリコン酸化膜５８上に形成された容量絶縁膜６０
と、容量絶縁膜６０上に形成された上部電極６２とから
構成されている。下部電極５６は、図１に示すようにワ
ード線を横断する方向、或いはビット線に平行な方向に
長くなっている。容量絶縁膜６０は、２０ｎｍのＢＳＴ
膜で形成され、下部電極５６は膜厚３０ｎｍの耐酸化性
酸化金属膜、例えばＰｔ等の貴金属及びＲｕ、Ｉｒ等か
ら形成され、及び、上部電極６２は、膜厚４００ｎｍの
下部電極５６と同じ耐酸化性酸化金属膜で形成されてい
る。
量コンタクト１８上に配置されており、上部開放の長方
形箱型の下部電極５６と、下部電極５６同士を電気的に
分離する層間シリコン酸化膜５８と、下部電極５６及び
層間シリコン酸化膜５８上に形成された容量絶縁膜６０
と、容量絶縁膜６０上に形成された上部電極６２とから
構成されている。下部電極５６は、図１に示すようにワ
ード線を横断する方向、或いはビット線に平行な方向に
長くなっている。容量絶縁膜６０は、２０ｎｍのＢＳＴ
膜で形成され、下部電極５６は膜厚３０ｎｍの耐酸化性
酸化金属膜、例えばＰｔ等の貴金属及びＲｕ、Ｉｒ等か
ら形成され、及び、上部電極６２は、膜厚４００ｎｍの
下部電極５６と同じ耐酸化性酸化金属膜で形成されてい
る。
【００２９】本実施形態例のＤＲＡＭ５０では、下部電
極５６と容量コンタクト１８とが接触している限り、仮
に、キャパシタ５２の位置が、図３に示すように、容量
コンタクト１８から多少ずれていたとしても、下部電極
５６及び層間シリコン酸化膜５８の介在により、ＢＳＴ
膜６０は、容量コンタクト１８と接触するようなことは
生じない。従って、本実施形態例のＤＲＡＭ５０は、従
来のＤＲＡＭ１０と同じ平面的配置で配置されているも
のの、図１に示すように、容量コンタクトと下部電極と
の重ね合わせが多少ずれていても、上述のように、容量
コンタクトがＢＳＴ膜の成長の際の酸化性雰囲気によっ
て酸化されて電気抵抗が上昇するようなことは生じな
い。
極５６と容量コンタクト１８とが接触している限り、仮
に、キャパシタ５２の位置が、図３に示すように、容量
コンタクト１８から多少ずれていたとしても、下部電極
５６及び層間シリコン酸化膜５８の介在により、ＢＳＴ
膜６０は、容量コンタクト１８と接触するようなことは
生じない。従って、本実施形態例のＤＲＡＭ５０は、従
来のＤＲＡＭ１０と同じ平面的配置で配置されているも
のの、図１に示すように、容量コンタクトと下部電極と
の重ね合わせが多少ずれていても、上述のように、容量
コンタクトがＢＳＴ膜の成長の際の酸化性雰囲気によっ
て酸化されて電気抵抗が上昇するようなことは生じな
い。
【００３０】換言すれば、下部電極５６が容量コンタク
ト１８上に正確に位置決めされていなくても、下部電極
５６と容量コンタクト１８が電気的に接続しておれば、
機能的には問題がないので、重ね合わせ製作マージン
は、従来に比べて、大幅に大きくなり、製造が容易にな
り、製品歩留りが向上する。また、重ね合わせ設計マー
ジンを殆ど必要としないので、単位セルの所要寸法は、
最小設計寸法Ｆ、０．１８μm の８×（Ｆ＋０．０２）
2 ＝０．３２μm 2となる。よって、ＤＲＡＭの微細化
及び高集積化を高めるために、最適な構造となってい
る。
ト１８上に正確に位置決めされていなくても、下部電極
５６と容量コンタクト１８が電気的に接続しておれば、
機能的には問題がないので、重ね合わせ製作マージン
は、従来に比べて、大幅に大きくなり、製造が容易にな
り、製品歩留りが向上する。また、重ね合わせ設計マー
ジンを殆ど必要としないので、単位セルの所要寸法は、
最小設計寸法Ｆ、０．１８μm の８×（Ｆ＋０．０２）
2 ＝０．３２μm 2となる。よって、ＤＲＡＭの微細化
及び高集積化を高めるために、最適な構造となってい
る。
【００３１】以下に、図４、図５及び図６を参照して、
本実施形態例のＤＲＡＭ５０を製作する方法を説明す
る。先ず、既知の方法に従って、シリコン基板１２上の
素子分離絶縁膜１３で分離された領域に、ゲート酸化膜
３３（図２参照）、ゲート電極３４（図２参照）、及
び、ゲート電極３４の両下脇にｎ型拡散層３６等を形成
して、ＭＯＳＦＥＴ１４を作製する。また、ＭＯＳＦＥ
Ｔ１４のゲート電極３４を形成した際、ゲート電極３４
上に５０ｎｍのＳｉ3 Ｎ4 膜５４（図２参照）を形成し
ておく。更に、既知の方法に従って、図４に示すよう
に、膜厚１００ｎｍのＳｉ3 Ｎ4膜１６Ａ及び膜厚２０
０ｎｍのＳｉＯ2 膜１６Ｂの積層構造の絶縁膜１６を成
膜する。尚、Ｓｉ3 Ｎ4 膜１６Ａを成膜した段階で、ビ
ット線３８を形成し、またビット線３８上に５０ｎｍの
Ｓｉ3 Ｎ4 膜５５を成膜する。
本実施形態例のＤＲＡＭ５０を製作する方法を説明す
る。先ず、既知の方法に従って、シリコン基板１２上の
素子分離絶縁膜１３で分離された領域に、ゲート酸化膜
３３（図２参照）、ゲート電極３４（図２参照）、及
び、ゲート電極３４の両下脇にｎ型拡散層３６等を形成
して、ＭＯＳＦＥＴ１４を作製する。また、ＭＯＳＦＥ
Ｔ１４のゲート電極３４を形成した際、ゲート電極３４
上に５０ｎｍのＳｉ3 Ｎ4 膜５４（図２参照）を形成し
ておく。更に、既知の方法に従って、図４に示すよう
に、膜厚１００ｎｍのＳｉ3 Ｎ4膜１６Ａ及び膜厚２０
０ｎｍのＳｉＯ2 膜１６Ｂの積層構造の絶縁膜１６を成
膜する。尚、Ｓｉ3 Ｎ4 膜１６Ａを成膜した段階で、ビ
ット線３８を形成し、またビット線３８上に５０ｎｍの
Ｓｉ3 Ｎ4 膜５５を成膜する。
【００３２】次いで、前述した従来のＤＲＡＭ１０の製
造方法に従って、絶縁膜１６を貫通する接続孔内にポリ
シリコンプラグ２２、ＴｉＳｉ2 層のシリコンコンタク
ト層２４、及びＴｉＮ層の耐シリコン拡散導電層２６か
らなる容量コンタクト１８を形成する。また、容量コン
タクト１８を形成する際、ゲート電極３３上にシリコン
窒化膜５４を備えているので、容量コンタクト１８は、
ワード線の横断方向では、図２に示すように、自己整合
的にｎ型拡散層３６上に位置決めされ、ビット線の横断
方向では、図３に示すように、ビット線３８上にシリコ
ン窒化膜５５を備えているので、同じく自己整合的にビ
ット線３８間を貫通する。
造方法に従って、絶縁膜１６を貫通する接続孔内にポリ
シリコンプラグ２２、ＴｉＳｉ2 層のシリコンコンタク
ト層２４、及びＴｉＮ層の耐シリコン拡散導電層２６か
らなる容量コンタクト１８を形成する。また、容量コン
タクト１８を形成する際、ゲート電極３３上にシリコン
窒化膜５４を備えているので、容量コンタクト１８は、
ワード線の横断方向では、図２に示すように、自己整合
的にｎ型拡散層３６上に位置決めされ、ビット線の横断
方向では、図３に示すように、ビット線３８上にシリコ
ン窒化膜５５を備えているので、同じく自己整合的にビ
ット線３８間を貫通する。
【００３３】次いで、膜厚３００ｎｍのＢＰＳＧ膜をＣ
ＶＤ法により成膜して層間シリコン酸化膜５８する。続
いて、容量コンタクト１８上面を露出するように、層間
シリコン酸化膜５８をパターニングして、図４に示すよ
うに、０．２８μm ×０．６８μm のキャパシタ形成領
域を構成する開口部６４を開口する。尚、図４に示す開
口の幅Ｗは、下部電極５６の膜厚と容量絶縁膜６０の膜
厚の和より大きな値である。また、パターニングの際の
マスクの開口は、下部電極５６の寸法より小さい０．２
２μm×０．６２μm で良い。尚、図４では、キャパシ
タ形成領域が、容量コンタクト１８の中心より多少ずれ
た位置に開口されている。
ＶＤ法により成膜して層間シリコン酸化膜５８する。続
いて、容量コンタクト１８上面を露出するように、層間
シリコン酸化膜５８をパターニングして、図４に示すよ
うに、０．２８μm ×０．６８μm のキャパシタ形成領
域を構成する開口部６４を開口する。尚、図４に示す開
口の幅Ｗは、下部電極５６の膜厚と容量絶縁膜６０の膜
厚の和より大きな値である。また、パターニングの際の
マスクの開口は、下部電極５６の寸法より小さい０．２
２μm×０．６２μm で良い。尚、図４では、キャパシ
タ形成領域が、容量コンタクト１８の中心より多少ずれ
た位置に開口されている。
【００３４】次に、ＣＶＤ法又はスパッタ法により、図
５に示すように、耐酸化性金属膜、例えば膜厚３０ｎｍ
のＲｕ膜を層間シリコン酸化膜５８上に成膜する。続い
て、図６に示すように、層間シリコン酸化膜５８上の耐
酸化性金属膜をＣＰＭ法により研磨、除去して、下部電
極５６とする。尚、ＣＭＰ加工を施す際には、ＣＭＰ加
工の前に、開口したキャパシタ形成領域をレジスト膜６
６で埋め込んでおく。次いで、レジスト膜６６を除去
し、図７に示すように、容量絶縁膜６０としてＣＶＤ法
により膜厚２０ｎｍのＢＳＴ膜を成膜し、更にＢＳＴ膜
上に１００ｎｍのＲｕ層を成膜して上部電極６２とす
る。これにより、図１〜図３に示したＤＲＡＭ５０を製
作することができる。
５に示すように、耐酸化性金属膜、例えば膜厚３０ｎｍ
のＲｕ膜を層間シリコン酸化膜５８上に成膜する。続い
て、図６に示すように、層間シリコン酸化膜５８上の耐
酸化性金属膜をＣＰＭ法により研磨、除去して、下部電
極５６とする。尚、ＣＭＰ加工を施す際には、ＣＭＰ加
工の前に、開口したキャパシタ形成領域をレジスト膜６
６で埋め込んでおく。次いで、レジスト膜６６を除去
し、図７に示すように、容量絶縁膜６０としてＣＶＤ法
により膜厚２０ｎｍのＢＳＴ膜を成膜し、更にＢＳＴ膜
上に１００ｎｍのＲｕ層を成膜して上部電極６２とす
る。これにより、図１〜図３に示したＤＲＡＭ５０を製
作することができる。
【００３５】実施形態例２ 本実施形態例は、本発明に係るＤＲＡＭの実施形態の一
例であって、図１は実施形態例１と同様、本実施形態例
のＤＲＡＭの平面的配置図であり、図８は図１の線Ａ−
Ａでの縦断面構造を示す基板断面図、図９は図１の線Ｂ
−Ｂでの縦断面構造を示す断面図である。図８及び図９
中、図２及び図３と同じものには同じ符号を付して、そ
の説明を省略する。本実施形態例のＤＲＡＭ７０は、図
８及び図９に示すように、容量コンタクトの構成を除い
て、実施形態例１のＤＲＡＭ５０と同じ構成を備えてい
る。
例であって、図１は実施形態例１と同様、本実施形態例
のＤＲＡＭの平面的配置図であり、図８は図１の線Ａ−
Ａでの縦断面構造を示す基板断面図、図９は図１の線Ｂ
−Ｂでの縦断面構造を示す断面図である。図８及び図９
中、図２及び図３と同じものには同じ符号を付して、そ
の説明を省略する。本実施形態例のＤＲＡＭ７０は、図
８及び図９に示すように、容量コンタクトの構成を除い
て、実施形態例１のＤＲＡＭ５０と同じ構成を備えてい
る。
【００３６】本実施形態例のＤＲＡＭ７０に設けられた
容量コンタクト７２は、２本の容量コンタクトプラグ７
２Ａと７２Ｂとを縦方向に接続した形で形成されてい
る。下部容量コンタクトプラグ７２Ａは、ポリシリコン
で形成され、下端でＭＯＳＦＥＴのｎ型拡散層３６に電
気的に接続するコンタクトパッド７４を構成するコンタ
クト本体と、コンタクト本体の上部にＴｉＳｉ2 からな
るシリコンコンタクト層７６とを備えている。上部容量
コンタクトプラグ７２Ｂは、下部容量コンタクト７２Ａ
より僅かに小径であって、耐シリコン拡散導電層として
形成されたＴｉＮ層で構成され、下端で下部容量コンタ
クトプラグ７２Ａのシリコンコンタクト層７４に接続
し、上端でキャパシタ５２の下部電極５６に接続してい
る。
容量コンタクト７２は、２本の容量コンタクトプラグ７
２Ａと７２Ｂとを縦方向に接続した形で形成されてい
る。下部容量コンタクトプラグ７２Ａは、ポリシリコン
で形成され、下端でＭＯＳＦＥＴのｎ型拡散層３６に電
気的に接続するコンタクトパッド７４を構成するコンタ
クト本体と、コンタクト本体の上部にＴｉＳｉ2 からな
るシリコンコンタクト層７６とを備えている。上部容量
コンタクトプラグ７２Ｂは、下部容量コンタクト７２Ａ
より僅かに小径であって、耐シリコン拡散導電層として
形成されたＴｉＮ層で構成され、下端で下部容量コンタ
クトプラグ７２Ａのシリコンコンタクト層７４に接続
し、上端でキャパシタ５２の下部電極５６に接続してい
る。
【００３７】実施形態例２のＤＲＡＭ７０は、実施形態
例１の効果に加えて、容量コンタクト７２が、下部容量
コンタクトプラグ７２Ａとそれに接続された上部容量コ
ンタクトプラグ７２Ｂとで構成することにより、後述す
るように、下部容量コンタクトプラグ７２Ｂの形成に際
して、ビットコンタクト５７を同時に形成することがで
きるので、製造プロセスが簡単になって経済的である。
例１の効果に加えて、容量コンタクト７２が、下部容量
コンタクトプラグ７２Ａとそれに接続された上部容量コ
ンタクトプラグ７２Ｂとで構成することにより、後述す
るように、下部容量コンタクトプラグ７２Ｂの形成に際
して、ビットコンタクト５７を同時に形成することがで
きるので、製造プロセスが簡単になって経済的である。
【００３８】以下に、図１０及び図１１を参照して、本
実施形態例のＤＲＡＭ７０の製造方法を説明する。図１
０（ａ）〜（ｃ）及び図１１（ｄ）〜（ｆ）は、それぞ
れ、本実施形態例のＤＲＡＭ７０を製作する際の工程毎
の層構造を示す基板断面図である。先ず、既知の方法に
従って、シリコン基板１２上の素子分離絶縁膜１３で分
離された領域に、ゲート酸化膜３３、ゲート電極３４、
及び、ゲート電極３４の両下脇にｎ型拡散層３６等を形
成して、ＭＯＳＦＥＴ１４を作製する。また、ＭＯＳＦ
ＥＴ１４のゲート電極３４を形成した際、ゲート電極３
４上及び側面に５０ｎｍのＳｉ3 Ｎ4 膜５４を形成して
おく。
実施形態例のＤＲＡＭ７０の製造方法を説明する。図１
０（ａ）〜（ｃ）及び図１１（ｄ）〜（ｆ）は、それぞ
れ、本実施形態例のＤＲＡＭ７０を製作する際の工程毎
の層構造を示す基板断面図である。先ず、既知の方法に
従って、シリコン基板１２上の素子分離絶縁膜１３で分
離された領域に、ゲート酸化膜３３、ゲート電極３４、
及び、ゲート電極３４の両下脇にｎ型拡散層３６等を形
成して、ＭＯＳＦＥＴ１４を作製する。また、ＭＯＳＦ
ＥＴ１４のゲート電極３４を形成した際、ゲート電極３
４上及び側面に５０ｎｍのＳｉ3 Ｎ4 膜５４を形成して
おく。
【００３９】次いで、図１０（ａ）に示すように、層間
絶縁膜７１の下層部分として、第１層間シリコン酸化膜
７１Ａを成膜する。続いて、容量コンタクト及びビット
コンタクトを埋め込む接続孔を開口するために、接続孔
パターンを有するエッチングマスク７８を形成する。次
に、図１０（ｂ）に示すように、マスク７８を使って、
第１層間シリコン酸化膜７１Ａをエッチングし、接続孔
７８を開口する。開口する際、ゲート電極３３上にシリ
コン窒化膜５４を形成しているので、ｎ型拡散層３６を
露出させるように、ワード線を横断する方向では、自己
整合的に接続孔７８を開口することができる。次に、基
板上に２００〜４００ｎｍのポリシリコン膜を成膜し、
接続孔７８を埋め込む。その後、エッチバック又はＣＭ
Ｐ法により、図１０（ｃ）に示すように、ポリシリコン
膜を除去して、第１層間シリコン酸化膜７１Ａを露出さ
せると共に、ポリシリコンからなるコンタクトパッド７
４を接続孔７８内に形成する。これにより、容量コンタ
クト及びビットコンタクト用のコンタクトパッドを同時
に形成することができる。
絶縁膜７１の下層部分として、第１層間シリコン酸化膜
７１Ａを成膜する。続いて、容量コンタクト及びビット
コンタクトを埋め込む接続孔を開口するために、接続孔
パターンを有するエッチングマスク７８を形成する。次
に、図１０（ｂ）に示すように、マスク７８を使って、
第１層間シリコン酸化膜７１Ａをエッチングし、接続孔
７８を開口する。開口する際、ゲート電極３３上にシリ
コン窒化膜５４を形成しているので、ｎ型拡散層３６を
露出させるように、ワード線を横断する方向では、自己
整合的に接続孔７８を開口することができる。次に、基
板上に２００〜４００ｎｍのポリシリコン膜を成膜し、
接続孔７８を埋め込む。その後、エッチバック又はＣＭ
Ｐ法により、図１０（ｃ）に示すように、ポリシリコン
膜を除去して、第１層間シリコン酸化膜７１Ａを露出さ
せると共に、ポリシリコンからなるコンタクトパッド７
４を接続孔７８内に形成する。これにより、容量コンタ
クト及びビットコンタクト用のコンタクトパッドを同時
に形成することができる。
【００４０】続いて、基板上にＴｉをスパッタして堆積
し、窒素雰囲気中でＲＴＡ処理してコンタクトパッド７
４の上部ポリシリコン層をＴｉシリサイド化する。次い
で、第１層間シリコン酸化膜７１Ａ上のＴｉ膜を除去し
て、図１１（ｄ）に示すように、ＴｉＳｉ2 層からなる
シリコンコンタクト層７６を接続孔７８内に形成する。
これにより、下部容量コンタクトプラグ７２Ａ及びビッ
トコンタクト５７が形成される。続いて、図１１（ｅ）
に示すように、第２層間シリコン酸化膜７１Ｂを基板上
に成膜する。次に、図１１（ｆ）に示すように、フォト
リソグラフィ技術及びエッチングにより、下部容量コン
タクトプラグ７２Ａ上の第２層間シリコン酸化膜７１Ｂ
に第２接続孔８０をに開口する。続いて、ＴｉＮ層を基
板上にスパッタ法又はＣＶＤ法により成膜する。次い
で、エッチバック又はＣＭＰ法により第２層間シリコン
酸化膜７１Ｂ上のＴｉＮ層を除去して第２層間シリコン
酸化膜７１Ｂを露出させると共に、第２接続孔８０内に
ＴｉＮ層からなる耐シリコン拡散導電層７２Ｂを形成
し、上部容量コンタクト７２Ｂとする。
し、窒素雰囲気中でＲＴＡ処理してコンタクトパッド７
４の上部ポリシリコン層をＴｉシリサイド化する。次い
で、第１層間シリコン酸化膜７１Ａ上のＴｉ膜を除去し
て、図１１（ｄ）に示すように、ＴｉＳｉ2 層からなる
シリコンコンタクト層７６を接続孔７８内に形成する。
これにより、下部容量コンタクトプラグ７２Ａ及びビッ
トコンタクト５７が形成される。続いて、図１１（ｅ）
に示すように、第２層間シリコン酸化膜７１Ｂを基板上
に成膜する。次に、図１１（ｆ）に示すように、フォト
リソグラフィ技術及びエッチングにより、下部容量コン
タクトプラグ７２Ａ上の第２層間シリコン酸化膜７１Ｂ
に第２接続孔８０をに開口する。続いて、ＴｉＮ層を基
板上にスパッタ法又はＣＶＤ法により成膜する。次い
で、エッチバック又はＣＭＰ法により第２層間シリコン
酸化膜７１Ｂ上のＴｉＮ層を除去して第２層間シリコン
酸化膜７１Ｂを露出させると共に、第２接続孔８０内に
ＴｉＮ層からなる耐シリコン拡散導電層７２Ｂを形成
し、上部容量コンタクト７２Ｂとする。
【００４１】以下、実施形態例１と同様にして、キャパ
シタ５２を上部容量コンタクト７２Ｂ上に形成すること
により、図８及び図９に示した本実施形態例のＤＲＡＭ
７０を形成することができる。
シタ５２を上部容量コンタクト７２Ｂ上に形成すること
により、図８及び図９に示した本実施形態例のＤＲＡＭ
７０を形成することができる。
【００４２】
【発明の効果】第１の発明によれば、耐酸化性導電体で
形成され、ＭＯＳＦＥＴと反対方向に開口する有底筒状
の下部電極と、下部電極上に容量絶縁膜として形成され
たＢＳＴ膜と、ＢＳＴ膜上に形成された上部電極とでキ
ャパシタを構成することにより、容量コンタクトと下部
電極とが電気的に接続している限り、容量コンタクトと
下部電極との位置合わせがずれたとしても、容量コンタ
クトの耐シリコン拡散導電層は、直接、ＢＳＴ膜と接触
することがないので、従来のＤＲＡＭのように耐シリコ
ン拡散導電層がＢＳＴ膜の成長の際の酸化性雰囲気によ
って酸化され、容量コンタクトの電気抵抗が増大すると
いうような問題が生じない。よって、位置合わせ、即ち
キャパシタ形成領域を開口する際のマスクの重ね合わせ
製作マージンが大きくなるので、製作が容易になり、従
って、製品歩留り率が向上する。また、重ね合わせ設計
マージンを小さくすることができるので、ＤＲＡＭの微
細化及び高集積化に寄与する。
形成され、ＭＯＳＦＥＴと反対方向に開口する有底筒状
の下部電極と、下部電極上に容量絶縁膜として形成され
たＢＳＴ膜と、ＢＳＴ膜上に形成された上部電極とでキ
ャパシタを構成することにより、容量コンタクトと下部
電極とが電気的に接続している限り、容量コンタクトと
下部電極との位置合わせがずれたとしても、容量コンタ
クトの耐シリコン拡散導電層は、直接、ＢＳＴ膜と接触
することがないので、従来のＤＲＡＭのように耐シリコ
ン拡散導電層がＢＳＴ膜の成長の際の酸化性雰囲気によ
って酸化され、容量コンタクトの電気抵抗が増大すると
いうような問題が生じない。よって、位置合わせ、即ち
キャパシタ形成領域を開口する際のマスクの重ね合わせ
製作マージンが大きくなるので、製作が容易になり、従
って、製品歩留り率が向上する。また、重ね合わせ設計
マージンを小さくすることができるので、ＤＲＡＭの微
細化及び高集積化に寄与する。
【００４３】第２の発明によれば、ポリシリコンから形
成され、拡散領域と接続する下部コンタクトプラグと、
下部コンタクトプラグと接続し、耐シリコン拡散導電層
からなる上部コンタクトプラグとで容量コンタクトを形
成することにより、下部コンタクトプラグの形成に際し
て、ビットコンタクトを同時に形成することができるの
で、製造プロセスが簡単になって経済的である。
成され、拡散領域と接続する下部コンタクトプラグと、
下部コンタクトプラグと接続し、耐シリコン拡散導電層
からなる上部コンタクトプラグとで容量コンタクトを形
成することにより、下部コンタクトプラグの形成に際し
て、ビットコンタクトを同時に形成することができるの
で、製造プロセスが簡単になって経済的である。
【図１】実施形態例１のＤＲＡＭの構成要素の平面的配
置図である。
置図である。
【図２】図１の線Ａ−Ａでの断面構造を示す基板断面図
である。
である。
【図３】図１の線Ｂ−Ｂでの断面構造を示す断面図であ
る。
る。
【図４】実施形態例１のＤＲＡＭを製造する際の一工程
での基板縦断面を示す断面図である。
での基板縦断面を示す断面図である。
【図５】図４に続く工程での基板縦断面を示す断面図で
ある。
ある。
【図６】図５に続く工程での基板縦断面を示す断面図で
ある。
ある。
【図７】図６に続く工程での基板縦断面を示す断面図で
ある。
ある。
【図８】図１の線Ａ−Ａでの実施形態例２のＤＲＡＭの
縦断面構造を示す基板断面図である。
縦断面構造を示す基板断面図である。
【図９】図１の線Ｂ−Ｂでの実施形態例２のＤＲＡＭの
縦断面構造を示す断面図である。
縦断面構造を示す断面図である。
【図１０】図１０（ａ）〜（ｃ）は、それぞれ、実施形
態例２のＤＲＡＭを製作する際の工程毎の層構造を示す
基板断面図である。
態例２のＤＲＡＭを製作する際の工程毎の層構造を示す
基板断面図である。
【図１１】図１１（ｄ）〜（ｆ）は、それぞれ、図１０
（ｃ）に続く、実施形態例２のＤＲＡＭを製作する際の
工程毎の層構造を示す基板断面図である。
（ｃ）に続く、実施形態例２のＤＲＡＭを製作する際の
工程毎の層構造を示す基板断面図である。
【図１２】従来のＤＲＡＭの構成要素の平面的配置図で
ある。
ある。
【図１３】図１２の線Ａ−Ａでの断面構造を示す基板断
面図である。
面図である。
【図１４】図１２の線Ｂ−Ｂでの断面構造を示す断面図
である。
である。
【図１５】図１５（ａ）〜（ｄ）は、それぞれ、従来の
ＤＲＡＭを製作する際の工程毎の層構造を示す基板断面
図である。
ＤＲＡＭを製作する際の工程毎の層構造を示す基板断面
図である。
【図１６】図１６（ｅ）〜（ｈ）は、それぞれ、図１５
（ｄ）に続く、従来のＤＲＡＭを製作する際の工程毎の
層構造を示す基板断面図である。
（ｄ）に続く、従来のＤＲＡＭを製作する際の工程毎の
層構造を示す基板断面図である。
【図１７】従来のＤＲＡＭで容量下部電極の位置ずれが
生じた場合の状態を示す平面図である。
生じた場合の状態を示す平面図である。
【図１８】従来のＤＲＡＭで容量下部電極の位置ずれが
生じた場合の状態を示す縦断面図である。
生じた場合の状態を示す縦断面図である。
【図１９】重ね合わせ製作マージンとＤＲＡＭ世代との
関係を説明するグラフである。
関係を説明するグラフである。
１０ 従来のＤＲＡＭ １２ ｐ型シリコン基板 １３ 素子分離絶縁膜 １４ ＭＯＳＦＥＴ １６ 絶縁膜 １８ 容量コンタクト ２０ キャパシタ ２２ ポリシリコンプラグ ２４ シリコンコンタクト層 ２６ 耐シリコン拡散導電層 ２８ 下部電極 ３０ 容量絶縁膜 ３２ 上部電極層 ３３ ゲート酸化膜 ３４ ゲート電極 ３６ ｎ型拡散層 ３８ ビット線 ３９ ポリシリコン層 ４０ 接続孔 ４２ Ｔｉ層 ４４ ＴｉＮ層 ５０ 実施形態例１のＤＲＡＭ ５２ キャパシタ ５４、５５ シリコン窒化膜（Ｓｉ3 Ｎ4 膜） ５６ 下部電極 ５７ ビットコンタクト ５８ 層間シリコン酸化膜 ６０ 容量絶縁膜 ６２ 上部電極 ６４ 開口部 ７０ 実施形態例２のＤＲＡＭ ７１ シリコン酸化膜 ７１Ａ 第１層間シリコン酸化膜 ７１Ｂ 第２層間シリコン酸化膜 ７２ 容量コンタクト ７２Ａ 下部容量コンタクトプラグ ７２Ｂ 上部容量コンタクトプラグ ７４ コンタクト本体 ７６ シリコンコンタクト層 ７８ 第１接続孔 ８０ 第２接続孔
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD24 AD48 AD49 GA28 JA13 JA14 JA15 JA35 JA38 JA40 JA43 JA56 MA01 MA03 MA05 MA06 MA17 MA20 PR29 PR39 PR40
Claims (13)
- 【請求項１】 ＭＯＳＦＥＴと、ＭＯＳＦＥＴ上に絶縁
膜を介して形成され、絶縁膜を貫通する容量コンタクト
によってＭＯＳＦＥＴの拡散領域と電気的に接続された
キャパシタとを有するメモリセルを備えるＤＲＡＭにお
いて、 容量コンタクトが、ＭＯＳＦＥＴの拡散領域と接続する
ポリシリコンプラグと、ポリシリコンプラグ上に形成さ
れた耐シリコン拡散導電層とを有し、 キャパシタが、耐酸化性導電体で形成され、ＭＯＳＦＥ
Ｔと反対方向に開口する有底筒状の下部電極と、下部電
極上に容量絶縁膜として形成された高誘電率膜と、高誘
電率膜上に形成された上部電極とを備えていることを特
徴とするＤＲＡＭ。 - 【請求項２】 シリコンコンタクト層が、容量コンタク
トのポリシリコンプラグと耐シリコン拡散導電層との間
に介在していることを特徴とする請求項１に記載のＤＲ
ＡＭ。 - 【請求項３】 ＭＯＳＦＥＴと、ＭＯＳＦＥＴ上に絶縁
膜を介して形成され、絶縁膜を貫通する容量コンタクト
によってＭＯＳＦＥＴの拡散領域と電気的に接続された
キャパシタとを有するメモリセルを備えるＤＲＡＭにお
いて、 容量コンタクトが、ポリシリコンから形成され、拡散領
域と接続する下部コンタクトプラグと、下部コンタクト
プラグと接続し、耐シリコン拡散導電体からなる上部コ
ンタクトプラグとで形成され、 キャパシタが、耐酸化性導電体で形成され、ＭＯＳＦＥ
Ｔと反対方向に開口する有底筒状の下部電極と、下部電
極上に容量絶縁膜として形成された高誘電率膜と、高誘
電率膜上に形成された上部電極とを備えていることを特
徴とするＤＲＡＭ。 - 【請求項４】 シリコンコンタクト層が、容量コンタク
トの下部コンタクトプラグと上部コンタクトプラグとの
間に介在していることを特徴とする請求項３に記載のＤ
ＲＡＭ。 - 【請求項５】 高誘電率膜は、一部層又は全層が、化学
式ＡＢＯ3 として表される化合物〔ここで、ＡはＢａ、
Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌｉ、Ｋのうちの少なくとも
一種以上であり、ＢはＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、
Ｍｎ、Ｆｅ、Ｚｎ、Ｗのうちの少なくとも一種以上であ
り〕、化学式が（Ｂｉ2 Ｏ2 ）（Ａm- 1 Ｂm Ｏ3m+1、ｍ
＝１、２、３、４、５）として表される化合物〔ここ
で、ＡはＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｋ、Ｂｉのうちの少
なくとも一種以上であり、ＢはＮｂ、Ｔａ、Ｔｉ、Ｗの
うちの少なくとも一種以上であり〕、及びＴａ2 Ｏ5 の
いずれかで形成されていることを特徴とする請求項１か
ら４のうちのいずれか１項に記載のＤＲＡＭ。 - 【請求項６】 キャパシタは、キャパシタ毎にキャパシ
タ分離絶縁膜で分離された独立の下部電極と、キャパシ
タ共通に連続して形成された容量絶縁膜及び上部電極と
を有することを特徴とする請求項１から５のうちのいず
れか１項に記載のＤＲＡＭ。 - 【請求項７】 下部電極を形成する耐酸化性導電体が、
Ｐｔ、Ｒｕ、Ｉｒ、ＲｕＯ2 、及びＩｒＯ2 のうちの少
なくともいずれかの金属又は金属酸化物で形成されてい
ることを特徴とする請求項１から６のうちのいずれか１
項に記載のＤＲＡＭ。 - 【請求項８】 耐シリコン拡散導電層又は耐シリコン拡
散導電体が、高融点金属又は高融点金属窒化物で形成さ
れていることを特徴とする請求項１から７のうちのいず
れか１項に記載のＤＲＡＭ。 - 【請求項９】 シリコンコンタクト層がＴｉＳｉ2 で、
耐シリコン拡散導電層がＴｉＮで、及び下部電極がＲｕ
で、それぞれ、形成されていることを特徴とする請求項
１から８のうちのいずれか１項に記載のＤＲＡＭ。 - 【請求項１０】 ＭＯＳＦＥＴと、ＭＯＳＦＥＴ上に絶
縁膜を介して形成され、絶縁膜を貫通する容量コンタク
トによってＭＯＳＦＥＴの拡散領域と電気的に接続され
たキャパシタとを備えるＤＲＡＭの製造方法であって、 ＭＯＳＦＥＴを形成したシリコン基板上に第１の絶縁膜
を成膜し、次いで第１の絶縁膜を貫通する容量コンタク
トを形成する工程と、 基板上に第２の絶縁膜を成膜する工程と、 第２の絶縁膜をパターニングして、容量コンタクトを露
出させると共にキャパシタ形成領域として開口した凹部
を形成する工程と、 凹部の凹部内壁を含めて基板上に、耐酸化性導電体から
なる下部電極層を形成する工程と凹部の凹部壁を除く第
２の絶縁膜上の下部電極層を除去して、有底筒状の下部
電極を各凹部内に形成する工程と、 下部電極層上に高誘電率膜を成膜する工程と、 高誘電率膜上に上部電極層を成膜する工程とを有するこ
とを特徴とするＤＲＡＭの製造方法。 - 【請求項１１】 高誘電率膜は、一部層又は全層が、化
学式ＡＢＯ3 として表される化合物〔ここで、ＡはＢ
ａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌｉ、Ｋのうちの少なく
とも一種以上であり、ＢはＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍ
ｇ、Ｍｎ、Ｆｅ、Ｚｎ、Ｗのうちの少なくとも一種以上
であり〕、化学式が（Ｂｉ2 Ｏ2 ）（Ａ m-1 Ｂ
m Ｏ3m+1、ｍ＝１、２、３、４、５）として表される化
合物〔ここで、ＡはＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｋ、Ｂｉ
のうちの少なくとも一種以上であり、ＢはＮｂ、Ｔａ、
Ｔｉ、Ｗのうちの少なくとも一種以上であり〕、及びＴ
ａ2 Ｏ5 のいずれかで形成されていることを特徴とする
請求項１０に記載のＤＲＡＭの製造方法。 - 【請求項１２】 有底筒状の下部電極を各凹部内に形成
する工程では、先ず、下部電極層を有する凹部をレジス
ト剤で埋め込み、次いでＣＭＰ法により凹部の凹部壁を
除く第２の絶縁膜上の下部電極層を研磨、除去すること
を特徴とする請求項１０又は１１に記載のＤＲＡＭの製
造方法。 - 【請求項１３】 ＭＯＳＦＥＴと、ＭＯＳＦＥＴ上に絶
縁膜を介して形成され、絶縁膜を貫通する容量コンタク
トによってＭＯＳＦＥＴの拡散領域と電気的に接続され
たキャパシタとを備えるＤＲＡＭの製造方法であって、 ＭＯＳＦＥＴを形成したシリコン基板上に第１の絶縁膜
を成膜する工程と、 第１の絶縁膜をパターニングして、容量コンタクト及び
ビットコンタクト用の第１の接続孔を開口する工程と、 ポリシリコン膜を基板上に成膜して第１の接続孔を埋め
込み、次いで第１の接続孔内を除く第１の絶縁膜上のポ
リシリコン膜を除去して、容量コンタクトの下部コンタ
クトプラグ及びビットコンタクトを形成する工程と、 基板上に第２の絶縁膜を成膜する工程と、 第２の絶縁膜をパターニングして、下部コンタクトプラ
グ上に容量コンタクト用の第２の接続孔を開口する工程
と、 耐シリコン拡散導電層を基板上に成膜して第２の接続孔
を埋め込み、次いで第２の接続孔を除く第２の絶縁膜上
の耐シリコン拡散導電層を除去して、下部コンタクトプ
ラグ上に上部コンタクトプラグを形成する工程とを備え
ることを特徴とするＤＲＡＭの作製方法。
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