KR100335778B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 새로운 구조의 캐패시터를 갖는 반도체 소자 및 그 제조 방법에 관한 것으로, 워드 라인을 중심으로 이웃하여 형성되는 캐패시터들중 어느 하나는 박막화된 반도체 기판의 전면부에 형성하고, 다른 하나는 박막화된 반도체 기판의 후면부에 형성하여, 이웃하는 캐패시터를 교호적으로 배치시키므로써, 콘택 공정의 마진 확보는 물론 제한된 면적에서 캐패시터의 정전 용량을 극대화 시킬 수 있는 반도체 소자 및 그 제조 방법에 관하여 기술된다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 워드 라인(word line)을 중심으로 이웃하여 형성되는 캐패시터들을 반도체 기판의 전면부 및 후면부에 교호적으로 배치시키므로써, 콘택 공정의 마진 확보는 물론 제한된 면적에서 캐패시터의 정전 용량(capacitance)을 극대화 시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 및 소형화되어 감에 따라 반도체 소자의 구성 요소 각각이 차지하는 면적은 줄어들고 있다. 반도체 소자의 크기가 줄어들더라도 반도체 소자의 구동에 필요한 최소한의 캐패시터의 정전 용량은 확보되어야 한다. 정전 용량을 확보하기 위한 하나의 방안으로 캐패시터의 전하저장전극을 스택(stack) 구조, 핀(pin) 구조, 실린더(cylinder) 구조 등 3차원 구조로 만들고 있다.
도 1a 내지 도 1c는 종래 반도체 소자 및 그 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(1)에 소자 격리막(2)을 형성하여 액티브 영역(active region)이 정의(define)된다. 소자 격리막(2)은 반도체 기판(1)을 일정 깊이 식각하여 트렌치(trench)를 형성한 후, 이 트렌치에 산화물(oxide)과 같은 절연물질을 매립하여 형성된다. 액티브 영역의 반도체 기판(1) 상에 제 1 워드 라인(4A) 및 제 2 워드 라인(4B)이 형성된다. 제 1 및 제 2 워드 라인(4A 및 4B) 각각은 게이트 절연막(3)에 의해 반도체 기판(1)과 전기적으로 절연되며, 상부의 제 1 캡 절연막(5)과 측부의 제 1 스페이서 절연막(6)에 의해 외부와 절연된다. 소오스/드레인 이온 주입 공정을 통해 제 1 소오스(7A), 제 2 소오스(7B) 및 공통 드레인(7C) 각각이 반도체 기판(1)에 형성된다. 제 1 소오스(7A)는 제 1 워드 라인(4A)의 외측에 위치되며, 제 2 소오스(7B)는 제 2 워드 라인(4B)의 외측에 위치되고, 공통 드레인(7C)은 제 1 및 제 2 워드 라인(4A 및 4B)의 사이에 위치된다. 전체 구조상에 제 1 층간 절연막(8)을 형성한 후, 자기 정렬 콘택(self aligncontact; SAC) 공정으로 제 1 층간 절연막(8)의 일부분들을 식각하여 제 1 소오스(7A), 제 2 소오스(7B) 및 공통 드레인(7C) 각각의 일부가 노출되는 콘택홀들이 형성된다. 폴리실리콘 증착 및 화학적 기계적 연마(CMP) 공정을 통해 콘택홀들 내부에만 폴리실리콘을 채워, 제 1 소오스(7A)와 연결되는 제 1 콘택 플러그(9A), 제 2 소오스(7B)와 연결되는 제 2 콘택 플러그(9B) 및 공통 드레인(7C)과 연결되는 비트 라인 콘택 플러그(9C)가 각각 형성된다.
도 1b를 참조하면, 비트 라인 콘택 플러그(9C)에 의해 공통 드레인(7C)과 전기적으로 연결되는 비트 라인(10)이 제 1 층간 절연막(8) 상에 형성된다. 비트 라인(10)은 상부의 제 2 캡 절연막(11)과 측부의 제 2 스페이서 절연막(12)에 의해 외부와 절연된다. 전체 구조상에 제 2 층간 절연막(13)을 형성한 후, 전하저장전극 콘택 공정으로 제 2 층간 절연막(13)의 일부분들을 식각하여 제 1 콘택 플러그(9A) 및 제 2 콘택 플러그(9B) 각각이 노출되는 콘택홀들이 형성된다. 폴리실리콘 증착 및 화학적 기계적 연마(CMP) 공정을 통해 콘택홀들 내부에만 폴리실리콘을 채워, 제 1 콘택 플러그(9A)와 연결되는 제 1 전하저장전극 콘택 플러그(14A) 및 제 2 콘택 플러그(9B)와 연결되는 제 2 전하저장전극 콘택 플러그(14B)가 각각 형성된다.
도 1c를 참조하면, 폴리실리콘 증착 및 패터닝 공정을 통해 제 1 전하저장전극 콘택 플러그(14A)에 연결되는 제 1 전하저장전극(15A) 및 제 2 전하저장전극 콘택 플러그(14B)에 연결되는 제 2 전하저장전극(15B)이 각각 형성된다. 제 1 및 제 2 전하저장전극(15A 및 15B) 각각의 표면에 유전체막(16)을 형성하고, 유전체막(16) 상에 플레이트 전극(17)을 형성하여 캐패시터가 완성된다. 이후, 캐패시터를 덮는 제 3 층간 절연막(18)이 형성된다.
상기한 종래의 방법으로 반도체 소자를 제조할 경우, 반도체 소자가 고집적화 및 소형화되어 감에 따라 이웃하는 제 1 전하저장전극 콘택 플러그(14A)와 제 2 전하저장전극 콘택 플러그(14B) 사이의 거리는 좁아지게 되고, 제 1 및 제 2 전하저장전극(15A 및 15B)이 차지하는 면적 또한 작아지게 된다. 제 1 및 제 2 전하저장전극(15A 및 15B)이 서로 이웃하여 배치되기 때문에 각각이 차지하는 면적을 줄이는데 한계가 있을 뿐만 아니라, 반도체 소자의 크기가 줄어들더라도 반도체 소자의 구동에 필요한 최소한의 캐패시터의 정전 용량은 확보되어야 한다. 정전 용량을 확보하기 위한 하나의 방안으로 캐패시터의 전하저장전극을 3차원 구조로 형성하고 있으나, 제조 공정상 많은 어려움이 따른다. 즉, 전하저장전극 콘택 플러그와 전하저장전극 간의 공정 마진이 부족할 경우, 전하저장전극 형성을 위한 식각 공정시 오정렬(misalign)이 발생하면 전하저장전극 콘택 플러그가 손상(attack)을 받아서 소자가 오동작 되는 문제가 발생된다. 또한, 0.13 ㎛의 디자인 룰(design rule) 소자에서는 단순 스택(simple stack) 구조의 전하저장전극을 만들기 위해 식각 타겟(etch target)을 10,000 Å 이상으로 해야하기 때문에 식각 공정에 큰 버든(burden)이 되며, 이웃하는 전하저장전극의 간격이 가까워서 쇼트가 되는 문제가 발생된다.
따라서, 본 발명은 워드 라인(word line)을 중심으로 이웃하여 형성되는 캐패시터들을 반도체 기판의 전면부 및 후면부에 교호적으로 배치시키므로써, 콘택 공정의 마진 확보는 물론 제한된 면적에서 캐패시터의 정전 용량을 극대화 시킬 수 있고, 소자의 신뢰성 및 수율을 향상시킬 수 있으며, 소자의 고집적화 및 소형화를 실현시킬 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자는 박막화된 반도체 기판; 상기 박막화된 반도체 기판 상에 형성된 제 1 및 제 2 워드 라인; 공통 드레인에 연결되는 비트 라인; 제 1 소오스에 연결되는 제 1 전하저장전극, 제 1 유전체막 및 제 1 플레이트 전극으로 구성되며, 상기 박막화된 반도체 기판의 전면부에 형성된 제 1 캐패시터; 및 제 2 소오스에 연결되는 제 2 전하저장전극, 제 2 유전체막 및 제 2 플레이트 전극으로 구성되며, 상기 박막화된 반도체 기판의 후면부에 형성된 제 2 캐패시터를 포함하여 이루어지는 것을 특징으로 한다.
또한, 본 발명의 반도체 소자의 제조 방법은 반도체 기판 상에 게이트 절연막, 제 1 워드 라인, 제 2 워드 라인, 제 1 소오스, 공통 드레인 및 제 2 소오스를 형성하는 단계; 제 1 층간 절연막을 형성한 후, 상기 공통 드레인과 전기적으로 연결되는 비트 라인을 상기 제 1 층간 절연막 상에 형성하는 단계; 제 2 층간 절연막을 형성한 후, 상기 제 1 소오스와 전기적으로 연결되는 제 1 전하저장전극을 상기 제 2 층간 절연막 상에 형성하는 단계; 상기 제 1 전하저장전극 상에 제 1 유전체막 및 제 1 플레이트 전극을 순차적으로 형성한 후, 제 3 층간 절연막 및 기판 지지층을 순차적으로 형성하는 단계; 상기 반도체 기판의 후면을 연마하여 박막화시키는 단계; 상기 박막화된 반도체 기판의 후면에 제 4 층간 절연막을 형성한 후,상기 제 2 소오스와 전기적으로 연결되는 제 2 전하저장전극을 상기 제 4 층간 절연막 상에 형성하는 단계; 및 상기 제 2 전하저장전극 상에 제 2 유전체막 및 제 2 플레이트 전극을 순차적으로 형성한 후, 제 5 층간 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 반도체 소자 및 그 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21: 반도체 기판 2, 22: 소자 격리막
3, 23: 게이트 절연막 4A, 24A: 제 1 워드 라인
4B, 24B: 제 2 워드 라인 5, 25: 제 1 캡 절연막
6, 26: 제 1 스페이서 절연막 7A, 27A: 제 1 소오스
7B, 27B: 제 2 소오스 7C, 27C: 공통 드레인
8, 28: 제 1 층간 절연막 9A: 제 1 콘택 플러그
9B: 제 2 콘택 플러그 29A: 콘택 플러그
9C, 29C: 비트 라인 콘택 플러그 10, 30: 비트 라인
11, 31: 제 2 캡 절연막 12, 32: 제 2 스페이서 절연막
13, 33: 제 2 층간 절연막 14A, 34A: 제 1 전하저장전극 콘택 플러그
14B, 34B: 제 2 전하저장전극 콘택 플러그 15A, 35A: 제 1 전하저장전극
15B, 35B: 제 2 전하저장전극 16: 유전체막
36A: 제 1 유전체막 36B: 제 2 유전체막
17: 플레이트 전극 37A: 제 1 플레이트 전극
37B: 제 2 플레이트 전극 18, 38: 제 3 층간 절연막
39: 기판 지지층 40: 제 4 층간 절연막
41: 전하저장전극 콘택홀 42: 제 3 스페이서 절연막
43: 제 5 층간 절연막
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(21)에 소자 격리막(22)을 형성하여 액티브 영역(active region)이 정의(define)된다. 소자 격리막(22)은 반도체 기판(21)을 일정 깊이 식각하여 트렌치(trench)를 형성한 후, 이 트렌치에 산화물(oxide)과 같은 절연물질을 매립하여 형성된다. 액티브 영역의 반도체 기판(21) 상에 제 1 워드 라인(24A) 및 제 2 워드 라인(24B)이 형성된다. 제 1 및 제 2 워드 라인(24A 및 24B) 각각은 게이트 절연막(23)에 의해 반도체 기판(21)과 전기적으로 절연되며, 상부의 제 1 캡 절연막(25)과 측부의 제 1 스페이서 절연막(26)에 의해 외부와 절연된다. 소오스/드레인 이온 주입 공정을 통해 제 1 소오스(27A), 제 2 소오스(27B) 및 공통 드레인(27C) 각각이 반도체 기판(21)에 형성된다. 제 1 소오스(27A)는 제 1 워드 라인(24A)의 외측에 위치되며, 제 2 소오스(27B)는 제 2 워드 라인(24B)의 외측에 위치되고, 공통 드레인(27C)은 제 1 및 2 워드 라인(24A 및24B)의 사이에 위치된다. 전체 구조상에 제 1 층간 절연막(28)을 형성한 후, 자기 정렬 콘택(self align contact; SAC) 공정으로 제 1 층간 절연막(28)의 일부분들을 식각하여 제 1 소오스(27A) 및 공통 드레인(27C) 각각의 일부가 노출되는 콘택홀들이 형성된다. 폴리실리콘 증착 및 화학적 기계적 연마(CMP) 공정을 통해 콘택홀들 내부에만 폴리실리콘을 채워, 제 1 소오스(27A)와 연결되는 콘택 플러그(29A) 및 공통 드레인(27C)과 연결되는 비트 라인 콘택 플러그(29C)가 각각 형성된다.
도 2b를 참조하면, 비트 라인 콘택 플러그(29C)를 통해 공통 드레인(27C)과 전기적으로 연결되는 비트 라인(30)이 제 1 층간 절연막(28) 상에 형성된다. 비트 라인(30)은 상부의 제 2 캡 절연막(31)과 측부의 제 2 스페이서 절연막(32)에 의해 외부와 절연된다. 전체 구조상에 제 2 층간 절연막(33)을 형성한 후, 전하저장전극 콘택 공정으로 제 2 층간 절연막(33)의 일부분을 식각하여 콘택 플러그(29A)가 노출되는 콘택홀이 형성된다. 폴리실리콘 증착 및 화학적 기계적 연마(CMP) 공정을 통해 콘택홀 내부에만 폴리실리콘을 채워 콘택 플러그(29A)와 연결되는 제 1 전하저장전극 콘택 플러그(34A)가 형성된다.
도 2c를 참조하면, 폴리실리콘(poly-Si), 타이타늄(Ti), 플라티늄(Pt) 등과 같은 물질중 적어도 어느 하나를 제 2 층간 절연막(33) 상에 증착한 후에 패터닝하여, 제 1 전하저장전극 콘택 플러그(34A)에 연결되는 제 1 전하저장전극(35A)이 형성된다. 제 1 전하저장전극(35A) 상에 제 1 유전체막(36A) 및 제 1 플레이트 전극(37A)을 순차적으로 형성하여 제 1 소오스(27A)와 연결된 제 1 캐패시터가 반도체 기판(21)의 전면부에 완성된다. 제 1 캐패시터를 덮는 제 3 층간 절연막(38)을 전체구조상에 형성한 후, 제 3 층간 절연막(38) 상에 기판 지지층(39)을 형성한다.
상기에서, 제 1 전하저장전극(35A)은 필요에 따라 스택(stack) 구조, 핀(pin) 구조, 실린더(cylinder) 구조 등 여러가지 구조를 적용할 수 있다. 제 1 플레이트 전극(37A)은 제 1 전하저장전극(35A)과 마찬가지로 폴리실리콘(poly-Si), 타이타늄(Ti), 플라티늄(Pt) 등을 사용하여 형성된다. 제 1 유전체막(36A)은 ONO(Oxide-Nitride-Oxide), Ta2O5, BST 등을 사용하여 형성된다. 기판 지지층(39)은 후에 실시될 반도체 기판(21)의 박막화를 위한 연마 공정시 반도체 기판(21)이 부러지는 것을 방지하는 역할을 하며, 폴리실리콘을 두껍게 증착하여 형성된다.
도 2d를 참조하면, 반도체 기판(21)을 뒤집은 다음, 반도체 기판(21)의 후면을 화학적 기계적 연마 공정으로 연마하여 박막화시킨다. 박막화된 반도체 기판(21)의 후면에 제 4 층간 절연막(40)을 형성한다. 전하저장전극 콘택 공정으로 제 4 층간 절연막(40)의 일부분을 식각하여 반도체 기판(21)의 일부를 노출시키고, 계속해서 노출된 반도체 기판(21)을 제 2 소오스(27B)가 노출되도록 식각하여 전하저장전극 콘택홀(41)이 형성된다. 전하저장전극 콘택홀(41)의 내측벽에 제 3 스페이서 절연막(42)을 형성한 후, 폴리실리콘 증착 및 화학적 기계적 연마 공정을 통해 전하저장전극 콘택홀(41) 내에만 폴리실리콘을 채워, 제 2 소오스(27B)와 연결되는 제 2 전하저장전극 콘택 플러그(34B)가 형성된다.
상기에서, 반도체 기판(21)의 후면을 연마하여 박막화시키는 것은 제 2 소오스(27B) 부분에 전하저장전극 콘택홀(41)을 용이하게 형성하기 위해서이다. 제 3스페이서 절연막(42)은 전하저장전극 콘택홀(41)의 내측벽에서 노출되는 반도체 기판(21)과 제 2 전하저장전극 콘택 플러그(34B) 사이를 전기적으로 절연시키는 역할을 하며, 산화물(oxide), 질화물(nitride) 또는 산화물/질화물을 증착한 후에 에치 백(etch back)하여 형성된다.
도 2e를 참조하면, 폴리실리콘(poly-Si), 타이타늄(Ti), 플라티늄(Pt) 등과 같은 물질중 적어도 어느 하나를 제 4 층간 절연막(40) 상에 증착한 후에 패터닝하여, 제 2 전하저장전극 콘택 플러그(34B)에 연결되는 제 2 전하저장전극(35B)이 형성된다. 제 2 전하저장전극(35B) 상에 제 2 유전체막(36B) 및 제 2 플레이트 전극(37B)을 순차적으로 형성하여 제 2 소오스(27B)와 연결된 제 2 캐패시터가 박막화된 반도체 기판(21)의 후면부에 완성된다. 제 2 캐패시터를 덮는 제 5 층간 절연막(43)을 전체구조상에 형성한 후, 기판 지지층(39)을 제거한다.
상기에서, 제 2 전하저장전극(35B)은 필요에 따라 스택(stack) 구조, 핀(pin) 구조, 실린더(cylinder) 구조 등 여러가지 구조를 적용할 수 있다. 제 2 플레이트 전극(37B)은 제 2 전하저장전극(35B)과 마찬가지로 폴리실리콘(poly-Si), 타이타늄(Ti), 플라티늄(Pt) 등을 사용하여 형성된다. 제 2 유전체막(36B)은 ONO(Oxide-Nitride-Oxide), Ta2O5, BST 등을 사용하여 형성된다.
상기한 본 발명의 실시예에 따른 반도체 소자는 제 1 및 제 2 워드 라인(24A 및 24B), 공통 드레인(27C)에 연결되는 비트 라인(30) 및 제 1 소오스(27A)에 연결되는 제 1 전하저장전극(35A)을 포함하는 제 1 캐패시터가 박막화된 반도체기판(21)의 전면부에 형성되고, 제 2 소오스(27B)에 연결되는 제 2 전하저장전극(35B)을 포함하는 제 2 캐패시터가 박막화된 반도체 기판(21)의 후면부에 형성되어 구성된다.
한편, 본 발명의 실시예에서는 설명의 편의를 위해 2개의 워드 라인(24A 및 24B), 2개의 소오스(27A 및 27B), 1개의 공통 드레인(27C), 1개의 비트 라인(29C) 및 2개의 전하저장전극(35A 및 35B)을 반도체 소자의 기본 구성 요소로 하여 설명하였지만, 실제 제조되는 반도체 소자는 이러한 기본 구성 요소들이 다수 배열되어 있으며, 모든 기본 구성 요소는 전술한 본 발명의 실시예에 의해 형성된 반도체 소자의 구조와 동일하다.
상술한 바와 같이, 워드 라인을 중심으로 이웃하여 형성되는 캐패시터들을 박막화된 반도체 기판의 전면부 및 후면부에 교호적으로 배치시키므로써, 캐패시터의 전하저장전극이 차지하는 면적의 증가로 캐패시터의 정정 용량을 극대화 시킬 수 있을 뿐만 아니라, 콘택 공정의 마진을 충분히 확보할 수 있어, 소자의 고집적화 및 소형화를 실현시킬 수 있고, 소자의 신뢰성 및 수율을 향상시킬 수 있다.
Claims (10)
- 박막화된 반도체 기판;상기 박막화된 반도체 기판을 경계로 상기 반도체 기판의 전면에 형성된 제 1 워드라인, 제 2 워드라인, 제 1 소오스, 제 2 소오스 및 공통 드레인;상기 공통 드레인과 제 1 층간 절연막을 통해 접속된 비트라인;상기 제 1 소오스와 접속되고, 제 2 층간 절연막에 의해 상기 비트라인과 절연되며, 제 1 전하저장전극, 제 1 유전체막 및 제 1 플레이트 전극으로 구성된 제 1 캐패시터;상기 반도체 기판의 배면에 형성되며, 제 3 층간 절연막에 형성된 콘택홀을 통해 상기 제 2 소오스와 접속되며, 상기 층간 절연막 상부에 제 2 전하저장전극, 제 2 유전체막 및 제 2 플레이트 전극으로 구성된 제 2 캐패시터로 이루어지는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 게이트 절연막, 제 1 워드 라인, 제 2 워드 라인, 제 1 소오스, 공통 드레인 및 제 2 소오스를 형성하는 단계;제 1 층간 절연막을 형성한 후, 상기 공통 드레인과 전기적으로 연결되는 비트 라인을 상기 제 1 층간 절연막 상에 형성하는 단계;제 2 층간 절연막을 형성한 후, 상기 제 1 소오스와 전기적으로 연결되는 제 1 전하저장전극을 상기 제 2 층간 절연막 상에 형성하는 단계;상기 제 1 전하저장전극 상에 제 1 유전체막 및 제 1 플레이트 전극을 순차적으로 형성한 후, 제 3 층간 절연막 및 기판 지지층을 순차적으로 형성하는 단계;상기 반도체 기판의 배면을 연마하여 박막화시키는 단계;상기 박막화된 반도체 기판의 배면에 제 4 층간 절연막을 형성한 후, 상기 제 2 소오스와 전기적으로 연결되는 제 2 전하저장전극을 상기 제 4 층간 절연막 상에 형성하는 단계; 및상기 제 2 전하저장전극 상에 제 2 유전체막 및 제 2 플레이트 전극을 순차적으로 형성한 후, 제 5 층간 절연막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 비트 라인은 상기 제 1 층간 절연막의 일부분을 식각하여 상기 공통 드레인이 노출되는 콘택홀을 형성한 후, 콘택홀 내에만 폴리실리콘을 매립하여 형성되는 비트 라인 콘택 플러그를 통해 상기 공통 드레인과 전기적으로 연결되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 제 1 전하저장전극은 상기 제 1 층간 절연막의 일부분을 식각하여 상기 제 1 소오스가 노출되는 제 1 콘택홀을 형성한 후, 제 1 콘택홀 내에만 폴리실리콘을 매립하여 형성되는 콘택 플러그와, 상기 제 2 층간 절연막의 일부분을 식각하여 상기 콘택 플러그가 노출되는 제 2 콘택홀을 형성한 후, 제 2 콘택홀 내에만 폴리실리콘을 매립하여 형성되는 제 1 전하저장전극 콘택 플러그를 통해 상기 제 1 소오스와 전기적으로 연결되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 제 1 및 제 2 전하저장전극과 상기 제 1 및 제 2 플레이트 전극은 폴리실리콘, 타이타늄, 플라티늄과 같은 물질중 적어도 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 제 1 및 제 2 유전체막은 ONO, Ta2O5, BST 중 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 기판 지지층은 상기 반도체 기판의 박막화를 위한 연마 공정시 반도체 기판이 부러지는 것을 방지하기 위하여, 폴리실리콘을 두껍게 증착하여 형성하는것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 제 2 전하저장전극은 상기 제 4 층간 절연막 및 상기 박막화된 반도체 기판의 일부분을 식각하여 상기 제 2 소오스가 노출되는 콘택홀을 형성한 후, 콘택홀 내에만 폴리실리콘을 매립하여 형성되는 제 2 전하저장전극 콘택 플러그를 통해 상기 제 2 소오스와 전기적으로 연결되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서,상기 박막화된 반도체 기판과 상기 제 2 전하저장전극 콘택 플러그 사이를 전기적으로 절연시키기 위하여, 상기 콘택홀 내측벽에 스페이서 절연막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 스페이서 절연막은 산화물, 질화물 또는 산화물/질화물을 증착한 후에 에치 백하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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