JPS5927102B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5927102B2 JPS5927102B2 JP54167828A JP16782879A JPS5927102B2 JP S5927102 B2 JPS5927102 B2 JP S5927102B2 JP 54167828 A JP54167828 A JP 54167828A JP 16782879 A JP16782879 A JP 16782879A JP S5927102 B2 JPS5927102 B2 JP S5927102B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- layer
- type
- electrode
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000003860 storage Methods 0.000 title description 32
- 239000000758 substrate Substances 0.000 claims description 23
- 230000015654 memory Effects 0.000 claims description 21
- 238000009792 diffusion process Methods 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 9
- 230000006870 function Effects 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 48
- 239000012535 impurity Substances 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0883—Combination of depletion and enhancement field effect transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、高集積化が可能な1トランジスタ型ダイナミ
ック半導体記憶素子に関する。
ック半導体記憶素子に関する。
1トランジスタ型メモリセルの初期の構造は第1図に代
表されるように、MOS(広義にはMIS)トランジス
タQ1によつてビット線(nナ型領域)2と電荷蓄積部
Q2を結合して電荷の蓄積、放出を制御し、電荷蓄積部
Q2の電荷の有無を情報の゛1’’゛0’’に対応させ
るものであつた。
表されるように、MOS(広義にはMIS)トランジス
タQ1によつてビット線(nナ型領域)2と電荷蓄積部
Q2を結合して電荷の蓄積、放出を制御し、電荷蓄積部
Q2の電荷の有無を情報の゛1’’゛0’’に対応させ
るものであつた。
同図において、4はp型シリコン半導体基板、6はQ1
、Q2に共通するゲート誘電体膜(SiO2)、8はフ
ィールド酸化膜、10a、10bは多結晶シリコンのゲ
ート電極およびコンデンサ電極、2、12はソースドレ
インの一方および他方である。このメモリセルの等価回
路は第2図に示す通りで、トランジスタQ1のゲート電
極10aはワード線WLに接続され、また電荷蓄積部Q
2の電極10bは電源線PLに接続されソースドレイン
領域または拡散層2はビット線BLに接続される。なお
拡散層2はビット線BLそれ自体でもある。以後メモリ
セルに対する改良が種々なされて来たが等価回路的には
すべて第2図に示すものと同一である。
、Q2に共通するゲート誘電体膜(SiO2)、8はフ
ィールド酸化膜、10a、10bは多結晶シリコンのゲ
ート電極およびコンデンサ電極、2、12はソースドレ
インの一方および他方である。このメモリセルの等価回
路は第2図に示す通りで、トランジスタQ1のゲート電
極10aはワード線WLに接続され、また電荷蓄積部Q
2の電極10bは電源線PLに接続されソースドレイン
領域または拡散層2はビット線BLに接続される。なお
拡散層2はビット線BLそれ自体でもある。以後メモリ
セルに対する改良が種々なされて来たが等価回路的には
すべて第2図に示すものと同一である。
第1図のメモリモルは電荷蓄積部Q2の電極10bとス
イッチングトランジスタQ1のゲート 10aを同時に
形成するため、両者の間を結ぶ半導体基板中への不純物
拡散領域12が必要であり、領域12がないと電極10
a、10b(これらは電位が異なるから連結させること
はできない)間でチャネルが途切れ、電荷充放電従つて
記憶動作ができなくなる。
イッチングトランジスタQ1のゲート 10aを同時に
形成するため、両者の間を結ぶ半導体基板中への不純物
拡散領域12が必要であり、領域12がないと電極10
a、10b(これらは電位が異なるから連結させること
はできない)間でチャネルが途切れ、電荷充放電従つて
記憶動作ができなくなる。
領域12は、これがなくてもトランジスタ動作は可能で
ありかつ電荷蓄積効果は小さい(Q2部のMo熔量より
1桁小さい)ので、上記の問題がなければ除去してしま
つて差支えない。第3図はこの点を考慮したもので、2
層の電極構造を用い、CCD(電荷結合素子)と同様な
構成で2つの電極10a、10bを重ねると、前記拡散
領域12は除去可能となつてその面積分だけメモリセル
を小型化し、高集積密度化に適した構造となる。尚、同
図で14は第2層のゲート電極10aを第1層のコンデ
ンサ電極10b上に−部重合させるために両者の間に介
在する第2の誘電体膜であり、一部は第1層の誘電体膜
6と同様に基板4上に形成されてトランジスタQ,のゲ
ート絶縁膜となる。メモリセルは一般的に占有面積が小
さく、かつ大きな蓄積電荷が得られることが好ましい。
ありかつ電荷蓄積効果は小さい(Q2部のMo熔量より
1桁小さい)ので、上記の問題がなければ除去してしま
つて差支えない。第3図はこの点を考慮したもので、2
層の電極構造を用い、CCD(電荷結合素子)と同様な
構成で2つの電極10a、10bを重ねると、前記拡散
領域12は除去可能となつてその面積分だけメモリセル
を小型化し、高集積密度化に適した構造となる。尚、同
図で14は第2層のゲート電極10aを第1層のコンデ
ンサ電極10b上に−部重合させるために両者の間に介
在する第2の誘電体膜であり、一部は第1層の誘電体膜
6と同様に基板4上に形成されてトランジスタQ,のゲ
ート絶縁膜となる。メモリセルは一般的に占有面積が小
さく、かつ大きな蓄積電荷が得られることが好ましい。
この点に関すれば第3図の構造は占有面積を小さくする
ので相対的に蓄積電荷の面積比率を向上させ得る。しか
しこのような構造のメモリセルにおいては、蓄積部Q2
MIS構造の電極間に蓄積される電荷は高々Cs(VO
O−Vth)である。ここでC8は蓄積部Q2の静電容
量、VDDは電荷蓄積部Q2の電極プレートの電圧、V
thはMIS構造の蓄積部Q2で表面に反転層が形成さ
れるしきい値電圧である。集積度を上げるとつまり素子
を小型化するとチヤネルは短くなり、パンチスルーを生
じ易くなるので基板不純物濃度は高くなる傾向にある。
このためVthは例えば1〔V〕はあり、VDDを5〔
V〕とすると、VDD−Vthは4〔V〕になつてしま
い、電荷蓄積能力は20%減になつてしまう。このため
、蓄積部Q2の表面近傍に基板4と逆導電型不純物をイ
オン注入する等の方法でそのしきい値を下げ、P型半導
体基板4に対しては負のしきい値をもつようにすれば、
蓄積電荷はCsVOOまで増加し、しきい値電圧分の損
失がなくなる。このような技術はいわゆるE/D形、即
ちエンハンスメント特性を有するトランジスタとデイプ
レツシヨン型特性を有するトランジスタを形成するMO
SICと同一であるから容易に導入でき、それによりメ
モリの蓄積電荷を増すことができる。しかし第3図に示
す2層ゲート構造では、レイアウトの面積効率は良いも
のの、蓄積部Q2選択的的にデイプレツシヨン特性とす
ることは容易ではない。この理由は第1層目のゲート電
極10b直下にのみしきい値を低下させる不純物を導入
する容易な方法がないためである。第1図に示した構造
においてはマスクを使用して蓄積部Q2にのみ不純物導
入が可能であるのに対し、第3図の構造においては同様
にマスクを使用して電極10bの下部基板に不純物を導
入すると、マスク使用の場合は必らず位置ずれが生じる
からその余裕をとつておく必要があり、第1図ではその
ずれの余裕をとる部分となる拡散領域12があるが、第
3図の構造ではこれが存在しないためである。あえて第
3図の構造で蓄積部Q2をデイプレツシン特性とするた
めには、たとえばスイツチングトランジスタQ1部分を
含めてすべてを一度デイプレツシヨン特性となるように
、イオン注入法等によつて基板と逆の導電型の不純物を
半導体基板4の表面近傍に導入し、その後第1層目の電
極パターン10bを形成したのち、再びメンハンスメン
ト特性を示すように該電極パターン10bをマスクにし
て自動位置決めで全面に基板4と同一導電型の不純物を
導入することが考えられるが、この場合にはエンハンス
メント型トランジスタQ,部分は一度デイブレツシヨン
型としたのち再びこの不純物を打消すように逆型不純物
を導入しているため、キヤリアの不純物散乱効果を生じ
てトランジスタQ1のチヤネルのキヤリア移動度を下げ
、トランジスタ性能を悪化させる。これを避けるために
はメモリセルの構造を変え、第4図に示すように第1層
目の導電膜10aでスイツチングトランジスタQ1のゲ
ート部分を作り、次に該ゲート10aでマスクされるチ
ヤネルを除いて全面のしきい値を下げるようにイオン注
入等の方法によつて基板4と逆導電型不純物を導入し、
しかるのち第2層目の導電膜10bによつて蓄積部Q2
の電極を形成すれば良い。
ので相対的に蓄積電荷の面積比率を向上させ得る。しか
しこのような構造のメモリセルにおいては、蓄積部Q2
MIS構造の電極間に蓄積される電荷は高々Cs(VO
O−Vth)である。ここでC8は蓄積部Q2の静電容
量、VDDは電荷蓄積部Q2の電極プレートの電圧、V
thはMIS構造の蓄積部Q2で表面に反転層が形成さ
れるしきい値電圧である。集積度を上げるとつまり素子
を小型化するとチヤネルは短くなり、パンチスルーを生
じ易くなるので基板不純物濃度は高くなる傾向にある。
このためVthは例えば1〔V〕はあり、VDDを5〔
V〕とすると、VDD−Vthは4〔V〕になつてしま
い、電荷蓄積能力は20%減になつてしまう。このため
、蓄積部Q2の表面近傍に基板4と逆導電型不純物をイ
オン注入する等の方法でそのしきい値を下げ、P型半導
体基板4に対しては負のしきい値をもつようにすれば、
蓄積電荷はCsVOOまで増加し、しきい値電圧分の損
失がなくなる。このような技術はいわゆるE/D形、即
ちエンハンスメント特性を有するトランジスタとデイプ
レツシヨン型特性を有するトランジスタを形成するMO
SICと同一であるから容易に導入でき、それによりメ
モリの蓄積電荷を増すことができる。しかし第3図に示
す2層ゲート構造では、レイアウトの面積効率は良いも
のの、蓄積部Q2選択的的にデイプレツシヨン特性とす
ることは容易ではない。この理由は第1層目のゲート電
極10b直下にのみしきい値を低下させる不純物を導入
する容易な方法がないためである。第1図に示した構造
においてはマスクを使用して蓄積部Q2にのみ不純物導
入が可能であるのに対し、第3図の構造においては同様
にマスクを使用して電極10bの下部基板に不純物を導
入すると、マスク使用の場合は必らず位置ずれが生じる
からその余裕をとつておく必要があり、第1図ではその
ずれの余裕をとる部分となる拡散領域12があるが、第
3図の構造ではこれが存在しないためである。あえて第
3図の構造で蓄積部Q2をデイプレツシン特性とするた
めには、たとえばスイツチングトランジスタQ1部分を
含めてすべてを一度デイプレツシヨン特性となるように
、イオン注入法等によつて基板と逆の導電型の不純物を
半導体基板4の表面近傍に導入し、その後第1層目の電
極パターン10bを形成したのち、再びメンハンスメン
ト特性を示すように該電極パターン10bをマスクにし
て自動位置決めで全面に基板4と同一導電型の不純物を
導入することが考えられるが、この場合にはエンハンス
メント型トランジスタQ,部分は一度デイブレツシヨン
型としたのち再びこの不純物を打消すように逆型不純物
を導入しているため、キヤリアの不純物散乱効果を生じ
てトランジスタQ1のチヤネルのキヤリア移動度を下げ
、トランジスタ性能を悪化させる。これを避けるために
はメモリセルの構造を変え、第4図に示すように第1層
目の導電膜10aでスイツチングトランジスタQ1のゲ
ート部分を作り、次に該ゲート10aでマスクされるチ
ヤネルを除いて全面のしきい値を下げるようにイオン注
入等の方法によつて基板4と逆導電型不純物を導入し、
しかるのち第2層目の導電膜10bによつて蓄積部Q2
の電極を形成すれば良い。
この図で誘電体膜6,14の関係は第3図と逆であり、
また16はしきい値低下のために導入されたn型不純物
領域である。しかしこの構成は、メモリセルの面積に対
する蓄積部Qの割合を大きくすると隣接ビツト線間の間
隔が狭くなる傾向があり、センスアンプのレイアウトに
相当の工夫をしない限り有効に利用できない。つまり、
蓄積電荷を増大するために平面パターンで見ると蓄積部
電極10b′は第5図のようにゲート電極10aより広
く設定されるので、面積の有効利用という点からは隣接
するセルの電極10a,10bを図示の如く交互に逆向
きに配設することが好ましい。しかし、第4図の構造で
はスイツチングトランジスタQ1のゲート10aが第1
層目の導電膜であるため、隣接セルを、第2層目導電膜
10b上を誘電体膜を介して越えることができないため
にこのように配設することができず、全てのセルのトラ
ンジスタQ1、蓄積部Q2を同一側に揃えて配列するこ
とを余儀なくされる。このため面積の使用効率が低下す
るが、第3図の構造であればトランジスタQ1のゲート
電極10aが第2層であるため第5図のパターンで占積
率良好にメモリを製造できる。なお第5図で点線10b
がコンデンサ電極であり、図示の如く全セルに共通にな
つている。実線10cはフイールド酸化膜の端縁であり
、この内部10dが活性領域となる。従つて電極10b
の有効部分はこの内部10dのみであり、そして鎖線で
示す2セル共用ゲート電極の有効部分も斜線で示す部分
のみである。本発明は、パターンのレイアウト上の効率
は優れているものの構造上蓄積部をデイプレツシヨン型
にしにくい第3図の2層ゲートメモリセルにおいて、ス
イツチングトランジスタをエンハンスメント型にしかつ
蓄積部をデイブレツシヨン型にする方法を提供するもの
であり、これにより集積度を低下することなく蓄積電荷
を増大させ得る半導体装置を提供できる。
また16はしきい値低下のために導入されたn型不純物
領域である。しかしこの構成は、メモリセルの面積に対
する蓄積部Qの割合を大きくすると隣接ビツト線間の間
隔が狭くなる傾向があり、センスアンプのレイアウトに
相当の工夫をしない限り有効に利用できない。つまり、
蓄積電荷を増大するために平面パターンで見ると蓄積部
電極10b′は第5図のようにゲート電極10aより広
く設定されるので、面積の有効利用という点からは隣接
するセルの電極10a,10bを図示の如く交互に逆向
きに配設することが好ましい。しかし、第4図の構造で
はスイツチングトランジスタQ1のゲート10aが第1
層目の導電膜であるため、隣接セルを、第2層目導電膜
10b上を誘電体膜を介して越えることができないため
にこのように配設することができず、全てのセルのトラ
ンジスタQ1、蓄積部Q2を同一側に揃えて配列するこ
とを余儀なくされる。このため面積の使用効率が低下す
るが、第3図の構造であればトランジスタQ1のゲート
電極10aが第2層であるため第5図のパターンで占積
率良好にメモリを製造できる。なお第5図で点線10b
がコンデンサ電極であり、図示の如く全セルに共通にな
つている。実線10cはフイールド酸化膜の端縁であり
、この内部10dが活性領域となる。従つて電極10b
の有効部分はこの内部10dのみであり、そして鎖線で
示す2セル共用ゲート電極の有効部分も斜線で示す部分
のみである。本発明は、パターンのレイアウト上の効率
は優れているものの構造上蓄積部をデイプレツシヨン型
にしにくい第3図の2層ゲートメモリセルにおいて、ス
イツチングトランジスタをエンハンスメント型にしかつ
蓄積部をデイブレツシヨン型にする方法を提供するもの
であり、これにより集積度を低下することなく蓄積電荷
を増大させ得る半導体装置を提供できる。
即ち本発明は、トランジスタとキヤパシタを備えた1ト
ランジスタ型メモリセルを有する半導体記憶装置におい
て、一導電型の半導体基板表面に形成された反対導電型
の拡散領域と、該拡散領域上に誘電体膜を介して設けら
れた該キヤパシタの一電極と、誘電体膜を介し該拡散領
域上および該キヤパシタの一電極上にまたがつて設けら
れ、かつ該拡散領域の材料よりも仕事関数の大きな材料
から成る、埋込みチヤネル型の前記トランジスタのゲー
ト電極を有し、該トランジスタをノーマリオフ、該キヤ
パシタをノーマリオンとしたことを特徴とするものであ
るが、以下図示の実施例を参照しながらこれを詳細に説
明する。第6図は本発明の一実施例を示す断面図で、第
3図と向一部分には同一符号が付してある。
ランジスタ型メモリセルを有する半導体記憶装置におい
て、一導電型の半導体基板表面に形成された反対導電型
の拡散領域と、該拡散領域上に誘電体膜を介して設けら
れた該キヤパシタの一電極と、誘電体膜を介し該拡散領
域上および該キヤパシタの一電極上にまたがつて設けら
れ、かつ該拡散領域の材料よりも仕事関数の大きな材料
から成る、埋込みチヤネル型の前記トランジスタのゲー
ト電極を有し、該トランジスタをノーマリオフ、該キヤ
パシタをノーマリオンとしたことを特徴とするものであ
るが、以下図示の実施例を参照しながらこれを詳細に説
明する。第6図は本発明の一実施例を示す断面図で、第
3図と向一部分には同一符号が付してある。
本発明のメモリセルは、埋込みチヤネル18を形成した
点が第3図のメモリセルと大きく異なる。本発明ではト
ランジスタQ1および電荷蓄積部Q2に跨る埋込チヤネ
ル18を用い、しかもスイツチングトランジスタQ1に
エンハンスメント特性をまた電荷蓄積部Q2にデプレツ
シヨン特性を持たせる。前者は具体的には第2層のゲー
ト電極10aをp型多結晶シリコンとし、n型埋込チヤ
ネル18とは仕事関数を異ならせ、この仕事関数差によ
りゲート空乏層がゲート直下の埋込チヤネル18の全体
を覆うようにする。第6図のメモリセルを製造するには
まず素子形成領域と分離帯領域(フイールド絶縁層)8
を形成し、素子形成領域の表面部に電界効果トランジス
タのチヤネルおよび電荷蓄積部となる基板とは逆の導電
型領域18を、更にその上に誘電体膜6を形成する。
点が第3図のメモリセルと大きく異なる。本発明ではト
ランジスタQ1および電荷蓄積部Q2に跨る埋込チヤネ
ル18を用い、しかもスイツチングトランジスタQ1に
エンハンスメント特性をまた電荷蓄積部Q2にデプレツ
シヨン特性を持たせる。前者は具体的には第2層のゲー
ト電極10aをp型多結晶シリコンとし、n型埋込チヤ
ネル18とは仕事関数を異ならせ、この仕事関数差によ
りゲート空乏層がゲート直下の埋込チヤネル18の全体
を覆うようにする。第6図のメモリセルを製造するには
まず素子形成領域と分離帯領域(フイールド絶縁層)8
を形成し、素子形成領域の表面部に電界効果トランジス
タのチヤネルおよび電荷蓄積部となる基板とは逆の導電
型領域18を、更にその上に誘電体膜6を形成する。
例えば(101面P型5Ω1シリコン基板4に対し加速
エネルギー50KeVでヒ素を7×1011i2イオン
注入してn型領域18を形成する。領域18の表面に熱
酸化などにより誘電体膜6を形成し、次に強くn型にド
ーブした多結晶シリコン層によつて誘電体膜6上に蓄積
部電極パターン10bを形成する。この結果電荷蓄積部
Q2はしきい値約−0.4Vのデイプレツシヨン型とな
る。次に第1層の多結晶シリコン層10b及び半導体基
板4表面を酸化してスイツチングトランジスタQ1のゲ
ート誘電体膜14を作る。このとき高不純物濃度である
多結晶シリコン層10bは基板4よりも速く酸化され、
第1層目と第2層目の電極10a,10b間にゲート部
分より厚い第2層の誘電体膜14が形成される。必要に
応じて第1層導電膜10b上に誘電体膜14を付けたま
ま電極10aを形成したのち、スイツチングトランジス
タQ1のゲート部分の酸化を行つても良い。次に第2層
目のゲート導電層10aを形成する。
エネルギー50KeVでヒ素を7×1011i2イオン
注入してn型領域18を形成する。領域18の表面に熱
酸化などにより誘電体膜6を形成し、次に強くn型にド
ーブした多結晶シリコン層によつて誘電体膜6上に蓄積
部電極パターン10bを形成する。この結果電荷蓄積部
Q2はしきい値約−0.4Vのデイプレツシヨン型とな
る。次に第1層の多結晶シリコン層10b及び半導体基
板4表面を酸化してスイツチングトランジスタQ1のゲ
ート誘電体膜14を作る。このとき高不純物濃度である
多結晶シリコン層10bは基板4よりも速く酸化され、
第1層目と第2層目の電極10a,10b間にゲート部
分より厚い第2層の誘電体膜14が形成される。必要に
応じて第1層導電膜10b上に誘電体膜14を付けたま
ま電極10aを形成したのち、スイツチングトランジス
タQ1のゲート部分の酸化を行つても良い。次に第2層
目のゲート導電層10aを形成する。
第2層目のゲート10aは第1層目のゲート10b材料
よりは仕事関数差の大きい材料を用いる。例えばP型に
強くドーブした多結晶シリコン又はモリブデン等の金属
又は金属シリサイド等である。この結果ゲート材料とチ
ヤネルの仕事関数差によつてスイツチングトランジスタ
Q,部分ではゲートに印加電圧のない状態で半導体基板
表面から前記チヤネルとなるn型導電層18の中へ空乏
層が延び、これがP型基板4とチヤネルとなるn型層1
8の接合によつて生じた空乏層端部と接触すれば、スイ
ツチングトランジスタQ1はノーマリーオフ型、即ちゲ
ートに正電圧を印加することによつてチヤネル内の空乏
層が消失して高導電状態となるエンハンスメント特・閉
を示す。第7図A,bはこれを模式的に示すもので、2
0はn型領域18とP型基板4との接合による空乏層、
22は上述した仕事関数差によりトランジスタQ1部分
に生ずる空乏層、24は基板表面の電子蓄積層である。
よりは仕事関数差の大きい材料を用いる。例えばP型に
強くドーブした多結晶シリコン又はモリブデン等の金属
又は金属シリサイド等である。この結果ゲート材料とチ
ヤネルの仕事関数差によつてスイツチングトランジスタ
Q,部分ではゲートに印加電圧のない状態で半導体基板
表面から前記チヤネルとなるn型導電層18の中へ空乏
層が延び、これがP型基板4とチヤネルとなるn型層1
8の接合によつて生じた空乏層端部と接触すれば、スイ
ツチングトランジスタQ1はノーマリーオフ型、即ちゲ
ートに正電圧を印加することによつてチヤネル内の空乏
層が消失して高導電状態となるエンハンスメント特・閉
を示す。第7図A,bはこれを模式的に示すもので、2
0はn型領域18とP型基板4との接合による空乏層、
22は上述した仕事関数差によりトランジスタQ1部分
に生ずる空乏層、24は基板表面の電子蓄積層である。
同図aはゲート電極10aに+5Vを印加して空乏層2
2を消滅させ、トランジスタQ1をオンにした状態で、
ビツト線2と電荷蓄積部Q2との間はn型の埋込チヤネ
ル(領域18)で導通する。一方、同図bはゲート電極
10aを接地電位としたため空乏層22がn型領域18
を横切つた状態、つまりトランジスタQ1がオフの状態
である。以上述べたように本発明ではスイツチングトラ
ンジスタ部および電荷蓄積部に延びる埋込チヤネルを用
い、かつゲート電極材料の工夫でスイツチングトランジ
スタQ1をノーマリーオフ型埋込チヤネル型MISトラ
ンジスタとし、そして蓄積部Q2を該埋込チヤネルによ
りそのしきい値を負にしたので、電源電圧いつばいに有
効に電荷を蓄積することができる。
2を消滅させ、トランジスタQ1をオンにした状態で、
ビツト線2と電荷蓄積部Q2との間はn型の埋込チヤネ
ル(領域18)で導通する。一方、同図bはゲート電極
10aを接地電位としたため空乏層22がn型領域18
を横切つた状態、つまりトランジスタQ1がオフの状態
である。以上述べたように本発明ではスイツチングトラ
ンジスタ部および電荷蓄積部に延びる埋込チヤネルを用
い、かつゲート電極材料の工夫でスイツチングトランジ
スタQ1をノーマリーオフ型埋込チヤネル型MISトラ
ンジスタとし、そして蓄積部Q2を該埋込チヤネルによ
りそのしきい値を負にしたので、電源電圧いつばいに有
効に電荷を蓄積することができる。
なおこのトランジスタQ1のノーマリーオフ特性は誘電
体膜14に固定電荷をもつアルミナ(Al2O3)等を
用い、この電荷の作用によつてトランジスタQ1のしき
い値を高くすることでも実現される。また本発明によれ
ば第1層導電膜10aと第2層導電膜10bの間の層間
絶縁膜14の厚さを充分に厚くしても動作に全く支障が
ない利点がある。即ち第3図に示した従来の2層ゲート
構造では、第1層導電膜10b側面に成長する誘電体膜
14aが必要以上に厚くなければ、スイツチングトラン
ジスタQ1のチヤネルである反転層と蓄積部Q2の反転
層の間に電位障壁が生じ、ビツト線2の電位を有効にす
べて蓄積部Q2へ導入することができなくなるのに対し
、本発明の構造はもともと半導体基板4内にチヤネルと
なる導電層18が埋込まれているため、スイツチングト
ランジスタQ1のチヤネルと蓄積部9の接続は必ず保証
されているためである。絶縁膜14が厚い、従つて電極
10aと10bが充分離隔するということは、寄生容量
の減少および耐圧向上に役立つ。以上の説明はP型基板
を用いたnチヤネル型について行つたが、これと逆の導
電型でも同様である。
体膜14に固定電荷をもつアルミナ(Al2O3)等を
用い、この電荷の作用によつてトランジスタQ1のしき
い値を高くすることでも実現される。また本発明によれ
ば第1層導電膜10aと第2層導電膜10bの間の層間
絶縁膜14の厚さを充分に厚くしても動作に全く支障が
ない利点がある。即ち第3図に示した従来の2層ゲート
構造では、第1層導電膜10b側面に成長する誘電体膜
14aが必要以上に厚くなければ、スイツチングトラン
ジスタQ1のチヤネルである反転層と蓄積部Q2の反転
層の間に電位障壁が生じ、ビツト線2の電位を有効にす
べて蓄積部Q2へ導入することができなくなるのに対し
、本発明の構造はもともと半導体基板4内にチヤネルと
なる導電層18が埋込まれているため、スイツチングト
ランジスタQ1のチヤネルと蓄積部9の接続は必ず保証
されているためである。絶縁膜14が厚い、従つて電極
10aと10bが充分離隔するということは、寄生容量
の減少および耐圧向上に役立つ。以上の説明はP型基板
を用いたnチヤネル型について行つたが、これと逆の導
電型でも同様である。
また、誘電体膜はシリコン酸化膜として説明したが、シ
リコン窒化膜、シリコン酸化窒化膜、リン化ガラス等あ
つてもかまわない。
リコン窒化膜、シリコン酸化窒化膜、リン化ガラス等あ
つてもかまわない。
第1図は初期の1トランジスタ型ダイナミツクメモリの
断面図、第2図はその等価回路図、第3図および第4図
は従来の2層ゲート構造の1トランジスタ型ダイナミツ
クメモリの異なる例を示す断面図、第5図はこれらメモ
リの高集積化可能な平面パターンを示す説明図、第6図
は本発明の一実施例を示す断面図、第7図A,bは第6
図の空乏層の異なる状態を示す説明図である。 図中、Q1はスイツチングトランジスタ、Q2は電荷蓄
積部、2はビツト線となるn+型領域、4はP型シリコ
ン半導体基板、6は第1層の誘電体膜、10aは第2層
の導電電極、10bは第1層の導電電極、14は第2層
の誘電体膜、18は埋込チヤネルとなるn型領域、20
,22は空乏層である。
断面図、第2図はその等価回路図、第3図および第4図
は従来の2層ゲート構造の1トランジスタ型ダイナミツ
クメモリの異なる例を示す断面図、第5図はこれらメモ
リの高集積化可能な平面パターンを示す説明図、第6図
は本発明の一実施例を示す断面図、第7図A,bは第6
図の空乏層の異なる状態を示す説明図である。 図中、Q1はスイツチングトランジスタ、Q2は電荷蓄
積部、2はビツト線となるn+型領域、4はP型シリコ
ン半導体基板、6は第1層の誘電体膜、10aは第2層
の導電電極、10bは第1層の導電電極、14は第2層
の誘電体膜、18は埋込チヤネルとなるn型領域、20
,22は空乏層である。
Claims (1)
- 1 トランジスタとキャパシタを備えた1トランジスタ
型メモリセルを有する半導体記憶装置において、一導電
型の半導体基板表面に形成された反対導電型の拡散領域
と、該拡散領域上に誘電体膜を介して設けられた該キャ
パシタの一電極と、誘電体膜を介し該拡散領域上および
該キャパシタの一電極上にまたがつて設けられ、かつ該
拡散領域の材料よりも仕事関数の大きな材料から成る、
埋込みチャネル型の前記トランジスタのゲート電極を有
し、該トランジスタをノーマリオフ、該キャパシタをノ
ーマリオンとしたことを特徴とする半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54167828A JPS5927102B2 (ja) | 1979-12-24 | 1979-12-24 | 半導体記憶装置 |
DE8080304545T DE3068269D1 (en) | 1979-12-24 | 1980-12-16 | Semiconductor memory device |
EP80304545A EP0031238B1 (en) | 1979-12-24 | 1980-12-16 | Semiconductor memory device |
US06/615,675 US4622570A (en) | 1979-12-24 | 1984-06-01 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54167828A JPS5927102B2 (ja) | 1979-12-24 | 1979-12-24 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5690556A JPS5690556A (en) | 1981-07-22 |
JPS5927102B2 true JPS5927102B2 (ja) | 1984-07-03 |
Family
ID=15856843
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54167828A Expired JPS5927102B2 (ja) | 1979-12-24 | 1979-12-24 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4622570A (ja) |
EP (1) | EP0031238B1 (ja) |
JP (1) | JPS5927102B2 (ja) |
DE (1) | DE3068269D1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0612619B2 (ja) * | 1982-09-22 | 1994-02-16 | 株式会社日立製作所 | 半導体メモリ装置 |
JPS5994454A (ja) * | 1982-11-19 | 1984-05-31 | Nec Kyushu Ltd | 半導体装置とその製造方法 |
JPS60209996A (ja) * | 1984-03-31 | 1985-10-22 | Toshiba Corp | 半導体記憶装置 |
US4891747A (en) * | 1984-06-25 | 1990-01-02 | Texas Instruments Incorporated | Lightly-doped drain transistor structure in contactless DRAM cell with buried source/drain |
JPS62198153A (ja) * | 1986-02-26 | 1987-09-01 | Nec Corp | 半導体装置 |
JPH0666434B2 (ja) * | 1987-12-28 | 1994-08-24 | 株式会社東芝 | 半導体記憶装置 |
JPH0666443B2 (ja) * | 1988-07-07 | 1994-08-24 | 株式会社東芝 | 半導体メモリセルおよび半導体メモリ |
EP0463067B1 (en) * | 1989-03-02 | 1996-06-05 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor |
US5352914A (en) * | 1992-08-03 | 1994-10-04 | Hughes Aircraft Company | Field-effect transistor with structure for suppressing hot-electron effects, and method of fabricating the transistor |
DE4422791C2 (de) * | 1993-06-29 | 2001-11-29 | Toshiba Kawasaki Kk | Halbleitervorrichtungen mit einem eine Inversionsschicht in einem Oberflächenbereich eines Halbleitersubstrats induzierenden leitenden Film |
US6133077A (en) * | 1998-01-13 | 2000-10-17 | Lsi Logic Corporation | Formation of high-voltage and low-voltage devices on a semiconductor substrate |
US6093585A (en) * | 1998-05-08 | 2000-07-25 | Lsi Logic Corporation | High voltage tolerant thin film transistor |
KR100335778B1 (ko) | 1999-04-08 | 2002-05-09 | 박종섭 | 반도체 소자 및 그 제조 방법 |
US6395590B1 (en) * | 2000-08-15 | 2002-05-28 | Winbond Electronics Corporation | Capacitor plate formation in a mixed analog-nonvolatile memory device |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3339128A (en) * | 1964-07-31 | 1967-08-29 | Rca Corp | Insulated offset gate field effect transistor |
US3825946A (en) * | 1971-01-15 | 1974-07-23 | Intel Corp | Electrically alterable floating gate device and method for altering same |
DE2217741A1 (de) * | 1971-04-16 | 1972-11-02 | Halbleiterbauelement mit einem Isolierschicht-Feldeffekttransistor. .Anm: Deutsche ITT Industries GmbH, "7800 Freiburg | |
US3811076A (en) * | 1973-01-02 | 1974-05-14 | Ibm | Field effect transistor integrated circuit and memory |
US4004159A (en) * | 1973-05-18 | 1977-01-18 | Sanyo Electric Co., Ltd. | Electrically reprogrammable nonvolatile floating gate semi-conductor memory device and method of operation |
US3984822A (en) * | 1974-12-30 | 1976-10-05 | Intel Corporation | Double polycrystalline silicon gate memory device |
JPS51114079A (en) * | 1975-03-31 | 1976-10-07 | Fujitsu Ltd | Construction of semiconductor memory device |
US4015247A (en) * | 1975-12-22 | 1977-03-29 | Baker Roger T | Method for operating charge transfer memory cells |
US4240092A (en) * | 1976-09-13 | 1980-12-16 | Texas Instruments Incorporated | Random access memory cell with different capacitor and transistor oxide thickness |
US4151537A (en) * | 1976-03-10 | 1979-04-24 | Gte Laboratories Incorporated | Gate electrode for MNOS semiconductor memory device |
JPS5340291A (en) * | 1976-09-27 | 1978-04-12 | Hitachi Ltd | Manufacture of semiconductor device |
US4112575A (en) * | 1976-12-20 | 1978-09-12 | Texas Instruments Incorporated | Fabrication methods for the high capacity ram cell |
US4109372A (en) * | 1977-05-02 | 1978-08-29 | International Business Machines Corporation | Method for making an insulated gate field effect transistor utilizing a silicon gate and silicide interconnection vias |
US4274012A (en) * | 1979-01-24 | 1981-06-16 | Xicor, Inc. | Substrate coupled floating gate memory cell |
US4329706A (en) * | 1979-03-01 | 1982-05-11 | International Business Machines Corporation | Doped polysilicon silicide semiconductor integrated circuit interconnections |
US4313253A (en) * | 1979-07-30 | 1982-02-02 | Burroughs Corporation | Method of fabricating a charge transfer channel covered by a stepped insulating layer |
-
1979
- 1979-12-24 JP JP54167828A patent/JPS5927102B2/ja not_active Expired
-
1980
- 1980-12-16 DE DE8080304545T patent/DE3068269D1/de not_active Expired
- 1980-12-16 EP EP80304545A patent/EP0031238B1/en not_active Expired
-
1984
- 1984-06-01 US US06/615,675 patent/US4622570A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0031238A3 (en) | 1981-11-04 |
DE3068269D1 (en) | 1984-07-19 |
JPS5690556A (en) | 1981-07-22 |
EP0031238A2 (en) | 1981-07-01 |
US4622570A (en) | 1986-11-11 |
EP0031238B1 (en) | 1984-06-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5498564A (en) | Structure and method for reducing parasitic leakage in a memory array with merged isolation and node trench construction | |
US6686624B2 (en) | Vertical one-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region | |
US9257432B2 (en) | Semiconductor memory device and method of manufacturing semiconductor memory device | |
JPS602784B2 (ja) | 半導体記憶装置 | |
JPS5927102B2 (ja) | 半導体記憶装置 | |
JP3272979B2 (ja) | 半導体装置 | |
US5859451A (en) | Semiconductor memory having storage capacitor connected to diffusion region through barrier layer | |
US20150333080A1 (en) | Integrated circuits and methods for operating integrated circuits with non-volatile memory | |
KR0139513B1 (ko) | 반도체 장치 | |
JPH04348072A (ja) | 不揮発性半導体記憶装置の製造方法 | |
US11955524B2 (en) | Semi-floating gate device | |
KR100238609B1 (ko) | 메모리 셀용 스위칭 트랜지스터 및 캐패시터 | |
JP4394177B2 (ja) | 半導体装置及びその製造方法 | |
US11769765B2 (en) | Gate dielectric layer protection | |
JP2504527B2 (ja) | 半導体記憶装置 | |
JPH0461273A (ja) | ダイナミック型メモリ装置 | |
KR900007233B1 (ko) | 반도체장치 | |
JP2980086B2 (ja) | 半導体装置およびその製造方法 | |
KR100557645B1 (ko) | 반도체소자의 캐패시터 및 그 형성방법_ | |
JPH0258366A (ja) | 半導体記憶装置 | |
JP2507292B2 (ja) | ダイナミツクメモリセル | |
CN113517352A (zh) | 半浮栅器件的制造方法 | |
JPS63115366A (ja) | 半導体装置 | |
JPH04218957A (ja) | 高耐圧mosトランジスタ及びその製造方法、及び半導体装置及びその製造方法 | |
JPH03212974A (ja) | 半導体メモリ装置 |