JPH0461273A - ダイナミック型メモリ装置 - Google Patents
ダイナミック型メモリ装置Info
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- JPH0461273A JPH0461273A JP2172310A JP17231090A JPH0461273A JP H0461273 A JPH0461273 A JP H0461273A JP 2172310 A JP2172310 A JP 2172310A JP 17231090 A JP17231090 A JP 17231090A JP H0461273 A JPH0461273 A JP H0461273A
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- dynamic memory
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- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000002955 isolation Methods 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 7
- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 230000007257 malfunction Effects 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 description 15
- 230000000694 effects Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
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- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はトレンチ構造領域を電荷蓄積部として使用する
ダイナミック型メモリ装置に関する。
ダイナミック型メモリ装置に関する。
［従来の技術〕
トレンチキャパシターを有するダイナミック型メモリ装
置は第４図に示したように、電荷蓄積部としてのキャパ
シター１５をトレンチ構造のものとし、アクセストラン
ジスタ１４をワード線で制御して、ビット線とキャパシ
ター１５との間の電荷の書き込み読み出しを行っている
。従来のこの種のダイナミック型メモリ装置の構造を第
３図に示す。アクセストランジスター１５のゲート電極
２はワード線に接続され、一方のＮ”Ｊ’！３はビット
線に接続され、他方のＮ゛層１３は、トレンチ内壁に沿
って基板１内に形成されたストレージノードとしてのＮ
＋層８に接続されている。トレンチ内の誘電体膜６上に
は、キャパシターの一方の電極となる不純物ドープされ
た多結晶シリコンからなる装置プレート４が形成されて
おり、ストレーシードのＮ”層８の外側には、Ｎ”Ｊ’
！８からの空乏層の拡がりを抑えるＰ”層１１（Ｈｎ−
Ｃ構造）が形成される場合が多い。また装置面積の縮小
のため、トレンチの少なくとも一片は、絶縁分離の酸化
膜（素子分離領域）５に接する構造が通常とられる。
置は第４図に示したように、電荷蓄積部としてのキャパ
シター１５をトレンチ構造のものとし、アクセストラン
ジスタ１４をワード線で制御して、ビット線とキャパシ
ター１５との間の電荷の書き込み読み出しを行っている
。従来のこの種のダイナミック型メモリ装置の構造を第
３図に示す。アクセストランジスター１５のゲート電極
２はワード線に接続され、一方のＮ”Ｊ’！３はビット
線に接続され、他方のＮ゛層１３は、トレンチ内壁に沿
って基板１内に形成されたストレージノードとしてのＮ
＋層８に接続されている。トレンチ内の誘電体膜６上に
は、キャパシターの一方の電極となる不純物ドープされ
た多結晶シリコンからなる装置プレート４が形成されて
おり、ストレーシードのＮ”層８の外側には、Ｎ”Ｊ’
！８からの空乏層の拡がりを抑えるＰ”層１１（Ｈｎ−
Ｃ構造）が形成される場合が多い。また装置面積の縮小
のため、トレンチの少なくとも一片は、絶縁分離の酸化
膜（素子分離領域）５に接する構造が通常とられる。
［発明が解決しようとする課題］
上述した従来のトレンチ構造領域を電荷蓄積部として使
用するダイナミック型メモリ装置では、トレンチ開口部
ｉ−を近において応力が集中しており、厚い絶縁分離膜
に接する領域では、特にその応力集中が大きく、欠陥が
発生し易いと考えられている。従って、ストレージノー
ドとしてのＮ”層とＰウェル（あるいはＨｎ−Ｃ用のＰ
＋層）からなるＰＮ接合が応力集中箇所に形成されてい
る場合、ストレージノードからのリークが増え、メモリ
装置のホールド特性を劣化させるという問題点かあフた
。
用するダイナミック型メモリ装置では、トレンチ開口部
ｉ−を近において応力が集中しており、厚い絶縁分離膜
に接する領域では、特にその応力集中が大きく、欠陥が
発生し易いと考えられている。従って、ストレージノー
ドとしてのＮ”層とＰウェル（あるいはＨｎ−Ｃ用のＰ
＋層）からなるＰＮ接合が応力集中箇所に形成されてい
る場合、ストレージノードからのリークが増え、メモリ
装置のホールド特性を劣化させるという問題点かあフた
。
［課題を解決するための手段コ
本発明のダイナミック型メモリ装置は、シリコン基板に
形成されたトレンチ構造の電荷蓄積部を有するダイナミ
ック型メモリ装置においで、トレンチの壁面に沿って形
成されるストレージノード領域の端部が該）−Ｌ−ンチ
開［１部近傍ζこ形成される素子分離領域から離隔した
構造であることを特徴とする。
形成されたトレンチ構造の電荷蓄積部を有するダイナミ
ック型メモリ装置においで、トレンチの壁面に沿って形
成されるストレージノード領域の端部が該）−Ｌ−ンチ
開［１部近傍ζこ形成される素子分離領域から離隔した
構造であることを特徴とする。
また、上記の発明においで、素子分離領域の端部直下の
トレンチ開口部に傾斜を設りたことを特徴とする。
トレンチ開口部に傾斜を設りたことを特徴とする。
［実施例コ
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。トレンチ構
造領域を電荷蓄積部として使用するダイナミック型メモ
リ装置は、Ｆ）型シリコン基板１０）」−にゲート絶縁
膜７を介しでゲート電極２をイフし、その両側にソース
・ドレイン領域として、Ｎ″層３１３が形成されている
。また、電荷蓄積部はトしンチの壁面上に容量絶縁膜６
を、その上にポリシリコン電極（装置プレート）４を、
さらにその上に絶縁膜１０を介して埋込ポリシリコン９
を有し、トレンチに沿って基板内にはストレージノード
としての容ｆｆ１Ｎ”層８が形成されている。また、Ｎ
４Ｎ８の外側にはＰ４層１１が形成され、トレンチの間
口部近傍には素子分離領域５が形成されている。
造領域を電荷蓄積部として使用するダイナミック型メモ
リ装置は、Ｆ）型シリコン基板１０）」−にゲート絶縁
膜７を介しでゲート電極２をイフし、その両側にソース
・ドレイン領域として、Ｎ″層３１３が形成されている
。また、電荷蓄積部はトしンチの壁面上に容量絶縁膜６
を、その上にポリシリコン電極（装置プレート）４を、
さらにその上に絶縁膜１０を介して埋込ポリシリコン９
を有し、トレンチに沿って基板内にはストレージノード
としての容ｆｆ１Ｎ”層８が形成されている。また、Ｎ
４Ｎ８の外側にはＰ４層１１が形成され、トレンチの間
口部近傍には素子分離領域５が形成されている。
ここで、本実施例では、トレンチ壁面が素子分離領域５
の下側に延在する箇所では、容量Ｎ”層８は、その端部
が素子分離領域５の端から離れていた位置に形成されて
いる。
の下側に延在する箇所では、容量Ｎ”層８は、その端部
が素子分離領域５の端から離れていた位置に形成されて
いる。
この構成によれば、応力集中により素子分離領域５の端
部直下に発生する欠陥と、容量Ｎ＋層８の接合部が重な
らないので、素子動作時に予想される欠陥によるリーク
不良を抑制することができる。
部直下に発生する欠陥と、容量Ｎ＋層８の接合部が重な
らないので、素子動作時に予想される欠陥によるリーク
不良を抑制することができる。
尚、例えば、容１：Ｎ″層８の濃度を１０＋８昨−３素
子動作時の容量Ｎ＋層と基板との間の電位差を８［Ｖ］
とすると、基板側への空乏層の伸びは約０゜１部μｍ］
となる。従って、この場合には少なくとも０．１部μｍ
］以上、素子分離領域５の端と容量Ｎ”Ｆ’８の位置を
引き離す必要がある。
子動作時の容量Ｎ＋層と基板との間の電位差を８［Ｖ］
とすると、基板側への空乏層の伸びは約０゜１部μｍ］
となる。従って、この場合には少なくとも０．１部μｍ
］以上、素子分離領域５の端と容量Ｎ”Ｆ’８の位置を
引き離す必要がある。
第２図は本発明の他の一実施例の断面図である。
本実施例では、ダイナミック型メモリ装置の電荷蓄積部
であるトレンチ構造領域において、素子分離領域５の端
部直下のトレンチ開口部に傾斜な設けている。その他の
構造ζよ前述した実施例と同じとする。
であるトレンチ構造領域において、素子分離領域５の端
部直下のトレンチ開口部に傾斜な設けている。その他の
構造ζよ前述した実施例と同じとする。
本実施例では応力集中により発生ずる欠陥の位置と容量
Ｎ１層８の接合位置を引き離して欠陥による悪影響を回
避すると共に、上記のように傾斜を設けることで応力自
身を暖和させることができるという利点を有する。
Ｎ１層８の接合位置を引き離して欠陥による悪影響を回
避すると共に、上記のように傾斜を設けることで応力自
身を暖和させることができるという利点を有する。
［発明の効果］
以上説明したように本発明のダイナミック型メモリ装置
では、ストレージノード領域層を絶縁分離酸化膜から離
すことで、ＰＮ接合をトし／ンチヒ部の応力集中による
欠陥発生領域から引き離すことができ、素子動作時に予
想される欠陥によるリーク不良を抑制できるという効果
を有する。
では、ストレージノード領域層を絶縁分離酸化膜から離
すことで、ＰＮ接合をトし／ンチヒ部の応力集中による
欠陥発生領域から引き離すことができ、素子動作時に予
想される欠陥によるリーク不良を抑制できるという効果
を有する。
第１図は本発明の一実施例の断面図、第２図は本発明の
他の一実施例の断面図、第３図は従来例の断面図、第４
図はダイナミック型メモリ装置の回路図である。 １・・・・・・・・・Ｐ型基板、 ２・・・・・・・・ゲート電極、 ３．１３・・・・・Ｎ１層、 ４・・・・・・・・ポリシリコン電極、５・・・・・・
・・素子分離領域、 ６・・・・・・・・容量絶縁膜、 ７・・・・・・・・ゲート絶縁膜、 ８・・・・・・・・容量Ｎ＋層、 ９・・・・・・・・埋込ポリシリコン、１０・・・・・
・・絶縁膜、 １１・・・・・・・Ｐ”′層、 １４・・・・・・・アクセストランジスタ、１５・・・
・・・・トレンチキャパシター特許出願人 日本電気
株式会社
他の一実施例の断面図、第３図は従来例の断面図、第４
図はダイナミック型メモリ装置の回路図である。 １・・・・・・・・・Ｐ型基板、 ２・・・・・・・・ゲート電極、 ３．１３・・・・・Ｎ１層、 ４・・・・・・・・ポリシリコン電極、５・・・・・・
・・素子分離領域、 ６・・・・・・・・容量絶縁膜、 ７・・・・・・・・ゲート絶縁膜、 ８・・・・・・・・容量Ｎ＋層、 ９・・・・・・・・埋込ポリシリコン、１０・・・・・
・・絶縁膜、 １１・・・・・・・Ｐ”′層、 １４・・・・・・・アクセストランジスタ、１５・・・
・・・・トレンチキャパシター特許出願人 日本電気
株式会社
Claims (2)
- （１）シリコン基板に形成されたトレンチ構造の電荷蓄
積部を有するダイナミック型メモリ装置において、トレ
ンチの壁面に沿って形成されるストレージノード領域の
端部が該トレンチ開口部近傍に形成される素子分離領域
から離隔した構造であることを特徴とするダイナミック
型メモリ装置。 - （２）素子分離領域の端部直下のトレンチ開口部に傾斜
を設けたことを特徴とする請求項１に記載のダイナミッ
ク型メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172310A JP2936659B2 (ja) | 1990-06-28 | 1990-06-28 | ダイナミック型メモリ装置 |
| EP91110428A EP0464580B1 (en) | 1990-06-28 | 1991-06-25 | Dynamic random access memory cell with trench type storage capacitor |
| DE69125318T DE69125318T2 (de) | 1990-06-28 | 1991-06-25 | Dynamische Speichervorrichtung mit wahlfreiem Zugriff mit Speicherkondensator vom Graben-Typ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172310A JP2936659B2 (ja) | 1990-06-28 | 1990-06-28 | ダイナミック型メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461273A true JPH0461273A (ja) | 1992-02-27 |
| JP2936659B2 JP2936659B2 (ja) | 1999-08-23 |
Family
ID=15939549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2172310A Expired - Fee Related JP2936659B2 (ja) | 1990-06-28 | 1990-06-28 | ダイナミック型メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0464580B1 (ja) |
| JP (1) | JP2936659B2 (ja) |
| DE (1) | DE69125318T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04302169A (ja) * | 1991-03-29 | 1992-10-26 | Nec Yamaguchi Ltd | 半導体記憶装置 |
| US6333533B1 (en) * | 1999-09-10 | 2001-12-25 | International Business Machines Corporation | Trench storage DRAM cell with vertical three-sided transfer device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310375B1 (en) * | 1998-04-06 | 2001-10-30 | Siemens Aktiengesellschaft | Trench capacitor with isolation collar and corresponding manufacturing method |
| DE102004063560B4 (de) * | 2004-12-30 | 2009-01-29 | Infineon Technologies Ag | Kapazitive Struktur und Verfahren zur Herstellung einer kapazitiven Struktur |
| JP6575736B2 (ja) * | 2017-07-25 | 2019-09-18 | 株式会社村田製作所 | キャパシタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910000246B1 (ko) * | 1988-02-15 | 1991-01-23 | 삼성전자 주식회사 | 반도체 메모리장치 |
-
1990
- 1990-06-28 JP JP2172310A patent/JP2936659B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-25 EP EP91110428A patent/EP0464580B1/en not_active Expired - Lifetime
- 1991-06-25 DE DE69125318T patent/DE69125318T2/de not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04302169A (ja) * | 1991-03-29 | 1992-10-26 | Nec Yamaguchi Ltd | 半導体記憶装置 |
| US6333533B1 (en) * | 1999-09-10 | 2001-12-25 | International Business Machines Corporation | Trench storage DRAM cell with vertical three-sided transfer device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0464580B1 (en) | 1997-03-26 |
| EP0464580A1 (en) | 1992-01-08 |
| DE69125318T2 (de) | 1997-10-30 |
| DE69125318D1 (de) | 1997-04-30 |
| JP2936659B2 (ja) | 1999-08-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |