CN110945643B - 电容器 - Google Patents

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Abstract

电容器(100)具备：基体材料(110)，具有相互对置的第一主面(110A)和第二主面(110B)，并在第一主面(110A)侧形成有沟槽部(111)；介电膜(130)，在基体材料(110的第一主面(110A)侧设置于包含沟槽部(111)的内侧的区域；导电体膜(140)，具有第一导电体层(141)和第二导电体层(142)，其中，上述第一导电体层(141)设置于包含沟槽部(111)的内侧的区域且是介电膜(130)上，上述第二导电体层(142)设置在第一导电体层(141)上；以及应力缓和部(160)，与第一导电体层(141)的端部的至少一部分接触来设置，在基体材料(110)的第一主面(110A)中的沟槽部(111)的外侧，应力缓和部(160)的厚度(T6)比导电体膜(140)的厚度(T4)小。

Description

电容器
技术领域
本发明涉及电容器。
背景技术
随着所安装的电子设备的高功能化，电容器需要进行电容密度的提高、耐电压的改善等性能提高。为了提高电容器电容密度，公开有形成有由沟槽部构成的电容器结构的电容器。为了在高动作电压下稳定地动作，公开有将电容器的介电膜厚膜化的结构。但是，若介电膜进行厚膜化，则有介电膜会因随着膜厚而增大的介电膜的内部应力而损伤，且电容器的可靠性受损的可能。特别是在具有沟槽部的电容器的情况下，由于因设置了沟槽部而产生的基板的刚性的降低、朝向沟槽部的角部的应力集中等，容易产生介电膜的损伤。
为了抑制由内部应力产生的介电膜的损伤，在专利文献1中，公开了通过在第一主表面区域以及第二主表面区域这两面具有电容器结构的结构、在第一主表面区域具有电容器结构并在第二主表面区域具有补偿结构的结构，来减少基板的变形的电容器。
专利文献1:日本专利第5981519号公报
然而，上部电极的内部应力集中于上部电极的端部。若集中于该端部的内部应力被传递至介电膜，则存在介电膜损伤的可能。但是，在专利文献1所记载的电容器中，可抑制基板的变形，但施加于第一主表面的内部应力本身并未减少，特别是集中于上部电极的端部的内部应力未得到缓和，所以存在无法充分地抑制介电膜的损伤的可能。
发明内容
本发明是鉴于这样的事情而完成的，其目的在于提供一种能够提高可靠性的电容器。
本发明的一个方式的电容器还具备：基体材料，具有相互对置的第一主面和第二主面，并在第一主面侧形成有沟槽部；介电膜，在基体材料的第一主面侧设置于包含沟槽部的内侧的区域；导电体膜，具有第一导电体层和第二导电体层，其中，第一导电体层设置在包含沟槽部的内侧的区域且是介电膜上，第二导电体层设置在第一导电体层上；以及应力缓和部，与第一导电体层的端部的至少一部分接触，在基体材料的第一主面中的沟槽部的外侧，应力缓和层的厚度比导电体膜的厚度小。
本发明的另一方式的电容器具备：基体材料，具有相互对置的第一主面和第二主面，并在第一主面侧形成有沟槽部；介电膜，在基体材料的第一主面侧设置于包含沟槽部的内侧的区域；导电体膜，具有第一导电体层和第二导电体层，其中，第一导电体层设置于包含沟槽部的内侧的区域且是介电膜上，第二导电体层，设置在第一导电体层上；以及应力缓和部，与第一导电体层的端部的至少一部分接触来设置，应力缓和部的残余应力的朝向与第二导电体层的残余应力的朝向相反。
根据本发明，能提供一种能够提高可靠性的电容器。
附图说明
图1是示意性地表示第一实施方式的电容器的结构的剖视图。
图2是以图1所示的电容器的应力缓和层为中心的放大剖视图。
图3是表示第一实施方式的电容器的制造方法的流程图。
图4是表示在第一导电体层上设置SiO2膜的工序的剖视图。
图5是表示对SiO2膜进行图案化来设置应力缓和层的工序的剖视图。
图6是表示在第一导电体层上设置Al膜的工序的剖视图。
图7是表示对Al膜进行图案化来设置第一导电体层的工序的剖视图。
图8是表示设置保护膜以覆盖第二导电体膜的端部以及应力缓和层的工序的剖视图。
图9是示意性地表示第二实施方式的电容器的结构的剖视图。
图10是示意性地表示第三实施方式的电容器的结构的剖视图。
图11是示意性地表示第四实施方式的电容器的结构的剖视图。
图12是示意性地表示第五实施方式的电容器的结构的剖视图。
图13是示意性地表示第六实施方式的电容器的结构的剖视图。
图14是示意性地表示第七实施方式的电容器的结构的剖视图。
图15是示意性地表示第七实施方式的电容器的变形例的结构的剖视图。
图16是示意性地表示第八实施方式的电容器的结构的剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。其中，在第二实施方式以及第二实施方式以后的实施方式中，与第一实施方式相同或者类似的构成要素用与第一实施方式相同或者类似的附图标记来表示，并适当地省略详细的说明。另外，对于在第二实施方式以及第二实施方式以后的实施方式中获得的效果，对于与第一实施方式相同的效果适当地省略说明。各实施方式的附图是例示，且各部的尺寸、形状是示意性的，不应将本申请发明的技术范围限定于该实施方式来解释。
＜第一实施方式＞
首先，参照图1和图2，对本发明的第一实施方式的电容器100的结构进行说明。图1是示意性地表示第一实施方式的电容器的结构的剖视图。图2是以图1所示的电容器的应力缓和层为中心的放大剖视图。
此外，图中所示的第一方向X、第二方向Y、以及第三方向Z分别是相互正交的方向，但只要是相互交叉的方向并不限定于此，也可以是相互以90°以外的角度交叉的方向。另外，第一方向X、第二方向Y、以及第三方向Z分别意味着相交叉的不同的方向，各方向并不限定于图1所示的箭头的正方向，也包含与箭头相反的负方向。
电容器100具有第一区域101以及第二区域102。在从基体材料110的第一主面110A的法线方向俯视时，第一区域101是与第二导电体层142重叠的区域。另外，在从基体材料110的第一主面110A的法线方向俯视时，第二区域102是与比第二导电体层142延伸至外侧的第一导电体层141的端部重叠的区域。
电容器100具备基体材料110、第一导电体膜120、介电膜130、第二导电体膜140、保护膜150、以及应力缓和层160。此外，应力缓和层160是应力缓和部的一个方式。第一导电体膜120相当于电容器100的下部电极，第二导电体膜140相当于电容器100的上部电极。
基体材料110例如是由具有导电性的低电阻的硅基板构成的单层结构。基体材料110在第三方向Z的正方向侧具有第一主面110A，在第三方向Z的负方向侧具有第二主面110B。第一主面110A例如是将晶体取向表示为＜100＞的晶面。第一主面110A以及第二主面110B是与通过第一方向X以及第二方向Y确定的面平行的面(以下，称为“XY面”。)。基体材料110也可以是水晶等绝缘性基板。另外，基体材料110可以是多层结构，例如可以是由导电性基板和绝缘体膜构成的层叠体。
在基体材料110的第一主面110A侧形成有多个沟槽部111。沟槽部111是在第一主面110A侧具有开口部的有底的凹部。沟槽部111形成于第一区域101。作为一个例子，沟槽部111是深度为10μm以上50μm以下、底的直径为5μm左右的圆柱状。通过在形成电容的区域设置沟槽部，能够增加电极的对置面积且提高电容器100的电容值而不会增加电容器100的尺寸。此外，沟槽部111的形状、大小并不限定于上述。沟槽部111的形状例如也可以为楕圆柱状、多棱柱状、槽状、或者它们的组合。另外，在图示的例子中，沿着第一方向X形成有5个沟槽部111，但沟槽部111的数量并不特别限定，在第一区域101至少形成一个即可。另外，沟槽部也可以设置在基体材料110的第一主面110A侧以及第二主面110B侧双方。沟槽部111的形成方法并不特别限定，但采用利用光刻法的干式蚀刻，能够以较高的纵横比来形成，并能够提高沟槽部111的密度。
第一导电体膜120覆盖基体材料110的第二主面110B。第一导电体膜12例如由Mo(钼)、Al(铝)、Au(金)、Ag(银)、Cu(铜)、W(钨)、Pt(铂)、Ti(钛)、Ni(镍)、Cr(铬)等金属材料来设置。第一导电体膜120只要是导电性材料即可，并不限定于金属材料，也可以由导电性树脂等来设置。在基体材料110为低电阻硅基板时，第一导电体膜120以及基体材料110作为电容器100的下部电极发挥作用。此外，在基体材料110为绝缘性基板的情况下，基体材料110作为电容器100的电介质层的一部分发挥作用，第一导电体膜120作为下部电极发挥作用。
介电膜130在第一主面110A侧设置于包含多个沟槽部111的内侧的区域。介电膜130具有第一电介质层131以及第二电介质层132。第一电介质层131覆盖基体材料110的第一主面110A以及沟槽部111的底面以及内侧面。第一电介质层131例如由具有绝缘性的氧化硅(例如，SiO2)来设置。第一电介质层131的膜厚例如为0.3μm左右。在基体材料110为硅基板的情况下，第一电介质层131能够通过使基体材料110热氧化而设置为硅基板的表面氧化膜。第一电介质层131能够提高与成为介电膜130的基底的基体材料110的紧贴性。另外，第一电介质层131能够缓和第二电介质层132、第二导电体层142的内部应力。若举出具体例，则通过由具有压缩应力的氧化硅来设置第一电介质层131，能够缓和由氮化硅设置的第二电介质层132、由铝设置的第二导电体膜140所具有的拉伸应力。换句话说，第一电介质层131能够抑制由介电膜130、第二导电体膜140的内部应力引起的介电膜130的损伤，并提高电容器100的可靠性。
第二电介质层132设置在第一电介质层131上。第二电介质层132不仅设置于基体材料110的第一主面110A的上方，也设置于由沟槽部111形成于基体材料110的第一主面110A侧的空间的内部。第二电介质层132由氮氧化硅(SiON)、氮化硅(Si3N4)等氮化硅系的电介质材料来设置。第二电介质层132的膜厚例如为1μm左右。第二电介质层132例如通过CVD(Chemical Vapor Deposition：化学气相沉积)、PVD(Physical Vapor Deposition：物理气相沉积)等蒸镀法来设置。第二电介质层132由介电常数比第一电介质层131高的电介质来设置，从而能够提高电容器100的电容密度。
在第一电介质层131以及第二电介质层132产生内部应力。第一电介质层131的内部应力例如为残余有因基体材料110与第一电介质层131的线膨胀系数的差异而产生的热应力的残余应力。对于第二电介质层132的内部应力也相同，例如，由氮化硅构成的第二电介质层132具有拉伸应力。以下，将残余应力称为内部应力。线膨胀系数之差越大，热应力引起的内部应力越大。第一电介质层131以及第二电介质层132的内部应力具有导致由电容器100的形变、第一电介质层131或者第二电介质层132的损伤引起的绝缘性的降低的可能。
介电膜130也可以是还具备其它的电介质层的3层以上的多层结构。通过像这样将介电膜130形成为多层结构，能够更自由地进行电容值、耐电压、内部应力等的调整。例如，介电膜130也可以具备设置在第一电介质层131上的氮化硅层(第二电介质层132)、和设置在氮化硅层上的氧化硅层(第三电介质层)。此外，第一电介质层131并不限定于氧化硅系的电介质材料，也可以通过由其他氧化物、氮化硅等构成的电介质材料来设置。另外，第二电介质层132并不限定于氮化硅系的电介质材料，例如，也可以通过由Al2O33、HfO2、Ta2O5、ZrO2等氧化物构成的电介质材料来设置。
介电膜130沿着沟槽部111的底面以及内侧面来形成。换言之，介电膜130的膜厚比沟槽部111的深度、宽度小。由此，能够避免沟槽部111的内部空间被介电膜130填充的情况，并实现由电极的对置面积的增加引起的电容器100的电容密度的提高。在图1所示的例子中，介电膜130由多层结构形成，但作为变形例，介电膜130也可以为单层结构。在该情况下，介电膜130例如也可以具有1μm以上的充分的膜厚。
第二导电体膜140设置在包含沟槽部111的内侧的区域，且为介电膜130上。第二导电体膜140作为电容器100的上部电极发挥作用，并在与下部电极(基体材料110以及第一导电体膜120)之间形成电容。换句话说，基体材料110和第二导电体膜140隔着介电膜130对置的面积相当于电容器100中的电极的对置面积。
第二导电体膜140具有第一导电体层141以及第二导电体层142。第一导电体层141设置在介电膜130上，也设置于通过沟槽部111形成于基体材料110的第一主面110A侧的空间的内部。第一导电体层141设置于第一区域101以及第二区域102。第一导电体层141例如是作为杂质包含磷(P)、硼(B)、以及砷(As)的至少任意一种的p型或者n型的多晶硅(Poly－Si)膜。第二导电体层142设置在第一导电体层141上。
第二导电体层142设置在第一导电体层141上。第二导电体层142设置在第一区域101，第一导电体层141的端部在第二区域102从第二导电体层142露出。即，在从基体材料110的第一主面110A的法线方向俯视时，第一导电体层141具有比第二导电体层142延伸到外侧的端部。第二导电体层142例如由Al来设置，并具有拉伸应力。第二导电体层142的材料也可以由作为构成第一导电体膜120的材料的例子举出的金属材料来设置。另外，第二导电体层142并不限定于金属材料，也可以由导电性树脂等导电性材料来设置。第一导电体层141以及第二导电体层142例如通过CVD、PVD等蒸镀法来设置。
在第一导电体层141以及第二导电体层142也产生内部应力。特别是由于作为金属材料的Al的线膨胀系数比电介质材料、硅系半导体材料大，所以存在由Al设置的第二导电体层142产生比第一电介质层131、第二电介质层132、以及第一导电体层141大的内部应力的可能。另外，存在第二导电体层142的内部应力集中于第二导电体层142的端部，并传递至介电膜130而损伤介电膜130的可能。
应力缓和层160例如对集中于第二导电体层142的端部的内部应力的向介电膜130的传递进行缓和。应力缓和层160设置于介电膜130中的与第一导电体层141对置的面(以下，也称为“介电膜130的上表面130A”。)的一部分。此外，在俯视基体材料110的第一主面110A时，介电膜130的上表面130A不仅包含第一导电体层141的内侧的区域，也包含第一导电体层141的外侧的区域。
应力缓和层160与第一导电体层141的端部的至少一部分接触。在本实施方式中，应力缓和层160覆盖第一导电体层141的上表面以及端面。第一导电体层141的上表面是第一导电体层141中的与第二导电体层142对置的面。第一导电体层141的端面是将第一导电体层141中的与介电膜130对置的面和与第二导电体层142对置的面连接的面。此外，在俯视基体材料110的第一主面110A时，第一导电体层141的上表面不仅包含第二导电体层142的内侧的区域，也包含第二导电体层142的外侧的区域。换句话说，应力缓和层160与第一导电体层141的上表面以及端面中从第二导电体层142露出的部分的整个面接触。应力缓和层160也与第二导电体层142接触。其中，应力缓和层160在第二区域102，与第一导电体层141的端部的至少一部分接触即可，未必覆盖上面以及端面。另外，应力缓和层160也可以远离第二导电体层142以及介电膜130。
应力缓和层160的材料并不特别限定，可以由电介质、导电体的任意一个来设置，也可以是由它们层叠而成的多层结构。在第一导电体层141为Poly－Si膜的情况下，应力缓和层160例如是由使第一导电体层141热氧化而设置的氧化硅构成的膜。在该情况下，应力缓和层160包含与第一导电体层141所包含的杂质相同的杂质。另外，应力缓和层160也可以是由通过蒸镀法堆积于第一导电体层141的端部的氮化硅构成的膜。在该情况下，应力缓和层160作为杂质包含氢。氮化硅能够通过制法、组成来调整内部应力。例如，通过将硅(Si)相对于氮气(N)的组成比设为1以下，由氮化硅构成的应力缓和层160具有压缩应力。应力缓和层160的形成方法并不限定于上述。例如，也可以通过杂质的注入使第二电介质层132的一部分变质，而在介电膜130的内部形成应力缓和区域。另外，也可以通过氧化等使第二导电体层142的一部分变质，而成为应力缓和层160。
应力缓和层160的内部应力的朝向与第二导电体层142的内部应力的朝向相反。换句话说，在第二导电体层142具有拉伸应力的情况下应力缓和层160具有压缩应力，在第二导电体层142具有压缩应力的情况下应力缓和层160具有拉伸应力。
在从基体材料110的第一主面110A的法线方向俯视时，保护膜150覆盖第二导电体膜140的端部以及应力缓和层160。保护膜150保护第二导电体膜140以及应力缓和层160免受外部应力。保护膜150例如是聚酰亚胺(PI)膜，但也可以是其它有机绝缘体膜，也可以是氧化硅、氮化硅等无机绝缘体膜。保护膜150能够抑制由沿面放电引起的漏电电流的产生。换句话说，能够使电容器100高耐压化。另外，保护膜150能够缓和介电膜130、第二导电体膜140的内部应力。例如，能够通过保护膜150所具有的压缩应力缓和由氮化硅构成的第二电介质层132、由Al构成的第二导电体层142所具有的拉伸应力。由此，能够抑制介电膜130的损伤，并提高电容器100的可靠性。此外，在保护膜150的介电常数比介电膜130大的情况下，能够抑制来自第二导电体膜140的泄漏电场。相反在保护膜150的介电常数比介电膜130小的情况下，能够抑制由第二导电体膜140引起的寄生电容的形成。
如图2所示，在基体材料110的第一主面110A中的沟槽部111的外侧，应力缓和层160的厚度T6比第二导电体膜140的厚度T4小。另外，保护膜150的厚度T5比第二导电体膜140的厚度T4大。在这里，应力缓和层160的厚度T6、第二导电体膜140的厚度T4以及保护膜150的厚度T5是指沿着第三方向Z的厚度(以下，也仅称为“厚度”。)。换言之，厚度T4相当于从介电膜130的上表面130A到第二导电体膜140的上表面140A的高度，厚度T6相当于从第一导电体层141到应力缓和层160的上表面160A的高度，厚度T5相当于从介电膜130的上表面130A到保护膜150的上表面150A的高度。进一步换言之，在各个上表面的位置，以介电膜130的上表面130A为基准，第二导电体膜140的上表面140A比应力缓和层160的上表面160A高，保护膜150的上表面150A比第二导电体膜140的上表面140A高。
接下来，参照图3～图7，对第一实施方式的电容器100的制造方法的一个例子进行说明。图3是表示第一实施方式的电容器的制造方法的流程图。图4是表示在第一导电体层上设置SiO2膜的工序的剖视图。图5是表示对SiO2膜进行图案化来设置应力缓和层的工序的剖视图。图6是表示在第一导电体层上设置Al膜的工序的剖视图。图7是表示对Al膜进行图案化来设置第一导电体层的工序的剖视图。图8是表示设置保护膜以覆盖第二导电体膜的端部以及应力缓和层的工序的剖视图。
在制造电容器100时，首先，准备基板910(S11)。基板910是低电阻硅基板，相当于多个基体材料110连结而成的集合基板。例如，将在从晶锭上切下板状的晶片之后，通过化学机械研磨等研磨处理进行膜厚的调整、以及表面的平坦化之后的结构作为低电阻硅基板910来使用。
接下来，在基板910的第一主面910A侧形成多个沟槽部111(S12)。沟槽部111例如通过利用通过光刻法进行图案化后的光致抗蚀剂层，在相当于基体材料110的区域通过反应性离子蚀刻(RIE)法等干式蚀刻除去低电阻硅基板910的一部分而形成。沟槽部111的形成方法并不特别限定，可以通过湿式蚀刻除去低电阻硅基板910的一部分的方法。此外，采用干式蚀刻，与湿式蚀刻相比，能够在与低电阻硅基板910的第一主面910A正交的方向上进行纵横比较高的深蚀刻，并能够提高多个沟槽部111的密度并提高电容器100的电容值。
接下来，在基板910的第一主面910A侧设置介电膜130(S13)。在该工序中，首先通过800℃～1100℃的热处理对低电阻硅基板910的表面进行热氧化，而形成相当于第一电介质层131的SiO2膜。接下来，通过减压CVD(LP－CVD)法，在SiO2膜上形成相当于第二电介质层132的Si3N4膜。在低压环境下，将低电阻硅基板910的温度设为650℃～800℃，并在SiO2膜上通过使由SiH2CI2(二氯硅烷)以及NH3(氨气)构成的反应气体进行热反应来使Si3N4膜生长。
接下来，设置第一导电体层141(S14)。在该工序中，首先通过减压CVD法，在第二电介质层132上形成Poly－Si(多晶硅)膜。在低压环境下，将低电阻硅基板910的温度设为550℃～650℃，通过使由SiH4(硅烷)构成的反应气体进行热反应，Poly－Si膜生长。接下来，如图4所示，利用通过光刻法进行图案的光致抗蚀剂层，对Poly－Si膜进行蚀刻，以在与多个沟槽部111重叠的区域残余。该进行图案化后的Poly－Si膜相当于第一导电体层141。之后，通过灰化除去光致抗蚀剂层，并通过由超纯水构成的漂洗液对介电膜130以及第一导电体层141进行清洗。
接下来，设置应力缓和层160(S15)。在该工序中，首先，如图4所示，对第一导电体层141的Poly－Si膜进行热氧化，在第一导电体层141的表面设置SiO2膜960。接下来，设置通过光刻法进行图案化后的光致抗蚀剂层991。如图5所示，光致抗蚀剂层991设置为避开与多个沟槽部111重叠的区域，并与Poly－Si膜的端部重叠。接下来，利用光致抗蚀剂层991，通过湿式蚀刻除去SiO2膜960的一部分。进行图案化后的SiO2膜960残余在第一导电体层141的端部上。在蚀刻时残余的SiO2膜960相当于应力缓和层160。在从低电阻硅基板910的第一主面910A的法线方向俯视时，在被应力缓和层160围起的区域，从第一导电体层141的表面除去SiO2膜960而露出第一导电体层141。之后，除去光致抗蚀剂层991并清洗。此外，在应力缓和层160为氮化硅的情况下，代替热氧化例如通过减压CVD法使氮化硅堆积到Poly－Si膜上并成膜。
接下来，设置第二导电体层142(S16)。在该工序中，首先，如图6所示，在介电膜130、第一导电体层141、以及应力缓和层160上设置Al膜942。Al膜942例如通过溅射而成膜。接下来，如图7所示，设置通过光刻法进行图案化后的光致抗蚀剂层992。光致抗蚀剂层992被设置为在从低电阻硅基板910的第一主面910A的法线方向俯视时，与被应力缓和层160围起的区域重叠。接下来，通过蚀刻除去Al膜942的一部分。在从低电阻硅基板910的第一主面910A的法线方向俯视时，进行图案化后的Al膜942残余在第一导电体层141的端部的内侧。在蚀刻时残余的Al膜942相当于第二导电体层142。之后，除去光致抗蚀剂层992并清洗。此外，Al膜942的图案化并不限定于通过蚀刻来除去。例如，也可以是在除去SiO2膜960之后，从光致抗蚀剂层991上形成Al膜942，并与光致抗蚀剂层991一同除去Al膜942的不必要的部分的剥离加工。
接下来，设置保护膜150(S17)。在除去光致抗蚀剂层992之后，通过旋涂法形成PI(聚酰亚胺)膜。接下来，利用通过光刻法进行图案化的光致抗蚀剂层，对PI膜进行蚀刻。通过蚀刻，PI膜被去除只残余与介电膜130、第二导电体层142的端部、以及应力缓和层160重叠的区域。在蚀刻时残余的PI膜相当于保护膜150。PI膜的成膜方法并不限定于旋涂法，也能够使用喷墨法、点胶法、丝网印刷法、苯胺印刷法、凹版印刷法、胶版印刷法等湿法工艺。对于利用PI膜以外的有机绝缘体膜来设置保护膜150的情况也相同。另外，在利用氮化硅等无机绝缘体膜来设置保护膜150的情况下，能够使用CVD、PVD等各种干法工艺。
在形成保护膜150之后，沿着通过保护膜150的切割线BR将低电阻硅基板910分割，而单片化为多个电容器100。此外，切割加工的方法并不特别限定，可通过使用切割锯、激光的一般的方法来实施。
接下来，对其它实施方式进行说明。在以下的各个实施方式中，对于与上述的第一实施方式共用的情况省略描述，仅对不同点进行说明。标注有与第一实施方式相同的附图标记的结构具有与第一实施方式中的结构相同的结构以及功能，并省略详细的说明。对于由相同的结构起到的相同的作用效果不再提及。
＜第二实施方式＞
参照图9，对第二实施方式的电容器200的结构进行说明。图9是示意性地表示第二实施方式的电容器的结构的剖视图。
第二实施方式的电容器200与第一实施方式的电容器100相同，具备基体材料210、第一导电体膜220、具有第一电介质层231和第二电介质层232的介电膜230、具有第一导电体层241和第二导电体层242的第二导电体膜240、保护膜250、以及应力缓和层260。基体材料210具有位于介电膜230侧的第一主面210A和位于第一导电体膜220侧的第二主面210B，并在基体材料210的第一主面210A侧形成有沟槽部311。电容器200具有在俯视基体材料210的第一主面210A时，与第二导电体层242重叠的第一区域201、以及与比第二导电体层242延伸到外侧的第一导电体层241的端部重叠的第二区域202。
第二实施方式的电容器200在应力缓和层260在第一导电体层241的端部避开端面而仅与上表面接触的点，与第一实施方式的电容器100不同。应力缓和层260远离介电膜230，覆盖第一导电体层241的端部的上表面，并与第二导电体层242的端面接触。像这样，应力缓和层260也可以不覆盖第一导电体层241的端部的整个面，只要与第一导电体层241的端部的至少一部分接触也可以远离介电膜230。
＜第三实施方式＞
参照图10，对第三实施方式的电容器300的结构进行说明。图10是示意性地表示第三实施方式的电容器的结构的剖视图。
第三实施方式的电容器300与第一实施方式的电容器100相同，具备基体材料310、第一导电体膜320、具有第一电介质层331和第二电介质层332的介电膜330、具有第一导电体层341和第二导电体层342的第二导电体膜340、保护膜350、以及应力缓和层360。基体材料310具有位于介电膜330侧的第一主面310A和位于第一导电体膜320侧的第二主面310B，并在基体材料310的第一主面310A侧形成有沟槽部311。电容器300具有在俯视基体材料310的第一主面310A时，与第二导电体层342重叠的第一区域301、以及与比第二导电体层342延伸到外侧的第一导电体层341的端部重叠的第二区域302。
第三实施方式的电容器300在应力缓和层360在第一导电体层341的端部避开上表面仅与端面接触的点，与第一实施方式的电容器100不同。应力缓和层360与第二导电体层342非接触。
＜第四实施方式＞
参照图11，对第四实施方式的电容器400的结构进行说明。图11是示意性地表示第四实施方式的电容器的结构的剖视图。
第四实施方式的电容器400与第一实施方式的电容器100相同，具备基体材料410、第一导电体膜420、具有第一电介质层431和第二电介质层432的介电膜430、具有第一导电体层441和第二导电体层442的第二导电体膜440、保护膜450、以及应力缓和层460。基体材料410具有位于介电膜430侧的第一主面410A和位于第一导电体膜420侧的第二主面410B，在基体材料410的第一主面410A侧形成有沟槽部411。电容器400具有在俯视基体材料410的第一主面410A时，与第二导电体层442重叠的第一区域401、以及与比第二导电体层442延伸到外侧的第一导电体层441的端部重叠的第二区域402。
第四实施方式的电容器400在应力缓和层460从第二导电体膜440的端部遍及到电容器400的端部来设置的点，与第一实施方式的电容器100不同。此时，保护膜450设置在第二导电体膜440以及应力缓和层460上。
＜第五实施方式＞
参照图12，对第五实施方式的电容器500的结构进行说明。图12是示意性地表示第五实施方式的电容器的结构的剖视图。
第五实施方式的电容器500与第一实施方式的电容器100相同，具备基体材料510、第一导电体膜520、具有第一电介质层531和第二电介质层532的介电膜530、具有第一导电体层541和第二导电体层542的第二导电体膜540、保护膜550、以及应力缓和层560。基体材料510具有位于介电膜530侧的第一主面510A、和位于第一导电体膜520侧的第二主面510B，并在基体材料510的第一主面510A侧形成有沟槽部511。电容器500具有在俯视基体材料510的第一主面510A时，与第二导电体层542重叠的第一区域501、以及与比第二导电体层542延伸到外侧的第一导电体层541的端部重叠的第二区域502。
第五实施方式的电容器500在第二导电体层542的端部设置在应力缓和层560上的点，与第一实施方式的电容器100不同。应力缓和层560设置在第一导电体层141与第二导电体层142之间。
＜第六实施方式＞
参照图13，对第六实施方式的电容器600的结构进行说明。图13是示意性地表示第六实施方式的电容器的结构的剖视图。
第六实施方式的电容器600与第一实施方式的电容器100相同，具备基体材料610、第一导电体膜620、介电膜630、具有第一导电体层641和第二导电体层642的第二导电体膜640、保护膜650、以及应力缓和层660。基体材料610具有位于介电膜630侧的第一主面610A、和位于第一导电体膜620侧的第二主面610B，并在基体材料610的第一主面610A侧形成有沟槽部611。介电膜630具有位于第二导电体膜640侧的上表面630A。
第六实施方式的电容器600在俯视基体材料610的第一主面610A时第一导电体层641以及第二导电体层642各自的外边缘的至少一部分相互一致的点，与第三实施方式的电容器300不同。换言之，在设置有应力缓和层660的区域，第一导电体层641的端面与第二导电体层642的端面一致。
应力缓和层660设置于介电膜630的上表面630A的一部分。在俯视基体材料610的第一主面610A时，应力缓和层660设置于第一导电体层641的外侧的区域，并与第一导电体层641的端面接触。应力缓和层660的厚度与第一导电体层641的厚度大致相等。这样的应力缓和层660例如通过使在俯视基体材料610的第一主面610A时从第二导电体层642露出的第一导电体层641的端部氧化而形成。
应力缓和层660的厚度以及形成方法并不限定于上述。应力缓和层660的厚度也可以比第一导电体层641的厚度大。换言之，应力缓和层660也可以与第二导电体层642的端面接触。应力缓和层660的厚度也可以比第一导电体层641的厚度小。应力缓和层660例如通过在介电膜630形成凸部，并使该凸部变质而形成。或者，也可以通过在介电膜730上堆积绝缘性材料而形成。
＜第七实施方式＞
参照图14以及图15，对第七实施方式的电容器700的结构进行说明。图14是示意性地表示第七实施方式的电容器的结构的剖视图。图15是示意性地表示第七实施方式的电容器的变形例的结构的剖视图。
第七实施方式的电容器700与第六实施方式的电容器600相同，具备基体材料710、第一导电体膜720、介电膜730、具有第一导电体层741和第二导电体层742的第二导电体膜740、保护膜750、以及应力缓和层760。基体材料710具有位于介电膜730侧的第一主面710A、和位于第一导电体膜720侧的第二主面710B，在基体材料710的第一主面710A侧形成有沟槽部711。介电膜730具有位于第二导电体膜740侧的上表面730A。
第七实施方式的电容器700在应力缓和层760设置于第一导电体层741的内侧的区域的点，与第六实施方式的电容器600不同。应力缓和层760设置在第一导电体层741与介电膜730之间。在俯视基体材料710的第一主面710A时，应力缓和层760的外侧的端面与第一导电体层741的端面一致，应力缓和层760的上表面被第一导电体层741覆盖。
在图14所示的构成例中，应力缓和层760设置于沟槽部711的外侧。应力缓和层760例如通过使第一导电体层741的一部分氧化而形成。在使第一导电体层741的一部分氧化的情况下，也可以将大气中的氧供给至第一导电体层741的露出的端面，也可以将介电膜730中的氧供给至第一导电体层741的下表面。
在图15所示的变形例中，应力缓和层760设置于包含沟槽部711的内侧的区域。在沟槽部711的内侧，应力缓和层760沿着介电膜730的上表面730A形成为筒状。进一步，应力缓和层760也可以设置为在俯视基体材料710的第一主面710A时，与第一导电体层741或者第二导电体层742的整体重叠。
＜第八实施方式＞
参照图16，对第八实施方式的电容器800的结构进行说明。图16是示意性地表示第八实施方式的电容器的结构的剖视图。
第八实施方式的电容器800与第六实施方式的电容器600相同，具备基体材料810、第一导电体膜820、介电膜830、具有第一导电体层841和第二导电体层842的第二导电体膜840、保护膜850、以及应力缓和区域860。应力缓和区域860是应力缓和部的一个方式，相当于第六实施方式中的应力缓和部660。基体材料810具有位于介电膜830侧的第一主面810A、和位于第一导电体膜820侧的第二主面810B，并在基体材料810的第一主面810A侧形成有沟槽部811。介电膜830具有位于第二导电体膜840侧的上表面830A。
第八实施方式的电容器800在应力缓和区域860形成于介电膜830的内部的点，与第六实施方式的电容器600不同。应力缓和区域860形成于包含介电膜830的上表面的一部分。在俯视基体材料810的第一主面810A时，应力缓和区域860从第二导电体膜840的内侧的区域遍及到外侧的区域来形成，并与第二导电体膜840的端面重叠。应力缓和区域860例如通过向介电膜830注入杂质来形成。这样的杂质的注入例如在设置第一导电体层841或者第二导电体层842之后，通过向介电膜830的上表面830A的离子掺杂处理来实施。
此外，在俯视基体材料810的第一主面810A时，若应力缓和区域860与第二导电体膜840的端面重叠，则也可以不设置于第二导电体膜840的内侧的区域而设置于外侧的区域。换言之，在俯视基体材料810的第一主面810A时，应力缓和区域860的沟槽部811侧的端面也可以与第二导电体膜840的端面一致。与图15所示的第七实施方式的变形例相同，应力缓和区域860也可以形成于包含沟槽部811的内侧的区域。
综上所述，根据本发明的一个方式，提供一种电容器100，还具备：基体材料110，具有相互对置的第一主面110A和第二主面110B，并在第一主面110A侧形成有沟槽部111；介电膜130，在基体材料110的第一主面110A侧设置于包含沟槽部111的内侧的区域；导电体膜140，具有第一导电体层141和第二导电体层142，其中，第一导电体层141设置于包含沟槽部111的内侧的区域且是介电膜130上，第二导电体层142设置在第一导电体层141上；以及应力缓和层160，与第一导电体层141的端部的至少一部分接触来设置，在基体材料110的第一主面110A中的沟槽部111的外侧，应力缓和层160的厚度T6比导电体膜140的厚度T4小。
另外，根据本发明的另一方式，提供一种电容器100，还具备：基体材料110，具有相互对置的第一主面110A和第二主面110B，并在第一主面110A侧形成有沟槽部111；介电膜130，在基体材料110的第一主面110A侧设置于包含沟槽部111的内侧的区域；导电体膜140，具有第一导电体层141和第二导电体层142，其中，第一导电体层141设置在包含沟槽部111的内侧的区域且是介电膜130上，第二导电体层142设置在第一导电体层141上；以及应力缓和层160，与第一导电体层141的端部的至少一部分接触来设置，应力缓和层160的残余应力的朝向与第二导电体层142的残余应力的朝向相反。
根据上述方式，能够缓和集中于第二导电体层的端部的内部应力向介电膜的传递，并抑制由介电膜的损伤引起的绝缘性的降低、由上部电极和下部电极的短路引起的动作不良。换句话说，即使是比上部电极以及下部电极为平板状的电容器容易产生介电膜的损伤的沟槽电容器，也能够提高电容器的可靠性。
也可以将应力缓和层660设置于介电膜630中的与第一导电体层641对置的上表面630A。由此，通过在从第二导电体膜朝向介电膜的内部应力的传递路径上配置应力缓和层，能够更有效地抑制介电膜的损伤。
也可以在俯视基体材料710的第一主面710A时，应力缓和层760设置于第一导电体层741的内侧的区域。
也可以将应力缓和层760也设置于包含沟槽部711的内侧的区域。由此，由于能够遍及宽范围缓和第二导电体膜的应力，所以能够进一步抑制介电膜的损伤。另外，由于应力缓和层与应力容易集中的沟槽部的角部对置地设置，所以能够抑制在沟槽部的角部的介电膜的损伤。
也可以在俯视基体材料610的第一主面610A时，应力缓和层660设置于第一导电体层641的外侧的区域。
也可以将应力缓和区域860形成于介电膜830的内部。
也可以在俯视基体材料610的第一主面610A时，第一导电体层641的端面与第二导电体层642的端面一致。
也可以在俯视基体材料110的第一主面110A时，第一导电体层141的端面位于第二导电体层142的外侧。
也可以应力缓和层160与第一导电体层141的上表面以及端面中的至少一方接触来设置。
也可以应力缓和层260覆盖第一导电体层241的端部的上表面整体。
也可以应力缓和层360覆盖第一导电体层341的端部的端面整体。
也可以应力缓和层360与第二导电体层342非接触。即使应力缓和层远离内部应力所集中的第二导电体层的端部，通过应力缓和层与作为该内部应力的传递路径的第一导电体层的端部接触，也能够缓和该内部应力向介电膜的传递。
也可以应力缓和层560设置在第一导电体层541与第二导电体层542之间。由此，能够进一步有效地缓和集中于第二导电体层的端部的内部应力向介电膜的传递。
也可以第二导电体层142具有拉伸应力，应力缓和层160具有压缩应力。由此，能够通过应力缓和层的压缩应力抵消第二导电体层的拉伸应力的至少一部分。
也可以第一导电体层141由作为杂质包含磷、硼以及砷的至少任意一个的硅系半导体构成。由此，在基体材料为低电阻硅基板的情况下，能够减小在第一导电体层产生的针对基体材料的热应力。
也可以应力缓和层160由作为杂质包含磷、硼以及砷的至少任意一个的氧化硅构成。由此，能够将通过对由作为杂质包含磷、硼以及砷的至少任意一个的硅系半导体构成的第一导电体层进行热氧化而形成于表面的氧化膜作为应力缓和层来使用。因此，与通过真空蒸镀等来设置的应力缓和层相比能够使制造简单化。另外，能够提高应力缓和层相对于第一导电体层的紧贴性。
应力缓和层160也可以由作为杂质包含氢的氮化硅构成。由此，能够获得与上述相同的效果。
也可以还具备保护膜150，该保护膜150避开第二导电体层142的至少一部分来设置。由此，能够抑制由沿面放电引起的漏电电流的产生，并能够使电容器高耐压化。
综上所述，根据本发明的一个方式，提供一种电容器的制造方法，包含：准备具有相互对置的第一主面110A以及第二主面110B的基体材料110的工序；在基体材料110的第一主面110A侧形成沟槽部111的工序；在基体材料110的第一主面110A侧在包含沟槽部111的内侧的区域设置介电膜130的工序；在包含沟槽部111的内侧的区域且是介电膜130上设置第一导电体层141的工序；设置应力缓和层160以与第一导电体层141的端部的至少一部分接触的工序；以及在第一导电体层141上设置第二导电体层142的工序，在基体材料110的第一主面110A中的沟槽部111的外侧，应力缓和层160的厚度T6比由第一导电体层141以及第二导电体层142构成的导电体膜140的厚度T4小。
根据上述方式，能够缓和集中于第二导电体层的端部的内部应力向介电膜的传递，并抑制由介电膜的损伤引起的绝缘性的降低、由上部电极与下部电极的短路引起的动作不良。换句话说，即使是比上部电极以及下部电极为平板状的电容器容易产生介电膜的损伤的沟槽电容器，也能够提高电容器的可靠性。
第一导电体层141由作为杂质包含磷、硼以及砷的至少任意一个的硅系半导体构成，设置应力缓和层160的工序也可以包含通过使硅系半导体热氧化来设置氧化硅的工序。由此，能够将对第一导电体层进行热氧化而形成于表面的氧化膜作为应力缓和层来使用，其中，第一导电体层由作为杂质包含磷、硼以及砷的至少任意一个的硅系半导体构成。因此，与通过真空蒸镀等来设置应力缓和层的工序相比，能够使制造简单化。另外，能够提高应力缓和层针对第一导电体层的紧贴性。
第一导电体层141由作为杂质包含磷、硼以及砷的至少任意一个的硅系半导体构成，设置应力缓和层160的工序也可以包含使氮化硅堆积在硅系半导体上的工序。由此，能够获得与上述相同的效果。
也可以进一步包含在应力缓和层160以及第二导电体层142上设置保护膜150的工序。由此，能够抑制由沿面放电引起的漏电电流的产生，并能够使电容器高耐压化。
如以上说明的那样，根据本发明的一个方式，能够提供一种能够提高可靠性的电容器。
此外，以上说明的实施方式是为了容易理解本发明的方式，并不是用于限定地解释本发明的内容。本发明可以不脱离其主旨地进行变更/改进，并且其等价物也包含于本发明。即，本领域技术人员对各实施方式适当地施加设计变更而成的结构，只要具备本发明的特征，也包含于本发明的范围。例如，各实施方式所具备的各要素及其配置、材料、条件、形状、尺寸等并不限定于例示出的内容而能够适当地变更。另外，各实施方式所具备的各要素只要在技术上可行就能够进行组合，对各要素进行组合而成的结构只要包含本发明的特征也包含于本发明的范围内。
附图标记说明
100…电容器；101…第一区域；102…第二区域；110…基体材料；110A…第一主面；110B…第二主面；111…沟槽部；120…第一导电体膜；130…介电膜；131…第一电介质层；132…第二电介质层；140…第二导电体膜；141…第一导电体层；142…第二导电体层；150…保护膜；160…应力缓和层。

Claims (12)

1.一种电容器，具备：
基体材料，具有相互对置的第一主面和第二主面，并在上述第一主面侧形成有沟槽部；
介电膜，在上述基体材料的上述第一主面侧被设置于包含上述沟槽部的内侧的区域；
导电体膜，具有第一导电体层和第二导电体层，其中，上述第一导电体层设置于包含上述沟槽部的内侧的区域且在上述介电膜上，上述第二导电体层设置于上述第一导电体层上；以及
应力缓和部，与上述第一导电体层的端部的至少一部分接触来设置，
在上述基体材料的上述第一主面中的上述沟槽部的外侧，上述应力缓和部的厚度比上述导电体膜的厚度小，
上述应力缓和部设置于上述介电膜中的与上述第一导电体层对置的上表面，
在俯视上述基体材料的上述第一主面时，上述应力缓和部设置于上述第一导电体层的内侧的区域，
上述应力缓和部设置于包含上述沟槽部的内侧的区域。
2.一种电容器，具备：
基体材料，具有相互对置的第一主面和第二主面，并在上述第一主面侧形成有沟槽部；
介电膜，在上述基体材料的上述第一主面侧被设置于包含上述沟槽部的内侧的区域；
导电体膜，具有第一导电体层和第二导电体层，其中，上述第一导电体层设置于包含上述沟槽部的内侧的区域且在上述介电膜上，上述第二导电体层设置于上述第一导电体层上；以及
应力缓和部，与上述第一导电体层的端部的至少一部分接触来设置，
在上述基体材料的上述第一主面中的上述沟槽部的外侧，上述应力缓和部的厚度比上述导电体膜的厚度小，
上述应力缓和部形成于上述介电膜的内部。
3.一种电容器，具备：
基体材料，具有相互对置的第一主面和第二主面，并在上述第一主面侧形成有沟槽部；
介电膜，在上述基体材料的上述第一主面侧被设置于包含上述沟槽部的内侧的区域；
导电体膜，具有第一导电体层和第二导电体层，其中，上述第一导电体层设置于包含上述沟槽部的内侧的区域且在上述介电膜上，上述第二导电体层设置于上述第一导电体层上；以及
应力缓和部，与上述第一导电体层的端部的至少一部分接触来设置，
上述应力缓和部的残余应力的朝向与上述第二导电体层的残余应力的朝向相反，
上述应力缓和部设置于上述介电膜中的与上述第一导电体层对置的上表面，
在俯视上述基体材料的上述第一主面时，上述应力缓和部设置于上述第一导电体层的内侧的区域，
上述应力缓和部设置于包含上述沟槽部的内侧的区域。
4.一种电容器，具备：
基体材料，具有相互对置的第一主面和第二主面，并在上述第一主面侧形成有沟槽部；
介电膜，在上述基体材料的上述第一主面侧被设置于包含上述沟槽部的内侧的区域；
导电体膜，具有第一导电体层和第二导电体层，其中，上述第一导电体层设置于包含上述沟槽部的内侧的区域且在上述介电膜上，上述第二导电体层设置于上述第一导电体层上；以及
应力缓和部，与上述第一导电体层的端部的至少一部分接触来设置，
上述应力缓和部的残余应力的朝向与上述第二导电体层的残余应力的朝向相反，
上述应力缓和部形成于上述介电膜的内部。
5.根据权利要求1～4中任一项所述的电容器，其中，
在俯视上述基体材料的上述第一主面时，上述应力缓和部设置于上述第一导电体层的外侧的区域。
6.根据权利要求1～4中任一项所述的电容器，其中，
在俯视上述基体材料的上述第一主面时，上述第一导电体层的端面与上述第二导电体层的端面一致。
7.根据权利要求1～4中任一项所述的电容器，其中，
在俯视上述基体材料的上述第一主面时，上述第一导电体层的端面位于上述第二导电体层的外侧。
8.根据权利要求1～4中任一项所述的电容器，其中，
上述应力缓和部与上述第二导电体层非接触。
9.根据权利要求1～4中任一项所述的电容器，其中，
上述第一导电体层由作为杂质包含磷、硼以及砷的至少任意一个的硅系半导体构成。
10.根据权利要求9所述的电容器，其中，
上述应力缓和部由作为杂质包含磷、硼以及砷的至少任意一个的氧化硅构成。
11.根据权利要求1～4中任一项所述的电容器，其中，
上述应力缓和部由作为杂质包含氢的氮化硅构成。
12.根据权利要求1～4中任一项所述的电容器，其中，
还具备保护膜，该保护膜避开上述第二导电体层的至少一部分来设置。
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