JP2022080628A - 半導体装置 - Google Patents

Abstract

【課題】誘電膜の角張っている箇所にかかる電界集中を緩和して耐圧の低下を抑制する半導体装置を提供する。【解決手段】半導体装置は、パターン形成されて端部を有する、誘電膜及び当該誘電膜を挟む一対の導電膜を備え、一対の導電膜の一方は、高電位側電極と電気的に接続し、一対の導電膜の他方は、低電位側電極と電気的に接続している。高電位側電極と電気的に接続している導電膜がＮ型半導体であり、低電位側電極と電気的に接続している導電膜がＰ型半導体である。【選択図】図１

Description

本発明は、半導体装置、特にコンデンサに関するものである。

導電性のキャパシタ電極層を誘電膜と交互に配列させたトレンチ充填物を含むトレンチキャパシタが知られている（特許文献１参照）。特許文献１では、トレンチ開口内に充填されたトレンチ充填物によって高い静電容量密度を達成している。

国際公開第２００８／１３９３９３号

特許文献１では、導電性のキャパシタ電極層を誘電膜と交互に配列させた積層配列が基板の上面上に延在されており、キャパシタ端子と接続している。当該積層配列中の誘電膜において、角張っている箇所は、電界集中が発生しやすく、当該箇所の耐圧が低下するおそれがある。

本発明は、上記のような事情に鑑み成されたものであり、誘電膜の角張っている箇所にかかる電界集中を緩和して耐圧の低下を抑制する半導体装置を提供することを目的とする。

上述の課題を解決するため、本発明の一態様に係る半導体装置において、誘電膜を挟む一対の導電膜の一方は、高電位側電極と電気的に接続している。誘電膜を挟む一対の導電膜の他方は、低電位側電極と電気的に接続している。また、高電位側電極と電気的に接続している導電膜がＮ型半導体であり、低電位側電極と電気的に接続している導電膜がＰ型半導体である。

本発明の一態様によれば、誘電膜の角張っている箇所にかかる電界集中を緩和して耐圧の低下を抑制する半導体装置を提供することができる。

図１は、本実施形態に係る半導体装置の構成を示す模式的な断面図である。 図２は、基板１の主面を基準にしたときの、図１の俯瞰図である。 図３は、図１における溝２の底面における導電膜３及び導電膜４のキャリア空乏の様子を模式的に示す図である。 図４は、導電膜をすべてＮ型半導体で構成した場合の、溝２の底面における導電膜３のキャリア空乏の様子を模式的に示す図である。 図５は、図１における端部１０における導電膜３及び導電膜４のキャリア空乏の様子を模式的に示す図である。 図６は、図１に示す半導体装置の製造方法の工程を示す断面図である（その１）。 図７は、図１に示す半導体装置の製造方法の工程を示す断面図である（その２）。 図８は、図１に示す半導体装置の製造方法の工程を示す断面図である（その３）。 図９は、図１に示す半導体装置の製造方法の工程を示す断面図である（その４）。 図１０は、図１に示す半導体装置の製造方法の工程を示す断面図である（その５）。 図１１は、本実施形態に係る他の半導体装置の構成を示す模式的な断面図である。

以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含んでいる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。

また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に限定されない。例えば、「何らかの電気的作用を有するもの」には、電極、配線、スイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。

図１及び図２を参照して、本実施形態に係る半導体装置２０の構成を説明する。図１は、後述する溝２の短手方向に沿った断面図である。図２は、後述する主面１Ａを基準にしたときの、図１の俯瞰図である。本実施形態に係る半導体装置２０は、基板１を備える。基板１は、主面１Ａと、主面１Ａに形成された溝２と、を有する。溝２は、側面２Ａ及び底面２Ｂを有する。図２に示すように、側面２Ａは曲面を有している。側面２Ａの角部が曲面であると被覆よく誘電膜５等を形成することできるため好ましい。

半導体装置２０は、さらに、主面１Ａ、側面２Ａ、及び底面２Ｂに沿って積層されている導電膜３、導電膜４、及び誘電膜５を備える。図２に示すように、導電膜３、導電膜４、及び誘電膜５は環状であるがこれに限られず、矩形状であってもよい。導電膜３、導電膜４、及び誘電膜５によりコンデンサを構成している。相互に対向している導電膜３及び導電膜４は（一対の導電膜ともいう）は、主面１Ａに相互に離間して積層され、かつ、パターン形成されている。一対の導電膜の一方は、高電位側電極７と電気的に接続し、一対の導電膜の他方は、低電位側電極８と電気的に接続している。誘電膜５は、主面１Ａに導電膜３又は導電膜４と交互に配置され、かつ、パターン形成されている。図１では、導電膜３が１層、導電膜４及び誘電膜５が複数（２層以上）備えられている半導体装置２０を示しているがこれに限られず、誘電膜５が正の電圧が印加されているもの（例えば、基板１、導電膜３など）及びが負の電圧が印加されているもの（例えば、導電膜４など）に挟まれていればよく、例えば、導電膜３、導電膜４、及び誘電膜５のそれぞれが複数備えられている構成であってもよい。

基板１は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、及び酸化ガリウム（Ｇａ_２Ｏ_３）からなる群から選択される１つを含む単結晶基板又は多結晶基板であり、特に加工性の高い単結晶シリコン基板を基板１に用いることが好ましい。単結晶シリコン基板を用いるによって、微細加工が可能となり、高集積化することができ、静電容量密度の高いコンデンサなどの半導体装置を製造することができる。

また、基板１には、Ｎ型又はＰ型の不純物が高濃度にドープされ、後述する導電膜と同様に基板１は導電性を有する導電性基板である。例えば、抵抗率が１×１０^－４～１×１０^－５Ωｃｍ^２程度の高不純物濃度のシリコン基板などを基板１に用いることができる。本実施形態では、基板１はＮ型の不純物がドープされており、正の電圧が印加される高電位側電極７と電気的に接続している。図１に示すように、基板１と最近接している導電膜４が、基板１と誘電膜５を介して接触することにより、静電容量密度を高くすることができる。

半導体装置２０は、少なくとも溝２及び主面１Ａに交互に積層された少なくとも１層の導電膜３、少なくとも１層の導電膜４、及び少なくとも１層の誘電膜５を備える。本実施形態では、１層の導電膜３、２層の導電膜４、及び３層の誘電膜５が、溝２に埋め込まれ、かつ、溝２の側面２Ａ及び底面２Ｂ、並びに主面１Ａに交互に積層されている。導電膜３及び導電膜４は誘電膜５によって互いに電気的に絶縁されている。１層の導電膜３、２層の導電膜４、及び３層の誘電膜５の各々は、主面１Ａ、溝の内部（側面２Ａ及び底面２Ｂ）に連続して延在している。

導電膜３、導電膜４、及び誘電膜５の各々は、例えば、フォトリソグラフィ技術を用いてパターン形成されるため、端部１０を有する。本明細書等において、「端部」とは、パターン形成されたものの中央部から各単一方向において最も離れた部分をいう。

また、図１に示すように、溝２の側面２Ａと基板１の主面１Ａ、及び溝２の側面２Ａと底面２Ｂは、互いに直交しており、当該直交箇所（角部ともいう）上にも導電膜３、導電膜４、及び誘電膜５の各々が設けられている。導電膜３、導電膜４、及び誘電膜５において、当該角部上に位置する箇所を本明細書等では「屈曲部」という。本実施形態において、導電膜３、導電膜４、及び誘電膜５の各々は屈曲部１１を有している。また、角部は曲面を有していてもよい。角部が曲面であると被覆よく誘電膜５等を形成することできるため好ましい。

誘電膜５における端部１０及び屈曲部１１は、角張っている箇所を含むため、電界集中が発生しやすく、当該箇所の耐圧が低下するおそれがあるが、後述のように、導電膜３及び導電膜４は、互いに異なる導電性を有し、導電膜３及び導電膜４に適切な電圧を印加することにより、誘電膜５の電界集中を緩和することができる。

導電膜３及び導電膜４は、上述のように互いに異なる導電性を有している。例えば、導電膜３はＮ型半導体であり、導電膜４はＰ型半導体である。また、図１に示すように、基板１と導電膜４との間に誘電膜５が設けられている。

導電膜３及び導電膜４は、例えば、多結晶シリコン膜を用いることができる。多結晶シリコン膜は、例えば、低圧ＣＶＤ法等により形成することができ、被覆性のよい導電膜３及び導電膜４を得ることができる。これにより、溝２のアスペクト比が大きくても溝２の内部に被覆よく導電膜３及び導電膜４を形成することでき、静電容量密度の高い半導体装置を製造することができる。

誘電膜５は、例えば、酸化シリコン膜又は窒化シリコン膜を用いることができる。膜応力の小さい酸化シリコン膜を用いることにより、高電圧での動作が可能となる。また、誘電率の高い窒化シリコン膜を用いることにより、静電容量密度を向上させることができる。絶縁破壊電界及び比誘電率の高い材料を用いることにより、耐圧及び誘電率の高い誘電膜を形成することができる。このため、耐圧及び静電容量密度の高い半導体装置を製造することができる。

また、誘電膜５が、相互に異なる材料からなる複数の誘電膜の積層による多層構造であってもよく、例えば、相対的に誘電率は高いが膜応力が大きい窒化シリコン膜と、相対的に誘電率が低いが膜応力の小さい酸化シリコン膜を積層して誘電膜５を形成する。これにより、所望の厚みを確保し、かつ、誘電率と応力のバランスのとれた、誘電率の高い誘電膜５を形成することができる。

高電位側電極７は、層間絶縁膜６に設けられている開口を介して基板１及び導電膜３と電気的に接続している。低電位側電極８は、層間絶縁膜６に設けられている開口を介して導電膜４と電気的に接続している。高電位側電極７及び低電位側電極８としては、例えば、金属材料を用いることができ、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）などの金属材料、チタン／ニッケル／銀（Ｔｉ／Ｎｉ／Ａｇ）、チタン／アルミニウム（Ｔｉ／Ａｌ）などの積層膜等を用いることができる。

図１に示す半導体装置２０はコンデンサとして機能し、当該コンデンサの基本的な動作について説明する。高電位側電極７に正の電圧を印加し、低電位側電極８に負の電圧を印加する。これにより、基板１、導電膜３、及び導電膜４の相互間に配置されている誘電膜５の内部で分極が起こり、静電容量が発生する。導電膜３、導電膜４、及び誘電膜５が積層されて溝２に埋め込まれており、これらがコンデンサとして機能する。本実施形態では、各コンデンサが並列接続されているので、基板面積あたりの容量密度を高くすることができる。

図３に、高電位側電極７に正の電圧を印加し、低電位側電極８に負の電圧を印加ときの、溝２の底面２Ｂの角部における導電膜３及び導電膜４のキャリア空乏の様子を模式的に示す。基板１及び導電膜３には正の電圧が印加され、導電膜４には負の電圧が印加される。このとき、導電膜４と基板１の間の誘電膜５には当該導電膜４側に電界が発生し、溝２の角部に由来する誘電膜５における屈曲部では電界集中が起こるため、特に強い電界が発生する。

ここで、導電膜４はＰ型半導体であるため、誘電膜５における屈曲部付近で多数キャリアの空乏化が起こり、空乏領域９が形成される。空乏化した半導体（空乏領域９）は絶縁体として機能するため、誘電膜５の電界を緩和する。当該現象は導電膜３と導電膜４との間の誘電膜５における屈曲部でも同様に起こる。さらに、導電膜３と導電膜４との間の誘電膜５においては、導電膜４側へ電界が発生するため、Ｎ型半導体である導電膜３においても多数キャリアの空乏化が起こり、誘電膜５の電界を緩和する。すなわち、全ての誘電膜５における屈曲部において電界緩和効果が起こるため、半導体装置の耐圧を向上させることができる。

一方、導電膜をすべてＮ型半導体で構成した場合の、導電膜のキャリア空乏の様子を比較例として図４に示す。この場合、低電位側電極８に接続される導電膜３がＮ型半導体で構成されるため、基板１と最も近接している導電膜３と基板１との間に配置される誘電膜５において、当該導電膜３側に発生する電界による多数キャリアの空乏は起こらず、誘電膜５における屈曲部の電界集中は緩和されない。このことは、基板１から２番目に近接している導電膜３（図４では、基板１から２番目に遠い導電膜３）と基板１から３番目に近接している導電膜３（図４では、基板１から最も遠い導電膜３）の間に配置される誘電膜５においても同様である。

したがって、すべての導電膜をＮ型半導体で構成した場合は、基板１と最も近接している導電膜３と基板１との間に配置される誘電膜５、及び、基板１から２番目に近接している導電膜３と基板１から３番目に近接している導電膜３の間に配置される誘電膜５に発生する電界集中により半導体装置としての耐圧が低下してしまう。

しかし、本実施形態では、高電位側電極７に接続している導電膜３をＮ型半導体、低電位側電極８に接続している導電膜４をＰ型半導体でそれぞれ構成しており、誘電膜５における屈曲部での電界緩和が起こるため、半導体装置の耐圧を向上させることができる。

ここでは、溝２の内部に積層される導電膜の層数の合計が３層（導電膜３が１層、導電膜４が２層）で場合について例示的に説明したがこれに限られず、例えば、導電膜が１層（図３では、基板１から最も近接している導電膜４）のみであってもよい。これにより、製造工程を短縮することができる。

また、積層される導電膜３、導電膜４、及び誘電膜５の層数が多いほど、単位面積当たりの静電容量密度をより高くすることができる。したがって、導電膜３及び導電膜４の層数の合計が４層以上であってもよい。基板１、並びに導電膜３及び導電膜４の相互間に配置される誘電膜５の層数は、導電膜３及び導電膜４の層数の合計と同数である。

さらに、図５に示すように、誘電膜５の端部においても屈曲部と同様に多数キャリアの空乏化が起こり、空乏領域９が形成される。空乏化した半導体（空乏領域９）は絶縁体として機能するため、誘電膜５の電界を緩和する。屈曲部と同様、全ての誘電膜５における端部において電界緩和効果が起こるため、半導体装置の耐圧を向上させることができる。

以下に、図面を参照して、本実施形態に係る半導体装置の製造方法を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、これ以外の種々の製造方法により実現可能である。

まず、基板１を用意する。基板１は、例えば、単結晶シリコン基板を用いることができる。

次に、図６に示すように、基板１の主面１Ａに溝２を形成する。溝２は、側面２Ａ及び底面２Ｂを有する。側面２Ａは曲面を有している。側面２Ａの角部が曲面であると被覆よく誘電膜５等を形成することできるため好ましい。溝２は、次のようにして形成することができる。まず、基板１の主面１Ａにマスク材を形成する。マスク材としては酸化シリコン膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。次に、マスク材上にレジストをパターニングする。パターニングの方法としては、一般的なフォトリソグラフィ技術を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。マスク材は、溝２が形成される部分に開口を有する。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。次に、レジストを酸素プラズマや硫酸等で除去する。このようにして形成したマスク材を用いて、ドライエッチング又はウェットエッチングによって、マスク材の開口から表出する基板１をエッチングし、溝２を形成する。溝２を形成した後、マスク材に用いた酸化シリコン膜を除去する。

次に、図７に示すように、溝２の側面２Ａ及び底面２Ｂ、並びに基板１の主面１Ａに、基板１を覆うように誘電膜５を形成する。誘電膜５としては、例えば、酸化シリコン膜、窒化シリコン膜等を用いることができ、形成方法としては熱酸化法、熱ＣＶＤ法等を用いることができる。また、熱ＣＶＤ法を用いる際は減圧条件にすることによって溝２が深い場合にも被覆良く酸化シリコン膜を形成することができる。誘電膜５の膜厚は、例えば、８０００Åである。

さらに、誘電膜５を覆うように導電膜４を形成する。導電膜４としては、例えば、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）などのＰ型の導電性を付与する不純物をドープした多結晶シリコン膜を用いることができ、ＣＶＤ法等を用いて多結晶シリコン膜を形成した後、Ｐ型の導電性を付与する不純物を多結晶シリコン膜にドープすることによって形成することができる。多結晶シリコン膜にドープするＰ型の導電性を付与する不純物の濃度は、例えば、１×１０^１９～１×１０^２０ｃｍ^－３である。

その後、導電膜４を覆うように、さらに誘電膜５、導電膜３、誘電膜５、及び導電膜４を順に形成する。導電膜３としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）などのＮ型の導電性を付与する不純物をドープした多結晶シリコン膜を用いることができ、ＣＶＤ法等を用いて多結晶シリコン膜を形成した後、Ｎ型の導電性を付与する不純物を多結晶シリコン膜にドープすることによって形成することができる。多結晶シリコン膜にドープするＮ型の導電性を付与する不純物の濃度は、例えば、１×１０^１９～１×１０^２０ｃｍ^－３である。

また、導電膜３及び導電膜４の膜厚は、例えば、４０００Åである。図７に示すように、導電膜３、導電膜４、及び誘電膜５の各々は屈曲部１１を有する。

次に、図８に示すように、基板１及び各導電膜（導電膜３及び導電膜４）に達する開口を形成、及び導電膜３、導電膜４、及び誘電膜５をパターン形成し、それぞれに端部１０を形成する。当該開口及び当該端部１０は、一般的なフォトリソグラフィ技術を用いてパターニングを行い、レジスト等のマスク材を用いて、ドライエッチング又はウェットエッチングすることによりそれぞれを順次形成することができる。

次に、図９に示すように、層間絶縁膜６を形成する。層間絶縁膜６は、基板１及び各導電膜（導電膜３及び導電膜４）に達する開口の側面及び底面を沿うように形成されている。層間絶縁膜６としては、誘電膜５と同じ材料を用いてもよいし、異なる材料を用いてもよく、例えば、酸化シリコン膜及び窒化シリコン膜等を用いることができる。

次に、図１０に示すように、基板１及び各導電膜（導電膜３及び導電膜４）に達する開口を層間絶縁膜６に形成する。当該開口は、一般的なフォトリソグラフィ技術を用いてパターニングを行い、レジスト等のマスク材を用いて、ドライエッチングすることによりそれぞれを形成することができる。

その後、図１に示すように、当該開口を埋め込むように高電位側電極７及び低電位側電極８を形成する。高電位側電極７は、基板１及び導電膜３と電気的に接続しており、低電位側電極８は、導電膜４と電気的に接続している。

以上の工程により、図１に示す半導体装置２０を製造することができる。

本実施形態によれば、誘電膜が高電位側電極に接続しているＮ型半導体の導電膜又は基板と低電位側電極に接続しているＰ型半導体の導電膜との間に設けられているため、当該誘電膜における屈曲部での電界緩和が起こるため、半導体装置の耐圧を向上させることができる。また、誘電膜と導電膜とが交互に配置されるため、単位面積当たりの静電容量密度を向上させることができる。

（その他の実施形態）
上述の実施形態は、本発明を実施する形態の例である。このため、本発明は、上述の実施形態に限定されることはなく、これ以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計などに応じて種々の変更が可能であることは言うまでもない。

このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。

上記実施形態では、溝２が１つであったが、主面１Ａに複数の溝２を形成してもよい。また、導電膜３がＮ型半導体であり、導電膜４がＰ型半導体である構成を例示的に説明したが、これに限られない。

例えば、図１１に示すように、半導体装置２０Ａが、基板１と最近接している導電膜をＮ型半導体である導電膜３であり、当該導電膜３が高電位側電極７と電気的に接続し、基板１及び導電膜４が低電位側電極８と電気的に接続している構成であってもよい。

また、この他、上記実施形態では、基板１が導電性を有する場合を説明したが、基板１がガラス基板などの非導電性基板であってもよい。基板が絶縁性を有することで素子分離を容易に行うことができ、短絡などを防止しやすくなる。

さらに、導電膜としてＮ型又はＰ型の多結晶シリコン膜を用いて説明したが、その他に半導体材料を用いてもよい。さらに、導電膜として、金属などの他の導電性のある材料であってもよい。例えば、導電型の多結晶の炭化シリコン（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）、アルミニウム（Ａｌ）を用いてもよい。

１ 基板
１Ａ 主面
２ 溝
２Ａ 側面
２Ｂ 底面
３、４ 導電膜
５ 誘電膜
６ 層間絶縁膜
７ 高電位側電極
８ 低電位側電極
９ 空乏領域
１０ 端部
１１ 屈曲部
２０、２０Ａ 半導体装置

Claims (8)

1. 基板と、
   前記基板の主面に相互に離間して積層され、かつ、パターン形成されている複数の導電膜と、
   前記主面に前記複数の導電膜と交互に配置され、かつ、パターン形成されている複数の誘電膜と、
   前記複数の導電膜のうち相互に対向している一対の導電膜の一方と電気的に接続している高電位側電極と、
   前記一対の導電膜の他方と電気的に接続している低電位側電極を備え、
   前記高電位側電極と電気的に接続している前記導電膜がＮ型半導体であり、
   前記低電位側電極と電気的に接続している前記導電膜がＰ型半導体である、
   ことを特徴とする半導体装置。
2. 基板と、
   前記基板の主面に相互に離間して積層されている、端部を有する複数の導電膜と、
   前記主面に前記複数の導電膜と交互に配置されている、端部を有する複数の誘電膜と、
   前記複数の導電膜のうち相互に対向している一対の導電膜の一方と電気的に接続している高電位側電極と、
   前記一対の導電膜の他方と電気的に接続している低電位側電極を備え、
   前記高電位側電極と電気的に接続している前記導電膜がＮ型半導体であり、
   前記低電位側電極と電気的に接続している前記導電膜がＰ型半導体である、
   ことを特徴とする半導体装置。
3. 前記主面に溝を有し、
   前記導電膜と前記誘電膜が前記溝に埋め込まれている、
   ことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記溝の底面における前記誘電膜が屈曲部を有する、
   ことを特徴とする請求項３に記載の半導体装置。
5. 前記基板が単結晶シリコン基板である、
   ことを特徴とする請求項１－４のいずれか１項に記載の半導体装置。
6. 前記導電膜が多結晶シリコン膜である
   ことを特徴とする請求項１－５のいずれか１項に記載の半導体装置。
7. 前記誘電膜が酸化シリコン膜及び窒化シリコン膜からなる群から選択される１つである、
   ことを特徴とする請求項１－６のいずれか１項に記載の半導体装置。
8. 前記誘電膜が、相互に異なる材料からなる複数の誘電膜の積層による多層構造である、
   ことを特徴とする請求項１－７のいずれか１項に記載の半導体装置。
   

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