CN110098054B - 电容器组件 - Google Patents
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Abstract
本发明提供了一种电容器组件，所述电容器组件包括：半导体基板，包括第一部和第二部；沟槽，从所述半导体基板的一个表面到所述半导体基板的另一个表面贯穿所述半导体基板，以将所述半导体基板的所述第一部和所述第二部彼此分开；介电层，设置在所述沟槽中以及所述半导体基板的所述一个表面上；第一焊盘电极和第二焊盘电极，彼此分开并且贯穿所述介电层以分别与所述半导体基板的所述第一部和所述第二部接触；以及钝化层，设置在所述介电层上，覆盖所述第一焊盘电极的一部分和所述第二焊盘电极的一部分，并且暴露所述第一焊盘电极和所述第二焊盘电极中的每个的至少一部分。
Description
本申请要求于2018年1月31日在韩国知识产权局提交的第10-2018-0012040号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及一种电容器组件。
背景技术
随着电子装置变得更薄，越来越需要更薄的电容器组件。
此外，随着电子装置的通信频率增大，越来越需要提高电容器组件的自谐振频率(SRF)。
由于多层陶瓷电容器(MLCC)(一种电容器)具有包括多个内电极层和形成在相邻的内电极层之间的介电层的组件，因此在减薄MLCC方面存在限制。
另外，由于形成在相邻的内电极层之间的电容并联连接，并且在MLCC中外电极之间的距离相对长，所以存在难以提高自谐振频率的结构限制。
发明内容
本公开的一方面可提供一种用于高频射频(RF)的匹配的电容器组件，所述电容器组件可具有高自谐振频率(SRF)和低电容并且可单独地制造以安装在电路板上。
此外，本公开的另一方面可通过最小化焊盘电极之间的间隔和最小化电流通路来提供具有低等效串联电感(ESL)的电容器。
根据本公开的一方面，一种电容器组件可包括：半导体基板，包括第一部和第二部；沟槽，从所述半导体基板的一个表面到所述半导体基板的另一个表面贯穿所述半导体基板，以将所述半导体基板的所述第一部和所述第二部彼此分开；介电层，设置在所述沟槽中以及所述半导体基板的所述一个表面上；第一焊盘电极和第二焊盘电极，彼此分开并且贯穿所述介电层以分别与所述半导体基板的所述第一部和所述第二部接触；以及钝化层，设置在所述介电层上，覆盖所述第一焊盘电极的一部分和所述第二焊盘电极的一部分，并且暴露所述第一焊盘电极和所述第二焊盘电极中的每个的至少一部分。
根据本公开的另一方面，一种电容器组件可包括：第一内电极主体和第二内电极主体，均利用半导体制成；介电层，包括嵌入部和延伸部，所述嵌入部设置在所述第一内电极主体和第二内电极主体之间，所述延伸部在所述第一内电极主体和所述第二内电极主体中的每个的一个表面上延伸；多个焊盘电极，分别贯穿所述延伸部并分别连接到所述第一内电极主体和所述第二内电极主体；以及钝化层，贯穿所述多个焊盘电极以分开所述多个焊盘电极。
附图说明
通过以下结合附图进行的详细描述，本公开的以上和其他方面、特征及优点将被更清楚地理解，在附图中：
图1是示意性地示出根据本公开中的示例性实施例的电容器组件的示图；
图2是沿图1的线I-I'截取的截面图；
图3是示意性地示出根据本公开中的另一示例性实施例的电容器组件的截面图；以及
图4至图12是依次示出根据本公开中的示例性实施例的电容器组件的制造工艺的示图。
具体实施方式
在下文中，将参照附图更详细地描述本公开的示例性实施例。
在附图中，第一方向或长度方向可被定义为X方向，第二方向或宽度方向可被定义为Y方向，并且第三方向或厚度方向可被定义为Z方向。
在下文中，将参照附图详细描述根据本公开中的示例性实施例的电容器组件和制造电容器组件的方法。在参照附图的描述中，相同的参考标号表示相同或相应的元件，并且将省略其冗余的描述。
电容器组件
图1是示意地示出根据本公开中的示例性实施例的电容器组件的示图。
图2是沿图1的线I-I'截取的截面图。
参照图1和图2，根据本公开中的示例性实施例的电容器组件1000可包括第一内电极主体110、第二内电极主体120、沟槽200、介电层300、第一焊盘电极410、第二焊盘电极420以及钝化层500。
第一内电极主体110和第二内电极主体120中的每个的尺寸和形状不受具体限制。作为示例，第一内电极主体110和第二内电极主体120中的每个可具有大体上六面体形状，但是示例性实施例不限于此。另外，作为示例，可设置第一内电极主体110和第二内电极主体120中的每个的尺寸，使得根据本示例性实施例的包括介电层300和钝化层500的电容器组件1000可具有长度×宽度×厚度为“0.4mm×0.2mm×0.2mm”的0402尺寸，但是示例性实施例不限于此。
第一内电极主体110和第二内电极主体120可形成为半导体基板(例如，图4的半导体基板100)。第一内电极主体110和第二内电极主体120可通过由下面将描述的沟槽划分半导体基板而形成。
半导体基板可以是单晶硅晶圆或多晶硅晶圆，但是不限于此。
半导体基板可具有相对低的电阻率，使得根据本示例性实施例的电容器组件1000的第一内电极主体110和第二内电极主体120可用作内电极。
为此，半导体基板可以是非本征半导体。作为示例，半导体基板可以是掺杂有诸如磷(P)的施主(donor)的N型硅晶圆，但是不限于此。
作为示例，半导体基板的电阻率可小于10-3Ω·cm。为此，半导体基板可以以小于或等于1020ions/cm3的浓度掺杂有诸如磷(P)的施主，但是示例性实施例不限于此。
沟槽200可从基板的一个表面到基板的另一个表面贯穿基板，以划分基板。换句话说，沟槽200可划分基板以形成第一内电极主体110和第二内电极主体120。
因此，沟槽200可在基板的厚度方向上贯穿基板，并且在基板的宽度方向上贯穿基板。
沟槽200的深度(图1的Z方向)、沟槽200的宽度(图1的Y方向)和沟槽200的长度(图1的X方向)可考虑到电容器组件的所需的电容、所需的封装件厚度等进行设计。
具体地，例如，当沟槽200的深度设置为100μm、沟槽200的宽度设置为200μm、沟槽200的长度设置为0.7μm，并且在沟槽200中形成相对介电常数为3.9的二氧化硅(SiO2)时，可获得具有1pF的容量的电容器组件。
介电层300可形成在第一内电极主体110的一个表面上、第二内电极主体120的一个表面上以及沟槽200上。
介电层300可包括二氧化硅(SiO2)。当半导体基板包括硅(Si)时，介电层300可通过在其上形成有沟槽的半导体基板上执行热氧化工艺形成。
介电层300可包括：嵌入部310，形成在第一内电极主体110和第二内电极主体120之间的沟槽200中；以及延伸部320，形成在第一内电极主体110和第二内电极主体120中的每个的一个表面上。
当介电层300通过热氧化工艺形成时，嵌入部310和延伸部320可一体地形成。嵌入部310和延伸部320的一体地形成可指由于嵌入部310和延伸部320之间的界面没有形成，所以嵌入部310和延伸部320彼此区分不开。
第一焊盘电极410和第二焊盘电极420均可贯穿介电层300的延伸部320，以分别与第一内电极主体110的一个表面和第二内电极主体120的一个表面接触，并且可彼此分开。换句话说，第一焊盘电极410可贯穿延伸部320并且可连接到第一内电极主体110，以及第二焊盘电极420可贯穿延伸部320并且可连接到第二内电极主体120。
第一焊盘电极410和第二焊盘电极420中的每个可通过在第一内电极主体110和第二内电极主体120中的每个的一个整个表面上形成用于形成焊盘电极的金属膜(例如，图8的用于形成焊盘电极的金属膜L1和L2)，并且通过选择性地去除金属膜来形成。换句话说，第一焊盘电极410和第二焊盘电极420可通过划分金属膜形成。下面将描述的钝化层500可在彼此分开的第一焊盘电极410和第二焊盘电极420之间形成。关于此，第一焊盘电极410和第二焊盘电极420可表示为由钝化层500分开。
第一焊盘电极410和第二焊盘电极420可利用导电金属形成。导电金属可包括例如铝(Al)、银(Ag)、铅(Pb)、铂(Pt)、镍(Ni)、金(Au)、铜(Cu)、它们的合金等中的一种，但是不限于此。
第一焊盘电极410可包括：第一层411，设置在第一内电极主体110的一个表面上并且包括铝；以及第二层412，设置在第一层411上并且包括镍(Ni)，第二焊盘电极420可包括：第一层421，设置在第二内电极主体120的一个表面上并且包括铝；以及第二层422，设置在第一层421上并且包括镍(Ni)。换句话说，第一焊盘电极410和第二焊盘电极420中的每个可形成为具有不同的金属的双层结构。
包括铝(Al)的第一层411和第一层421可减小第一焊盘电极410和第二焊盘电极420的总电阻率，并且包括镍(Ni)的第二层412和第二层422可提高第一焊盘电极410与焊料之间以及第二焊盘电极420与焊料之间的结合强度。
第一焊盘电极410和第二焊盘电极420中的每个可延伸到介电层300上。换句话说，参照图2，作为示例，第一焊盘电极410可延伸到介电层300的延伸部320的上表面。此外，当第一焊盘电极410形成为具有包括第一层411和第二层412的双层结构并且第二焊盘电极420形成为具有包括第一层421和第二层422的双层结构时，第一层411和421和/或第二层412和422可延伸到延伸部320上。
由于第一焊盘电极410和第二焊盘电极420延伸到介电层300上，所以第一焊盘电极410和第二焊盘电极420之间的距离可被减小。
钝化层500可形成在介电层300上，可覆盖第一焊盘电极410的一部分和第二焊盘电极420的一部分，并且可暴露第一焊盘电极410和第二焊盘电极420中的每个的至少一部分。
可将不同极性的电荷施加到均具有通过钝化层500暴露的至少一部分的第一焊盘电极410和第二焊盘电极420。
钝化层500可保护第一内电极主体110、第二内电极主体120、第一焊盘电极410以及第二焊盘电极420免受外部冲击或湿气的影响。
钝化层500可包括聚合物。作为示例，钝化层500可包括苯并环丁烯(BCB)、聚酰亚胺等，但是不限于此。
图3是示意性地示出根据本公开中的另一示例性实施例的电容器组件的截面图。
除了第一焊盘电极410'和第二焊盘电极420'的结构之外，根据另一示例性实施例的电容器组件2000可包括与根据示例性实施例的电容器组件1000的元件相同的元件。
因此，在本示例性实施例的以下描述中，将仅描述与根据示例性实施例的电容器组件1000的第一焊盘电极410和第二焊盘电极420不同的第一焊盘电极410'和第二焊盘电极420'。
第一焊盘电极410'和第二焊盘电极420'可分别设置在第一内电极主体110和第二内电极主体120上，并且还可分别包括包含金(Au)的第三层413和第三层423。
在本示例性实施例中，包括金(Au)的第三层413和第三层423可另外地分别形成在包括镍(Ni)的第二层412和第二层422上，因此，可防止第二层412和第二层422的氧化。
另外，在本示例性实施例中，已经描述了包括金(Au)的第三层413和第三层423，然而，第三层413和第三层423也可包括银(Ag)，但是不限于此。
根据本公开的示例性实施例的具有上述结构的电容器组件1000和2000可具有高自谐振频率(SRF)和低电容，并且可独立于电路基板来制造并安装在电路基板中。
另外，第一焊盘电极410、410'和第二焊盘电极420、420'之间的间隔可被最小化，因此，可最小化电流通路。因此，根据本公开中的示例性实施例的电容器组件1000和2000可降低等效串联电感(ESL)和等效串联电阻(ESR)。
制造电容器组件的方法
图4至图12是依次示出根据本公开中的示例性实施例的电容器组件的制造工艺的示图。
首先，参照图4，可制备半导体基板100。
半导体基板100可以是单晶硅晶圆或多晶硅晶圆，但是不限于此。
通过下面将描述的工艺，半导体基板100可形成为第一内电极主体110和第二内电极主体120。第一内电极主体110和第二内电极主体120可对应通常的电容器组件的内电极。因此，半导体基板100可具有相对低的电阻率。
半导体基板100可以是非本征半导体。作为示例，半导体基板100可以是掺杂有诸如磷(P)的施主的N型硅晶圆，但是不限于此。
期望的是，半导体基板100可具有相对低的电阻率。例如，半导体基板100的电阻率可小于10-3Ω·cm。因此，半导体基板100可以是以小于或等于1020ions/cm3的浓度掺杂有诸如磷(P)的施主的硅晶圆。
另外，当半导体基板100的电阻率高于上述电阻率时，可在下面将描述的沟槽形成工艺之后执行离子注入和扩散工艺。在这种情况下，沟槽的内壁和半导体基板100的一个表面中的每个的离子浓度可变得高于半导体基板100的其他区域的离子浓度。换句话说，即使半导体基板100的总电阻率相对较高，沟槽的内壁和半导体基板100的一个表面中的每个(其作为电流路径)的电阻率可相对减小。
当应用于本示例性实施例的半导体基板处于能够分割成多个单元区域的级别(如晶圆)时，可在晶圆级的多个单元区域上共同执行下面将描述的工艺，但是示例性实施例不限于此。
接下来，参照图5，可在基板上形成非贯通沟槽。
可通过蚀刻基板100的一个表面形成沟槽200，但是示例性实施例不限于此。
可考虑所需的电容、所需的封装件厚度等来设计沟槽200的厚度、沟槽200的宽度和沟槽200的长度。
在该工艺中，可将沟槽200形成为在基板100的厚度方向上不贯穿基板100。
接下来，参照图6，可形成介电层300。
可通过溅射工艺、气相沉积工艺或热氧化工艺形成介电层300。
当半导体基板100是硅晶圆时，可通过硅晶圆上的热氧化工艺在半导体基板100的包括沟槽200的内壁的表面上形成介电层300。
当通过热氧化工艺形成介电层300时，沟槽200在热氧化工艺之后的尺寸(X方向)可变得大于沟槽200在热氧化工艺之前的尺寸。
接下来，参照图7，可通过选择性地去除介电层300来暴露基板100的一个表面的至少一部分。
该工艺可包括在介电层300的一个表面上涂覆感光材料的工艺、形成具有通过光刻工艺形成的开口的蚀刻掩模的工艺以及选择性地蚀刻通过蚀刻掩模的开口暴露的介电层300的工艺，但是示例性实施例不限于此。
可通过层叠薄膜形式的材料(诸如干膜等)的方式形成感光材料或者可通过利用旋涂涂覆液体光致抗蚀剂形成感光材料。
接下来，参照图8，可在介电层300的一个表面以及基板100的暴露的一个表面上形成用于形成焊盘电极的金属膜L1和金属膜L2。
可通过下面将描述的工艺将金属膜L1和金属膜L2分为根据本示例性实施例的第一焊盘电极410和第二焊盘电极420。
形成金属膜L1和金属膜L2的工艺可包括形成用于形成第一层的金属膜L1的工艺以及形成用于形成第二层的金属膜L2的工艺。
可通过原子层沉积(ALD)工艺形成金属膜L1和金属膜L2，但是不限于此。例如，可通过PVD、CVD、溅射、非电镀或电镀形成金属膜L1和金属膜L2。
接下来，参照图9，可将金属膜L1和金属膜L2间断开。
通过间断开金属膜L1和金属膜L2，可形成根据本示例性实施例的第一焊盘电极410和第二焊盘电极420。
该工艺可包括将感光材料涂覆到金属膜L1和金属膜L2中的每个的一个表面上的工艺、形成具有通过光刻工艺形成的开口的蚀刻掩模的工艺以及选择性地蚀刻通过蚀刻掩模的开口暴露的金属膜L1和金属膜L2的工艺，但是示例性实施例不限于此。
可通过层叠薄膜形式的材料(诸如干膜等)的方式形成感光材料，或者可通过利用旋涂涂覆液体光致抗蚀剂形成感光材料。
接下来，参照图10和图11，可形成钝化层500。
通过层叠薄膜形式的材料形成钝化层500，或者可通过气相沉积方法、溅射方法等形成钝化层500。
钝化层500可暴露第一焊盘电极410和第二焊盘电极420中的每个的至少一部分。因此，可形成钝化层500以覆盖第一焊盘电极410和第二焊盘电极420的所有表面，并可选择性地去除钝化层500，使得可暴露第一焊盘电极410和第二焊盘电极420中的每个的一个表面的至少一部分。
当钝化层500包括感光材料时，可通过在钝化层500自身上执行光刻工艺而非使用单独的感光材料来执行选择性地去除钝化层500的工艺。可选地，当钝化层500不包括感光材料时，选择性地去除钝化层500的工艺可包括将感光材料涂覆到钝化层500上的工艺、形成具有通过光刻工艺形成的开口的蚀刻掩模的工艺以及选择性地蚀刻由蚀刻掩模的开口暴露的钝化层500的工艺。
可通过层叠薄膜形式的材料(诸如干膜等)的方式形成感光材料，或者可通过利用旋涂涂覆液体光致抗蚀剂形成感光材料。
接下来，参照图12，可去除基板100的一部分，使得可暴露沟槽200的底表面。
可通过抛光基板100的与基板100的一个表面相对的另一表面来执行去除基板100的一部分使得沟槽200的底表面暴露的工艺。这里，抛光可以是化学机械抛光，但是不限于此。
沟槽200的底表面可被暴露，因此，基板100可划分成第一内电极主体110和第二内电极主体120。
当半导体基板100处于晶圆级时，可在上述工艺之后执行个体化工艺。
如上所述，根据本公开的示例性实施例，可提供具有高SRF和低电容的电容器，以及可独立于电路基板来制造并安装在电路基板上的用于高频射频(RF)的匹配的电容器。
另外，可提供通过最小化焊盘电极之间的间隔并最小化电流通路而具有低ESL和低ESR的电容器。
虽然以上已经示出并且描述了示例性实施例，但是对本领域技术人员而言将明显的是，在不脱离如由所附的权利要求限定的本发明的范围的情况下，可做出修改和变型。例如，上述示例性实施例可彼此部分地组合。
Claims (14)
1.一种电容器组件，包括：
半导体基板，包括第一部和第二部，分别作为所述电容器组件的第一内电极和第二内电极；
沟槽，从所述半导体基板的一个表面到所述半导体基板的另一个表面贯穿所述半导体基板，以将所述半导体基板的所述第一部和所述第二部彼此分开；
介电层，设置在所述沟槽中以及所述半导体基板的所述一个表面上；
第一焊盘电极和第二焊盘电极，彼此分开并且贯穿所述介电层以分别与所述半导体基板的所述第一部和所述第二部接触；以及
钝化层，设置在所述介电层上，覆盖所述第一焊盘电极的一部分和所述第二焊盘电极的一部分，并且暴露所述第一焊盘电极和所述第二焊盘电极中的每个的至少一部分。
2.根据权利要求1所述的电容器组件，其中，所述半导体基板包括硅和施主。
3.根据权利要求2所述的电容器组件，其中，所述半导体基板掺杂的施主的浓度小于或等于1020ions/cm3。
4.根据权利要求1所述的电容器组件，其中，所述介电层包括二氧化硅。
5.根据权利要求1所述的电容器组件，其中，所述第一焊盘电极和所述第二焊盘电极中的每个包括：第一层，设置在所述半导体基板的所述一个表面上并且包括铝；以及第二层，设置在所述第一层上并且包括镍。
6.根据权利要求5所述的电容器组件，其中，所述第一层和所述第二层中的至少一者延伸至所述介电层上。
7.根据权利要求5所述的电容器组件，其中，所述第一焊盘电极和所述第二焊盘电极中的每个还包括设置在所述第二层上并且包括金或银的第三层。
8.根据权利要求1所述的电容器组件，其中，所述钝化层包括聚合物。
9.一种电容器组件，包括：
第一内电极主体和第二内电极主体，均利用半导体制成，分别作为所述电容器组件的第一内电极和第二内电极；
介电层，包括嵌入部和延伸部，所述嵌入部设置在所述第一内电极主体和所述第二内电极主体之间，所述延伸部在所述第一内电极主体和所述第二内电极主体中的每个的一个表面上延伸；
多个焊盘电极，分别贯穿所述延伸部并分别连接到所述第一内电极主体和所述第二内电极主体；以及
钝化层，贯穿所述多个焊盘电极以分开所述多个焊盘电极。
10.根据权利要求9所述的电容器组件，其中，所述半导体是非本征半导体。
11.根据权利要求9所述的电容器组件，其中，所述第一内电极主体和所述第二内电极主体中的每个利用掺杂有施主的非本征半导体制成。
12.根据权利要求9所述的电容器组件，其中，所述嵌入部和所述延伸部一体地形成。
13.根据权利要求9所述的电容器组件，其中，所述第一内电极主体、所述第二内电极主体以及所述介电层中的每个包括硅。
14.根据权利要求9所述的电容器组件，其中，所述钝化层覆盖所述多个焊盘电极的一部分，并且暴露所述多个焊盘电极中的每个的一个表面的至少一部分。
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