JP5429454B2 - 薄膜トランジスタの製造方法および薄膜トランジスタ - Google Patents

薄膜トランジスタの製造方法および薄膜トランジスタ Download PDF

Info

Publication number
JP5429454B2
JP5429454B2 JP2009100434A JP2009100434A JP5429454B2 JP 5429454 B2 JP5429454 B2 JP 5429454B2 JP 2009100434 A JP2009100434 A JP 2009100434A JP 2009100434 A JP2009100434 A JP 2009100434A JP 5429454 B2 JP5429454 B2 JP 5429454B2
Authority
JP
Japan
Prior art keywords
electrode
film
mask
gate electrode
organic semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009100434A
Other languages
English (en)
Other versions
JP2010251574A (ja
Inventor
和正 野本
真央 勝原
昭 湯本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2009100434A priority Critical patent/JP5429454B2/ja
Priority to TW99106811A priority patent/TWI470697B/zh
Priority to KR1020100031296A priority patent/KR20100115302A/ko
Priority to US12/757,605 priority patent/US8350255B2/en
Priority to CN2010101502558A priority patent/CN101867017B/zh
Publication of JP2010251574A publication Critical patent/JP2010251574A/ja
Application granted granted Critical
Publication of JP5429454B2 publication Critical patent/JP5429454B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/621—Providing a shape to conductive layers, e.g. patterning or selective deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/481—Insulated gate field-effect transistors [IGFETs] characterised by the gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes
    • H10K10/84—Ohmic electrodes, e.g. source or drain electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は薄膜トランジスタの製造方法および薄膜トランジスタに関し、特には有機半導体装置を用いたボトムゲート・トップコンタクト構造の薄膜トランジスタの製造方法、およびこの方法によって得られる薄膜トランジスタに関する。
近年、チャネル層として有機半導体を利用した薄膜トランジスタ、（thin film transistor：ＴＦＴ）、いわゆる有機ＴＦＴが注目されている。有機ＴＦＴは、有機半導体からなるチャネル層を低温で塗布成膜することが可能であるため、低コスト化に有利であると共に、プラスチック等の耐熱性のないフレキシブルな基板上への形成も可能である。このような有機ＴＦＴにおいては、ボトムゲート・トップコンタクト構造とすることにより、ボトムコンタクト構造と比較して、熱などのストレスによる特性劣化が抑えられることが知られている。
このようなボトムゲート・トップコンタクト構造の有機ＴＦＴの製造においては、有機半導体パターン上に高精度にソース電極およびドレイン電極をパターン形成する方法が検討されている。例えば、下記特許文献１には、基板上の空間を２分する横断部を設け、２方向からの蒸着によって有機半導体パターンを形成した後、横断部で分断されるように金属材料を蒸着させるソース電極およびドレイン電極を形成する方法が開示されている。
特開２００６−２１６７１８号公報
ところで、ボトムゲート・トップコンタクト構造の薄膜トランジスタにおいては、ソース・ドレインとゲート電極と層間に有機半導体層が挟持される。このため、ソース・ドレインとゲート電極とが重なる部分に寄生容量が発生し、動作電圧の上昇やばらつき、動作速度の低下が生じ易く、これレを補正するためお補正回路の付与等のデメリットの原因になる。
しかしながら、一般的なステンシルマスクを用いた蒸着成膜の最小加工サイズおよび重ね合わせ精度は２０μｍ程度であり、特に大面積プロセスであれば合わせ精度が基板面内でばらつくため、上述した寄生容量の発生を効果的に抑えることは困難である。これは上述した引用文献１の方法であっても同様である。
そこで本発明は、ボトムゲート・トップコンタクト構造において、ソース・ドレイン−ゲート電極間の寄生容量を効果的に抑えることが可能な薄膜トランジスタの製造方法を提供し、またこの方法によって得られる薄膜トランジスタを提供することを目的とする。
以上のような目的を達成するために、本発明の第１の薄膜トランジスタの製造方法は、基板上にパターン形成されたゲート電極をゲート絶縁膜で覆う工程と、ゲート絶縁膜上に有機半導体層と電極膜とをこの積層順に形成する工程と、有機半導体層および電極膜が形成された基板上にネガ型感光性のレジスト膜を成膜し、ゲート電極を遮光マスクとした基板側からの裏面露光とその後の現像処理により、レジストパターンを形成する工程と、レジストパターンを形成した後、ゲート電極の両脇における電極膜上に配線をパターン形成し、当該配線とレジストパターンをマスクにしてゲート電極上における電極膜をエッチングし、当該電極膜からなるソース・ドレインを形成する工程とを含むものである。
また、本発明の第２の薄膜トランジスタの製造方法は、基板上にパターン形成されたゲート電極をゲート絶縁膜で覆う工程と、ゲート絶縁膜上に有機半導体層、電極膜およびマスク形成層をこの積層順に形成する工程と、有機半導体層、電極膜およびマスク形成層が形成された基板上にネガ型感光性のレジスト膜を成膜し、ゲート電極を遮光マスクとした基板側からの裏面露光とその後の現像処理により、レジストパターンを形成する工程と、レジストパターンをマスクにしてゲート電極上におけるマスク形成層をエッチングしてマスクパターンを形成する工程と、マスクパターンを形成した後、ゲート電極の両脇における電極膜上に配線をパターン形成し、当該配線とマスクパターンをマスクにしてゲート電極上における電極膜をエッチングし、当該電極膜からなるソース・ドレインを形成する工程とを含むものである。
このような製造方法により、次のような本発明構成の薄膜トランジスタが得られる。すなわち本発明では薄膜トランジスタは、基板上にパターン形成されたゲート電極とこれを覆うゲート絶縁膜とを有し、この上部に有機半導体層が設けられ、さらにゲート電極の幅方向の両端縁に対してそれぞれ端縁を一致させた状態でソース・ドレインが配置された構成となる。
このような構成によれば、ゲート電極を覆うゲート絶縁膜上に、ゲート電極に対して自己整合的に位置合わせされたソース・ドレインが設けられる。
以上説明したように本発明によれば、ゲート電極に対して自己整合的に位置合わせされたソース・ドレインが設けられることから、ボトムゲート・トップコンタクト構造の薄膜トランジスタにおいてソース・ドレイン−ゲート電極間の寄生容量を効果的に抑えることが可能になる。
第１実施形態の製造方法を説明する工程図（その１）である。 第１実施形態の製造方法を説明する工程図（その２）である。 第１実施形態の製造方法を説明する工程図（その３）である。 第１実施形態の製造方法を説明する工程図（その４）である。 第１実施形態の製造方法を説明する工程図（その５）である。 第２実施形態の製造方法を説明する工程図（その１）である。 第２実施形態の製造方法を説明する工程図（その２）である。 第２実施形態の製造方法を説明する工程図（その３）である。 第２実施形態の製造方法を説明する工程図（その４）である。 第３実施形態の製造方法を説明する工程図（その１）である。 第３実施形態の製造方法を説明する工程図（その２）である。 第３実施形態の製造方法を説明する工程図（その３）である。 第３実施形態の製造方法を説明する工程図（その４）である。 第４実施形態の製造方法を説明する工程図（その１）である。 第４実施形態の製造方法を説明する工程図（その２）である。 第４実施形態の製造方法を説明する工程図（その３）である。 第４実施形態の製造方法を説明する工程図（その４）である。 第５実施形態の製造方法を説明する工程図（その１）である。 第５実施形態の製造方法を説明する工程図（その２）である。 第５実施形態の製造方法を説明する工程図（その３）である。 第５実施形態の製造方法を説明する工程図（その４）である。
以下本発明の実施の形態を図面に基づいて、次に示す順に実施の形態を説明する。
１．第１実施形態（ソース電極およびドレイン電極が単層構造の例）
２．第２実施形態（ソース電極およびドレイン電極が積層構造の例）
３．第３実施形態（ソース電極およびドレイン電極が配線の一部を兼ねる例）
４．第４実施形態（ソース電極およびドレイン電極が積層構造で配線の一部を兼ねる例）５．第５実施形態（ソース電極およびドレイン電極の一部に配線を重ねた例）
尚、第１実施形態〜第５実施形態においては、薄膜トランジスタの製造方法を説明し、次いで得られた薄膜トランジスタの構成を説明する。
＜１．第１実施形態＞
図１-1〜図１-5は本発明の第１実施形態を説明する工程図であり、以下これらの図に基づいて第１実施形態の薄膜トランジスタの製造方法を説明する。
先ず、図１-1（1）に示すように、露光光に対する光透過性を有する基板１上に遮光性のゲート電極３をパターン形成し、これを覆う状態で光透過性を有するゲート絶縁膜５を成膜する。
基板１は、光透過性材料からなることが重要である。このような基板１としては、例えば、ガラス、プラスチック等の透明基板、またはそれらの多層構造からなる透明基板上に、必要に応じて水蒸気・酸素のバリア層及びバッファー層を形成したものであることとする。
ゲート電極３は、遮光性を有していることが重要である。このようなゲート電極３は、Ａｌ,ＡｌＮｄ,Ｃｕ,Ａｕ,Ｎｉ,Ｗ,Ｍｏ,Ｃｒ,Ｔｉ,Ｔａ,Ａｇ等或いはこれらの多層膜からなることとする。このようなゲート電極３の形成方法が限定されることはない。
ゲート電極３の形成方法の一例としては、上記の金属材料膜を成膜した後、レジストをマスクにエッチングすることによって形成することが可能である。金属材料膜の成膜は、蒸着法、スパッタリング法、またはメッキ法などで形成する。また、Ａｕナノ粒子やＡｇナノ粒子等の金属微粒子からなる導電性インクを、塗布法により成膜しても良い。レジストパターンの形成方法は、フォトリソグラフィー法や印刷法を適用することができる。
ゲート電極３の形成方法の他の例としては、Ａｕナノ粒子やＡｇナノ粒子等の金属微粒子からなる導電性インクを、印刷法によって直接パターン形成しても良い。
尚、上述した塗布法としては、スピンコート法、エアドクタコーター法，ブレードコーター法，ロッドコーター法，ナイフコーター法，スクイズコーター法，リバースロールコーター法，トランスファーロールコーター法，グラビアコーター法，キスコーター法，キャストコーター法，スプレーコーター法，スリットオリフィスコーター法，カレンダーコーター法，浸漬法等が例示され、以下の実施形態において同様である。
また上述した印刷法としては、スクリーン印刷，インクジェット印刷，凸版印刷，平板印刷，凹版印刷，やそれらを組み合わせた印刷方法が例示され、以下の実施形態において同様である。
ゲート絶縁膜５は、光透過性を有していることが重要である。このようなゲート絶縁膜５は無機材料または有機材料からなる。二酸化珪素、チッ化珪素、ＴａＯｘ、ＨｆＯｘ、ＡｌＯｘ等の無機材料からなるゲート絶縁膜５であれば、スパッタリング法、ＣＤＶ法、ＰＥＣＶＤ等で成膜することが可能である。一方、ポリビニルフェノール、ＰＭＭＡ、ポリイミド、フッ素樹脂等の有機材料からなるゲート絶縁膜であれば、塗布法によって成膜可能である。また有機高分子材料からなるゲート絶縁膜５であれば、印刷法によって成膜可能である。
次に、図１-1（２）に示すように、ゲート絶縁膜５上に、露光光に対して光透過性を有する有機半導体層７を成膜する。
また、以上のような有機半導体層７を構成する材料としては、以下の材料が例示される。
ポリピロールおよびポリピロール置換体、
ポリチオフェンおよびポリチオフェン誘導体、
ポリイソチアナフテンなどのイソチアナフテン類、
ポリチェニレンビニレンなどのチェニレンビニレン類、
ポリ（ｐ−フェニレンビニレン）などのポリ（ｐ−フェニレンビニレン）類、
ポリアニリンおよびポリアニリン誘導体、
ポリアセチレン類、
ポリジアセチレン類、
ポリアズレン類、
ポリピレン類、
ポリカルバゾール類、
ポリセレノフェン類、
ポリフラン類、
ポリ（ｐ−フェニレン）類、
ポリインドール類、
ポリピリダジン類、
ナフタセン，ペンタセン，ヘキサセン，ヘプタセン，ジベンゾペンタセン，テトラベンゾペンタセン，ピレン，ジベンゾピレン，クリセン，ペリレン，コロネン，テリレン，オバレン，クオテリレン，サーカムアントラセンなどのアセン類、
アセン類の炭素の一部をＮ，Ｓ，Ｏなどの原子，カルボニル基などの官能基に置換した誘導体（例えばトリフェノジオキサジン，トリフェノジチアジン，ヘキサセン−６，１５−キノン，TIPSペンタセン，TES-アントラジチオフェンなど，ポリビニルカルバゾール，ポリフエニレンスルフィド，ポリビニレンスルフィドなどのポリマーおよび多環縮合体など）、
以上ポリマーと同じ繰返し単位を有するオリゴマー類、
金属フタロシアニン類、
テトラチアフルバレンおよびテトラチアフルバレン誘導体、
テトラチアペンタレンおよびテトラチアペンタレン誘導体、
ナフタレン１，４，５，８−テトラカルボン酸ジイミド，Ｎ，Ｎ'−ビス（４−トリフルオロメチルベンジル）ナフタレン１，４，５，８−テトラカルボン酸ジイミド、Ｎ，Ｎ'−ビス（１Ｈ，１Ｈ−ペルフルオロオクチル），Ｎ，Ｎ'−ビス（１Ｈ，１Ｈ−ペルフルオロブチル）、およびＮ，Ｎ'−ジオクチルナフタレン１，４，５，８−テトラカルボン酸ジイミド誘導体、
ナフタレン２，３，６，７テトラカルボン酸ジイミドなどのナフタレンテトラカルボン酸ジイミド類、
アントラセン２，３，６，７−テトラカルボン酸ジイミドなどのアントラセンテトラカルボン酸ジイミド類などの縮合環テトラカルボン酸ジイミド類、
Ｃ６０，Ｃ７０，Ｃ７６，Ｃ７８，Ｃ８４等フラーレン類、
ＳＷＮＴなどのカーボンナノチューブ、
メロシアニン色素類およびヘミシアニン色素類などの色素
以上のような材料からなる有機半導体層７の成膜は、昇華点を持つ材料は蒸着により成膜することが可能であり、溶媒に溶解させ溶液を形成すれば塗布法や印刷方法法で成膜することも可能である。
次に、この有機半導体層７をパターニングする際の保護膜９を、有機半導体層７上に成膜する。保護膜９は、金属材料や酸化物などからなり、光透過性を備えている必要はない。保護膜９を構成する材料の具体例としては、保護膜９を成膜する。この保護膜９は、例えば金属材料を用いて構成される。保護膜９を構成する金属材料としては、金（Ａｕ），白金（Ｐｔ），パラジウム（Ｐｄ），銀（Ａｇ）, タングステン（Ｗ）,タンタル（Ｔａ），モリブデン（Ｍｏ），アルミニウム（Ａｌ），クロム（Ｃｒ），チタン（Ｔｉ），銅（Ｃｕ），ニッケル（Ｎｉ）,インジウム（Ｉｎ），錫（Ｓｎ），マンガン（Ｍｎ），ルテニウム（Ｒｈ），ルビジウム（Ｒｂ）、およびそれらの化合物が例示される。尚、保護膜９は、上述した材料の積層であっても良い。
次に、図１-1（3）に示すように、保護膜９上においてゲート電極３に重なる位置に、レジストパターン１１を形成する。レジストパターン１１の形成は、フォトリソグラフィー法または印刷法を適用して行なわれる。印刷法としては、インクジェット印刷，スクリーン印刷，オフセット印刷，グラビア印刷，フレキソ印刷，マイクロコンタクト印刷等を用いることができる。尚、レジストパターン１１の形成においては、保護膜９によって有機半導体層７が保護される。
次いで、レジストパターン１１をマスクに用いて保護膜９をエッチングする。これにより、有機半導体層７上に保護膜パターン９ａを形成する。
次に、図１-1（４）に示すように、保護膜パターン９ａをマスクにして有機半導体層７をエッチングし、ゲート電極３上の一部をゲート電極３の幅方向にわたって覆う状態で、有機半導体をパターンニングする。ここではドライエッチングまたは，半導体を溶かす溶媒でウエットエッチングを行うこととする。これにより、ここで形成する薄膜トランジスタの素子分離を行う。
その後は保護膜パターン９ａを剥離除去する。保護膜パターン９ａの剥離除去は、ウェットエッチングによって行なう。この際エッチング溶液には，例えば硝酸、硫酸、塩酸、酢酸、シュウ酸、フッ酸、過酸化水素等の酸もしくはフッ化アンモニウム、ヨウ化カリウム、過マンガン酸塩、重クロム酸塩等の塩およびこれらの混合液からなる溶液が用いられる。有機半導体層７へのダメージを抑制するためにエッチング液中のこれらの酸の濃度が２０％以下であることが好ましい。また安定したエッチングレートを確保するために、有機窒素化合物等の添加物を添加しても良い。尚、ゲート絶縁膜５への有機半導体層７のパターン形成は、印刷法を適用したパターン形成であっても良く、この場合には、上記のエッチングプロセスによるパターニングは必要ない。
以上により、図１-2（1）断面図（Ａ−Ａ’）および平面図に示すように、基板１上のゲート電極３を覆う状態でゲート絶縁膜５が成膜され、このゲート絶縁膜５上に有機半導体層７を島状にパターン形成した構成を得る。
次に、図１-2（２）に示すように、以上のようにしてパターニングされた有機半導体層７を覆う状態で、ゲート絶縁膜５上の全面に光透過性を有する電極膜１３を成膜し、さらにこの上部にネガ型感光性のレジスト膜１５を成膜する。
電極膜１３は、ここで作製する薄膜トランジスタがp型チャンネル型である場合には、少なくとも有機半導体層７と接する側の層にＡｕ,Ｐｔ,Ｐｄ,Ｃｕ,ＣｕＯｘ,ＩＴＯ，ＺｎＯ,Ａｇナノ粒子等の仕事関数の大きい導電材料が好適に用いられる。そして、これらの材料層の上部に別の金属材料を形成しても良い。一方、ここで作製する薄膜トランジスタがｎチェンネル型である場合には、少なくとも有機半導体層７と接する側の層にＭｇ,Ａｇ,Ｃａやそれらの化合物が好適に用いられる。ただし、これら材料は大気中で酸化されやすいので、その上部にさらに別の金属を成膜して覆う必要がある。
以上のような材料で構成される電極膜１３は、露光光に対する光透過性を有していることが重要である。このため、ここでは特に電極膜１３の膜厚を、露光光として用いるＵＶ光が透過可能な値に抑えることとし、典型的には１ｎｍ〜５０ｎｍとする。
レジスト膜１５は、ネガ型の感光性を有していれば良い。
尚、以上までで得られた構成において重要なところは、レジスト膜１５の下層において、ゲート電極３を除く基板１から導電膜１３までの各層が、全て露光光に対して光透過性を有しており、これらの層を合計した全層を露光光が透過可能なところである。尚、露光光とは、次に行うフォトリソグラフィーにおいて用いる光であり、例えば紫外光（ＵＶ）であることとする。
次に、図１-3の断面図（Ａ−Ａ’）および平面図に示すように、基板１側からの露光光ｈとしてＵＶ光をレジスト膜１５に照射する裏面露光を行う。この際、基板１側に露光マスク１７を配置し、この露光マスク１７を介して露光光ｈの照射を行う。
露光マスク１７は、ゲート電極３と交差する開口部１７ａを備えていることとする。この開口部１７ａは、ゲート電極３の両脇に露光光ｈが照射される構成であれば良い。図示したように、ゲート電極３の延設方向における有機半導体層７の範囲内に開口部１７ａが配置される場合には、この開口部１７ａの開口幅がゲート幅Ｗとなり、ゲート幅Ｗの寸法制御性が良好であるため好ましい。一方、ゲート電極３の延設方向における有機半導体層７の範囲を越えて開口部１７ａが配置される場合には、有機半導体層７の寸法Ｌがゲート幅となる。
以上のような露光マスク１７を介しての裏面露光により、露光マスク１７の開口部１７ａ内において、ゲート電極１３で遮光されていない部分のレジスト膜１５に露光光ｈが照射されて露光部１５ａとなり、レジスト材料が硬化する。
その後、図１-4（1）に示すように、レジスト膜１５の現像処理を行うことにより、露光部１５ａのみが電極膜１３上にレジストパターン１５ｂとして残される。このレジストパターン１５ｂは、ゲート電極３に対して自己整合的に現像される。
この際のゲート電極３の端縁とレジストパターン１５ｂの端縁との面内一致精度は、レジスト膜１５へのＵＶ照射量、ゲート電極３の形状、およびゲート絶縁膜５の膜厚に依存した露光光（ｈ）の回折量等に依存する。例えば、ゲート電極３の膜厚を３００ｎｍ、ゲート絶縁膜５の膜厚を５００ｎｍとした場合、典型的には面内一致精度３μｍ以下にすることが可能である。これは、蒸着マスクを用いたパターン成膜では実現不可能な精度であるばかりでなく、プラスチックからなる基板１を用いた場合では、基板１の工程中の収縮のために通常の表面側からのフォトリソグラフィーであっても実現が極めて困難な精度である。
次に、図１-4（２）の断面図（Ａ−Ａ’）および平面図に示すように、レジストパターン１５ｂをマスクにして電極膜１３をパターンエッチングする。これにより、ゲート電極３上における電極膜１３をエッチング除去し、電極膜１３からなるソース１３ｓ-1およびドレイン１３ｄ-1を、ゲート電極３に対して自己整合的に形成する。
このような電極膜１３のパターンエッチングは、例えば有機半導体層７がペンタセンからなり、電極膜１３がＡｕで構成されている場合であれば、ヨウ素とヨウ化カリウムとをベースとしたエッチング液を用いたウェットエッチングが可能である。
以上の後、図１-5の断面図（Ａ−Ａ’）および平面図に示すように、ソース１３ｓ-1およびドレイン１３ｄ-1が形成された基板１上に層間絶縁膜１９を成膜する。この際、レジストパターン１５ｂを除去する必要はなく、そのまま残して層間絶縁膜１９で覆って良い。そして、この層間絶縁膜１９およびレジストパターン１５ｂに対して、ソース１３ｓ-1およびドレイン１３ｄ-1に達する各接続孔１９ａを形成する。次いで、接続孔１９ａを介してソース１３ｓ-1およびドレイン１３ｄ-1に接続された各配線２１を層間絶縁膜１９上に形成し、薄膜トランジスタ２３-1を完成させる。
接続孔１９ａの形成は、層間絶縁膜１９が感光性の樹脂材料（例えば感光性ＰＶＡ）からなる層であれば、露光及び現像によって層間絶縁膜１９に接続孔を形成し、さらにレジストパターン１５ｂをエッチングして接続孔１９ａを形成する。また、層間絶縁膜１９が非感光性の樹脂材料（フッ素樹脂やポリパラキシリレン）からなる層であれば、フォトリソグラフィーと酸素プラズマＲＩＥにより接続孔１９ａの形成を行う。
配線２１の形成は、配線材料の成膜とパターンエッチングか、または印刷法を適用して行う。例えば，ここで作製した薄膜トランジスタが、アクティブマトリックス回路のスイッチトランジスタとして用いられる場合であれば、２本の配線２１のうちの何れか一方がデータ線まで延長され、残りの一方はストレージキャパシタの電極まで延長される。尚この場合、ゲート電極３は走査線まで延長されていることとする。
以上のようにして得られた薄膜トランジスタ２３-1は、ゲート電極３を覆うゲート絶縁膜５上に有機半導体層７が設けられ、この有機半導体層７上に一部を積層させたソース１３ｓ-1およびドレイン１３ｄ-1が設けられたボトムゲート・トップコンタクト構造となる。またこの薄膜トランジスタ２３-1においては、ソース１３ｓ-1およびドレイン１３ｄ-1は、パターニングされた有機半導体層７上からゲート絶縁膜５上に引き出されて形成される。
特に、ソース１３ｓ-1およびドレイン１３ｄ-1は、基板１側からの裏面露光においてゲート電極３をマスクにしたパターン形状を有している。これにより、ソース１３ｓ-1およびドレイン１３ｄ-1は、ゲート電極３の幅方向の両端縁に対して、それぞれ端縁を一致させた状態でゲート電極３に対して自己整合的に位置合わせされたものとなる。
またこのような薄膜トランジスタ２３-1の特徴は、上述した裏面露光を行うために、ゲート電極３を除く、基板１からソース１３ｓ-1およびドレイン１３ｄ-1を構成する電極膜１３までの間の各層が、光透過性を有している構成となる。
また、ソース１３ｓ-1およびドレイン１３ｄ-1上に残されるレジストパターン１５ｂは、ソース１３ｓ-1およびドレイン１３ｄ-1と同一パターン形状のネガレジストであることも特徴的である。
以上の第１実施形態によれば、ゲート電極３の幅方向の両端縁に対して、それぞれ端縁を一致させた状態でゲート電極３に対して自己整合的に位置合わせされたソース１３ｓ-1およびドレイン１３ｄ-1が設けられる。このため、トムゲート・トップコンタクト構造の薄膜トランジスタにおいてソース１３ｓ-1およびドレイン１３ｄ-1−ゲート電極３間の寄生容量を効果的に抑えることが可能になる。
＜２．第２実施形態＞
図２-1〜図２-4は本発明の第２実施形態を説明する工程図であり、以下これらの図に基づいて第２実施形態の薄膜トランジスタの製造方法を説明する。尚、第１実施形態と同様の構成についての詳細な説明は省略する。
先ず、図２-1（１）の断面図（Ａ−Ａ’）および平面図に示すように、露光光に対する光透過性を有する基板１上に遮光性のゲート電極３をパターン形成し、これを覆う状態で光透過性を有するゲート絶縁膜５および有機半導体層７を成膜する。ここまでは、第１実施形態と同様に行い、それぞれの層に用いる材料も上述したと同様である。
次に、この有機半導体層７の上部に露光光に対して光透過性を有する第１電極膜１３-1を成膜する。この第１電極膜１３-1は、有機半導体層７に対して保護膜となる層であり、またそのまま薄膜トランジスタの構成要素として残される層である。
このような第１電極膜１３-1は、ここで作製する薄膜トランジスタがp型チャンネル型である場合には、Ａｕ,Ｐｔ,Ｐｄ,Ｃｕ，ＣｕＯｘ，ＩＴＯ，ＺｎＯ,Ａｇナノ粒子等の仕事関数の大きい導電材料や、ＴＣＮＱ、塩化銀等のアクセプタ材料が好適に用いられる。一方、ここで作製する薄膜トランジスタがｎチェンネル型である場合には、Ｍｇ,Ａｇ,Ｃａやそれらの化合物が好適に用いられる。ただし、これら材料は大気中で酸化されやすいので、その上部にさらに別の金属を成膜して覆う必要がある。
その後、第１電極膜１３-1上にレジストパターン２５を形成し、これをマスクに用いて第１電極膜１３-1をパターンエッチングし、次いでレジストパターン２５を剥離し、第１電極膜１３-1をマスクに用いて有機半導体層７を島状にパターニングする。
次に、図２-1（２）に示すように、島状の有機半導体層７および第１電極膜１３-1を覆う状態で、ゲート絶縁膜５上の全面に光透過性を有する第２電極膜１３-2を成膜し、さらにこの上部にネガ型感光性のレジスト膜１５を成膜する。
ここで成膜する第２電極膜１３-2は、有機半導体層７に対して電荷注入可能な材料である必要はなく、より安価あるいは導電性の高い導電性材料を用いることができる。この際，第１電極膜１３-1と第２電極膜１３-2とを合わせて、光透過性を有する必要があり、典型的には合計膜厚が１ｎｍ〜５０ｎｍとする。
レジスト膜１５は、ネガ型の感光性を有していれば良いことは、第１実施形態と同様である。
そして、以上までで得られた構成においては、レジスト膜１５の下層において、ゲート電極３を除く基板１から第２導電膜１３-2までの各層が、全て露光光に対して光透過性を有しており、これらの層を合計した全層を露光光が透過可能なところが特徴的である。
以上の後には、第１実施形態と同様の手順を行って良く、次のように行う。
先ず、図２-2の断面図（Ａ−Ａ’）および平面図に示すように、基板１側からの露光光ｈとしてＵＶ光をレジスト膜１５に照射する裏面露光を行う。この際、基板１側に露光マスク１７を配置し、この露光マスク１７を介して露光光ｈの照射を行う。露光マスク１７は、ゲート電極３と交差する開口部１７ａを備えていることは、第１実施形態と同様である。
以上のような露光マスク１７を介しての裏面露光により、露光マスク１７の開口部１７ａ内において、ゲート電極１３で遮光されていない部分のレジスト膜１５に露光光ｈが照射されて露光部１５ａとなり、露光部１５ａのレジスト材料が硬化する。
その後、図２-3（1）に示すように、レジスト膜１５の現像処理を行うことにより、露光部１５ａのみが第２電極膜１３-2上にレジストパターン１５ｂとして残される。このレジストパターン１５ｂは、ゲート電極３に対して自己整合的に現像されることは、第１実施形態と同様である。
次に、図２-3（２）の断面図（Ａ−Ａ’）および平面図に示すように、レジストパターン１５ｂをマスクにして第２電極膜１３-2および第１電極膜１３-1をパターンエッチングする。これにより、ゲート電極３上における第２電極膜１３-2および第１電極膜１３-1をエッチング除去し、第２電極膜１３-2および第１電極膜１３-1からなるソース１３ｓ-2およびドレイン１３ｄ-2を、ゲート電極３に対して自己整合的に形成する。
以上の後、図２-4の断面図（Ａ−Ａ’）および平面図に示すように、ソース１３ｓ-2およびドレイン１３ｄ-2が形成された基板１上に層間絶縁膜１９を成膜し、ソース１３ｓ-2およびドレイン１３ｄ-2に達する各接続孔１９ａを形成する。次いで、接続孔１９ａを介してソース１３ｓ-2およびドレイン１３ｄ-2に接続された各配線２１を層間絶縁膜１９上に形成し、薄膜トランジスタ２３-2を完成させる。
以上のようにして得られた薄膜トランジスタ２３-2が、第１実施形態の薄膜トランジスタと異なるところは、ソース１３ｓ-2およびドレイン１３ｄ-2が、有機半導体層７上において第１電極膜１３-1と第２電極膜１３-2との積層構造となっているところにある。他の構成は同様である。
したがって、以上の第２実施形態であっても、ゲート電極３の幅方向の両端縁に対して、それぞれ端縁を一致させた状態でゲート電極３に対して自己整合的に位置合わせされたソース１３ｓ-2およびドレイン１３ｄ-2が設けられる。このため、第１実施形態と同様に、トムゲート・トップコンタクト構造の薄膜トランジスタにおいてソース１３ｓ-2およびドレイン１３ｄ-2−ゲート電極３間の寄生容量を効果的に抑えることが可能になる。
またさらに、ソース１３ｓ-2およびドレイン１３ｄ-2が、有機半導体層７上において第１電極膜１３-1と第２電極膜１３-2との積層構造となっている。このため、第１電極膜１３-1として有機半導体層７に電荷注入可能な材料を用いれば、第２電極膜１３-2には安価な材料を使用することができ、低コスト化を図ることが可能である。さらに図２-1（１）に示したように、有機半導体層７をパターニングする際に、第１電極膜１３-1が保護膜となるため、有機半導体層７の膜質が維持されてトランジスタ特性を確保することが可能である。
＜３．第３実施形態＞
図３-1〜図３-4は本発明の第３実施形態を説明する工程図であり、以下これらの図に基づいて第３実施形態の薄膜トランジスタの製造方法を説明する。尚、第１実施形態と同様の構成についての詳細な説明は省略する。
先ず、図３-1（1）に示すように、基板１上のゲート電極３を覆う状態でゲート絶縁膜５が成膜され、このゲート絶縁膜５上に有機半導体層７を島状にパターン形成した構成を得る。
次に、図３-1（２）に示すように、有機半導体層７を覆う状態で、ゲート絶縁膜５上の全面に光透過性を有する電極膜１３を成膜し、さらにこの上部に光透過性のマスク形成層３１を成膜する。
ここで成膜する電極膜１３は、第１実施形態と同様であり、作製する薄膜トランジスタがp型チャンネル型であるかｎチャンネル型であるかによって電荷注入に適する材料を選択し、必要に応じて積層構造とすれば良い。
またマスク形成層３１は、露光光に対する光透過性を有することが重要であり、電極膜１３に対して選択的なエッチングが可能な材料であることとする。このようなマスク形成層３１は、有機材料であっても無機材料であっても良く、また導電性材料であっても絶縁性材料であっても良い。
一例として、電極膜１３をＡｕで構成した場合であれば、マスク形成層３１はＴｉやＡｌ等の金属、ＳｉＯ2やＳｉＮｘ等の無機絶縁膜材料，ＰＶＰやＰＭＭＡ等の有機絶縁膜材料が用いられる。これらの各材料は、無機材料であればスパッタ法またはＣＶＤ法等によって成膜可能であり、有機絶縁膜材料は塗布プロセスで成膜することが可能である。
以上までにおいて重要なところは、ゲート電極３を除く基板１からマスク形成層３１までの各層が、全て露光光に対して光透過性を有しており、これらの層を合計した全層においても露光光に対して光透過性を有するところである。
次に、図３-1（３）に示すように、マスク形成層３１上にネガ型感光性のレジスト膜１５を成膜する。このレジスト膜１５は、ネガ型の感光性を有していれば良いことは、第１実施形態と同様である。
以上の後には、図３-2の断面図（Ａ−Ａ’）および平面図に示すように、基板１側からの露光光ｈとしてＵＶ光をレジスト膜１５に照射する裏面露光を行う。この際、基板１側に露光マスク１７を配置し、この露光マスク１７を介して露光光ｈの照射を行う。露光マスク１７は、ゲート電極３と交差する開口部１７ａを備えていることは、第１実施形態と同様である。
以上のような露光マスク１７を介しての裏面露光により、露光マスク１７の開口部１７ａ内において、ゲート電極１３で遮光されていない部分のレジスト膜１５に露光光ｈが照射されて露光部１５ａとなり、露光部１５ａのレジスト材料が硬化する。
その後、図３-3（1）に示すように、レジスト膜１５の現像処理を行うことにより、露光部１５ａのみがマスク形成層３１上にレジストパターン１５ｂとして残される。このレジストパターン１５ｂは、ゲート電極３に対して自己整合的に現像されることは、第１実施形態と同様である。
次に、図３-3（２）に示すように、レジストパターン１５ｂをマスクにしてマスク形成層３１を選択的にパターンエッチングする。この際、電極膜１３がＡｕであれば、マスク形成層３１の材料毎に次のようなエッチングが行われる。すなわちマスク形成層３１がＴｉやＡｌやＳｉＯ２であれば、フッ化アンモニウムの水溶液を用いたウェットエッチングが可能である。また、マスク形成層３１がＳｉＮｘであれば、加熱燐酸を用いたウェットエッチングが可能である。マスク形成層３１がＰＶＰやＰＭＭＡ等の有機絶縁膜材料であれば、酸素プラズマを用いたエッチングが可能である。
以上により、ゲート電極３上におけるマスク形成層３１をエッチング除去してなるマスクパターン３１ａを、ゲート電極３に対して自己整合的に形成する。このパターンエッチングの後には、レジストパターン１５ｂを除去する。尚、このマスクパターン３１ａは、レジストパターン１５ｂをそのまま用いても良いが、レジストパターン１５ｂとは別のマスクパターン３１ａを設けることにより、以降に行う配線１３の選択エッチングにおいて、下地となる有機半導体層７へのダメージを防止する効果が高い方法を広範囲に選択可能である。
次に図３-3（３）に示すように、ゲート電極３の両脇における電極膜１３上に各配線３３を形成する。これらの配線３３は、電極膜１３によって構成されるソースおよびドレインに接続されるものであり、またソースおよびドレインをパターン形成する際のマスクにもなる。したがって、各配線３３は、マスクパターン３１上に積層する状態で形成されていることが重要である。
このような配線３３を構成する材料膜は、導電性の良好な材料であれば有機半導体層７に対して電荷注入可能な材料である必要はなく、より安価な材料を用いて構成することができる。このような材料としては、配線３３を構成する材料としては、ＡｌＮｄ,Ｃｕ,Ａｕ,Ｎｉ,Ｗ,Ｍｏ,Ｃｒ,Ｔｉ,Ｔａ,Ａｇ等、またはこれらの積層膜を用いることが可能である。このような配線３３の形成方法が特に限定されることはなく、第１実施形態で説明したゲート電極３の形成と同様に行うことができる。
次に、図３-4の断面図（Ａ−Ａ’）および平面図に示すように、マスクパターン３１ａおよび配線３３をマスクにしたエッチングにより、電極膜１３をパターンエッチングする。ここでは、電極膜１３がＡｕであり、マスクパターン３１ａがＴｉやＡｌやＳｉＯ２やＳｉＮｘ，またはＰＶＰやＰＭＭＡ等の有機絶縁膜材料であれば、ヨウ素とヨウ化カリウムを含むエッチング液を用いたウェットエッチングを行う。これにより、Ａｕからなる電極膜１３の選択的なエッチングによるパターングが可能である。
尚、このような電極膜１３のエッチングは、配線３３に対して電極膜１３の膜厚が十分に薄ければ、配線３３の形成のためのエッチングと同時に行っても良く、これにより工程が簡略化される。
以上により、ゲート電極３上における電極膜１３をエッチング除去し、電極膜１３からなるソース１３ｓ-3およびドレイン１３ｄ-3を、ゲート電極３に対して自己整合的に形成し、薄膜トランジスタ２３-3を完成させる。
以上のようにして得られた薄膜トランジスタ２３-3が、第１実施形態の薄膜トランジスタと異なるところは、ソース１３ｓ-3およびドレイン１３ｄ-3の形状にある。すかわちソース１３ｓ-3およびドレイン１３ｄ-3は、ゲート電極３上において対向する位置から有機半導体層７の外部に引き出され、さらに配線３３の下層にも配線層３３と同一のパターン形状で設けられているのである。
またこれらのソース１３ｓ-3およびドレイン１３ｄ-3は、第１実施形態と同様にゲート電極３に対して自己整合的に形成されたレジストパターン１５ｂをマスクにしたエッチングで得られたマスクパターン３１ａ上からのエッチングによって得られたものである。したがって、以上の第３実施形態であっても、ゲート電極３の幅方向の両端縁に対して、それぞれ端縁を一致させた状態でゲート電極３に対して自己整合的に位置合わせされたソース１３ｓ-3およびドレイン１３ｄ-3が設けられる。このため、第１実施形態と同様に、トムゲート・トップコンタクト構造の薄膜トランジスタにおいてソース１３ｓ-3およびドレイン１３ｄ-3−ゲート電極３間の寄生容量を効果的に抑えることが可能になる。
＜４．第４実施形態＞
図４-1〜図４-4は本発明の第４実施形態を説明する工程図であり、以下これらの図に基づいて第４実施形態の薄膜トランジスタの製造方法を説明する。本第４実施形態は、第２実施形態と第３実施形態とを組み合わせたものであり、上述した第１実施形態〜第３実施形態と同様の構成についての詳細な説明は省略する。
先ず図４-1（１）に示すように、基板１上にゲート電極３をパターン形成し、これを覆う状態でゲート絶縁膜５を成し、このゲート絶縁膜５上に有機半導体層７と第１電極膜１３-1とを積層させたパターンを形成する。ここまでは、ゲート電極３を除いた全ての層が光透過性を有していることとする。また第１電極膜１３-1は、有機半導体層７に対して保護膜となる層であり、またそのまま薄膜トランジスタの構成要素として残される層として形成する。
次に、図４-1（２）に示すように、第１有機半導体層７および第１電極膜１３-1を覆う状態で、ゲート絶縁膜５上の全面に光透過性を有する第２電極膜１３-2を成膜する。ここで成膜する第２電極膜１３-2は、有機半導体層７に対して電荷注入可能な材料である必要はなく、より安価あるいは導電性の高い導電性材料を用いることができる。この際，第１電極膜１３-1と第２電極膜１３-2とを合わせて、光透過性を有する必要があり、典型的には合計膜厚が１ｎｍ〜５０ｎｍとする。
そして、以上までは第２実施形態と同様の手順で行って良く、ゲート電極３を除く基板１から第２導電膜１３-2までの各層が、全て露光光に対して光透過性を有しており、これらの層を合計した全層を露光光が透過可能な構成であるところが重要である。
次に図４-1（３）に示すように、さらにこの上部にネガ型感光性のレジスト膜１５を成膜する。レジスト膜１５は、ネガ型の感光性を有していれば良いことは、上述した各実施形態と同様である。
以上の後には、第３実施形態と同様の手順を行って良く、次のように行う。
先ず、図４-2の断面図（Ａ−Ａ’）および平面図に示すように、基板１側からの露光光ｈとしてＵＶ光をレジスト膜１５に照射する裏面露光を行う。この際、基板１側に露光マスク１７を配置し、この露光マスク１７を介して露光光ｈの照射を行う。露光マスク１７は、ゲート電極３と交差する開口部１７ａを備えていることは、上述した各実施形態と同様である。
以上のような露光マスク１７を介しての裏面露光により、露光マスク１７の開口部１７ａ内において、ゲート電極１３で遮光されていない部分のレジスト膜１５に露光光ｈが照射されて露光部１５ａとなり、露光部１５ａのレジスト材料が硬化する。
その後、図４-3（1）に示すように、レジスト膜１５の現像処理を行うことにより、露光部１５ａのみがマスク形成層３１上にレジストパターン１５ｂとして残される。このレジストパターン１５ｂは、ゲート電極３に対して自己整合的に現像されることは、上述した各実施形態と同様である。
次に、図４-3（２）に示すように、レジストパターン１５ｂをマスクにしてマスク形成層３１を選択的にパターンエッチングする。この際、電極膜１３-1，１３-2およびマスク形成層３１を構成する材料の組み合わせによってエッチング方法を適切に選択することにより、マスク形成層３１の選択的なパターンエッチングを行うことは第３実施形態と同様である。
以上により、ゲート電極３上におけるマスク形成層３１をエッチング除去してなるマスクパターン３１ａを、ゲート電極３に対して自己整合的に形成する。このパターンエッチングの後には、レジストパターン１５ｂを除去する。尚、このマスクパターン３１ａは、レジストパターン１５ｂをそのまま用いても良いことも第３実施形態と同様である。
次に、図４-3（３）に示すように、ゲート電極３の両脇における第２電極膜１３-2上に各配線３３を形成する。これらの配線３３は、第１電極膜１３-1および第２電極膜１３-2によって構成されるソースおよびドレインに接続されるものであり、またソースおよびドレインをパターン形成する際のマスクにもなる。したがって、各配線３３は、マスクパターン３１ａ上に積層する状態で形成されていることが重要である。
このような配線３３を構成する材料膜は、導電性の良好な材料であれば有機半導体層７に対して電荷注入可能な材料である必要はなく、より安価な材料を用いて構成することができることは、第３実施形態と同様である。
次に、図４-4の断面図（Ａ−Ａ’）および平面図に示すように、マスクパターン３１ａおよび配線３３をマスクにしたエッチングにより、第２電極膜１３-2および第１電極膜１３-1をパターンエッチングする。このエッチングは、第２電極膜１３-2および第１電極膜１３-1の材質によって1段階で行っても良く、それぞれに適するエッチング方法を適用した２段階で行っても良い。
以上により、第２電極膜１３-2および第１電極膜１３-1からなるソース１３ｓ-4およびドレイン１３ｄ-4を、ゲート電極３に対して自己整合的に形成し、薄膜トランジスタ２３-4を完成させる。
以上のようにして得られた薄膜トランジスタ２３-4が、第１実施形態の薄膜トランジスタと異なるところは、ソース１３ｓ-4およびドレイン１３ｄ-4の形状にある。すなわち、ソース１３ｓ-4およびドレイン１３ｄ-4は、第２実施形態と第３実施形態と特徴を合わせ持った構成であり、有機半導体層７上において第１電極膜１３-1と第２電極膜１３-2との積層構造となっている。また、さらに第２電極膜１３-2が、配線３３の下層にも配線層３３と同一のパターン形状で設けられている構成である。
またこれらのソース１３ｓ-4およびドレイン１３ｄ-4は、第１実施形態と同様にゲート電極３に対して自己整合的に形成されたレジストパターン１５ｂをマスクにしたエッチングで得られたマスクパターン３１ａ上からのエッチングによって得られたものである。したがって、以上の第４実施形態であっても、ゲート電極３の幅方向の両端縁に対して、それぞれ端縁を一致させた状態でゲート電極３に対して自己整合的に位置合わせされたソース１３ｓ-4およびドレイン１３ｄ-4が設けられる。このため、第１実施形態と同様に、トムゲート・トップコンタクト構造の薄膜トランジスタにおいてソース１３ｓ-4およびドレイン１３ｄ-4−ゲート電極３間の寄生容量を効果的に抑えることが可能になる。
またさらに、ソース１３ｓ-4およびドレイン１３ｄ-4が、有機半導体層７上において第１電極膜１３-1と第２電極膜１３-2との積層構造となっている。このため、第１電極膜１３-1として有機半導体層７に電荷注入可能な材料を用いれば、第２電極膜１３-2には安価な材料を使用することができ、低コスト化を図ることが可能である。さらに、有機半導体層７をパターニングする際に、第１電極膜１３-1が保護膜となるため、有機半導体層７の膜質が維持されてトランジスタ特性を確保することが可能である。
＜５．第５実施形態＞
図５-1〜図５-4は本発明の第５実施形態を説明する工程図であり、以下これらの図に基づいて第５実施形態の薄膜トランジスタの製造方法を説明する。尚、述した第１実施形態〜第４実施形態と同様の構成についての詳細な説明は省略する。
先ず、図５-1（１）に示すように、露光光に対する光透過性を有する基板１上に遮光性のゲート電極３をパターン形成し、これを覆う状態で光透過性を有するゲート絶縁膜５および有機半導体層７を成膜する。ここまでは、第１実施形態と同様に行い、それぞれの層に用いる材料も上述したと同様である。
次に、この有機半導体層７の上部に露光光に対して光透過性を有する電極膜１３を成膜し、さらにこの上部にマスク形成層３１を成膜する。これらの各層は、上述した実施形態で説明したと同様の層であり、露光光に対する透過性を有していることが重要である。
その後、マスク形成層３１上にレジストパターン２５を形成し、これをマスクに用いてマスク形成層３１、電極膜１３をパターンエッチングする。次いでレジストパターン２５を剥離し、電極膜１３をマスクに用いたエッチングにより、ゲート電極３上の一部をゲート電極３の幅方向にわたって覆う島状に有機半導体をパターンニングする。
る。
次に、図５-1（２）に示すように、有機半導体層７、電極膜１３、およびマスク形成層３１を覆う状態で、ゲート絶縁膜５上の全面にネガ型感光性のレジスト膜１５を成膜する。レジスト膜１５は、ネガ型の感光性を有していれば良いことは、第１実施形態と同様である。
次に、図５-2の断面図（Ａ−Ａ’）および平面図に示すように、基板１側からの露光光ｈとしてＵＶ光をレジスト膜１５に照射する裏面露光を行う。この際、基板１側に露光マスク１７を配置し、この露光マスク１７を介して露光光ｈの照射を行う。露光マスク１７は、ゲート電極３と交差する開口部１７ａ’を備えていることは、第１実施形態と同様である。ただし、マスク形成層３１が絶縁性材料からなる場合のみにおいては、この開口部１７ａ’は、ゲート電極３の延設方向と直交する方向の両端において、マスク形成層３１よりも狭い寸法であることが必須である。
以上のような露光マスク１７を介しての裏面露光により、露光マスク１７の開口部１７ａ’内において、ゲート電極１３で遮光されていない部分のレジスト膜１５に露光光ｈが照射されて露光部１５ａ’となり、露光部１５ａ’のレジスト材料が硬化する。
その後、図５-3（1）に示すように、レジスト膜１５の現像処理を行うことにより、露光部１５ａ’のみがマスク形成層３１上にレジストパターン１５ｂ’として残される。このレジストパターン１５ｂは、ゲート電極３に対して自己整合的に現像されることは、第１実施形態と同様である。
次に、図５-3（２）に示すように、レジストパターン１５ｂ’をマスクにしてマスク形成層３１を選択的にパターンエッチングする。この際、下地となる電極膜１３の構成材料によって適切なエッチングを行うことは、第３実施形態および第４実施形態と同様である。
以上により、ゲート電極３上におけるマスク形成層３１をエッチング除去してなるマスクパターン３１ａ’を、ゲート電極３に対して自己整合的に形成する。このパターンエッチングの後には、レジストパターン１５ｂ’を除去する。尚、このマスクパターン３１ａ’は、レジストパターン１５ｂをそのまま用いても良いことは第３実施形態および第４実施形態と同様である。
次に図５-4（１）に示すように、ゲート電極３の両脇における電極膜１３上に各配線３３を形成する。これらの配線３３は、ゲート電極３の両脇において、ゲート電極３上には積層されず、マスクパターン３１ａ’上に積層されていることが重要である。
尚、このような配線３３を構成する材料膜は、導電性の良好な材料であれば有機半導体層７に対して電荷注入可能な材料である必要はなく、より安価な材料を用いて構成することができることは、第３実施形態および第４実施形態と同様である。
次に、図５-4（２）の断面図（Ａ−Ａ’）および平面図に示すように、マスクパターン３１ａ’および配線３３をマスクにしたエッチングにより、電極膜１３をパターンエッチングする。ここでは、電極膜１３およびマスクパターン３１ａ’の構成材料によって適切なエッチング方法を行うことにより、電極膜１３の選択的なエッチングによるパターングが可能である。
尚、このような電極膜１３のエッチングは、配線３３に対して電極膜１３の膜厚が十分に薄ければ、配線３３の形成のためのエッチングと同時に行っても良く、これにより工程が簡略化される。
以上により、ゲート電極３上における電極膜１３をエッチング除去し、電極膜１３からなるソース１３ｓ-5およびドレイン１３ｄ-5を、ゲート電極３に対して自己整合的に形成し、薄膜トランジスタ２３-5を完成させる。この際、マスクパターン３１ａ’が導電性材料からなる場合であれば、このマスクパターン３１ａ’もソース１３ｓ-5およびドレイン１３ｄ-5を構成するものとなる。
以上のようにして得られた薄膜トランジスタ２３-5が、上述した他の実施形態と異なるところは、ソース１３ｓ-5およびドレイン１３ｄ-5の形状にある。すかわちソース１３ｓ-5およびドレイン１３ｄ-5は、ゲート電極３上においてパターニングされた有機半導体層７上のみに島状に配置されている構成である。
またこれらのソース１３ｓ-5およびドレイン１３ｄ-5は、第１実施形態と同様にゲート電極３に対して自己整合的に形成されたレジストパターン１５ｂをマスクにしたエッチングで得られたマスクパターン３１ａ’上からのエッチングによって得られたものである。したがって、以上の第５実施形態であっても、ゲート電極３の幅方向の両端縁に対して、それぞれ端縁を一致させた状態でゲート電極３に対して自己整合的に位置合わせされたソース１３ｓ-5およびドレイン１３ｄ-5が設けられる。このため、第１実施形態と同様に、トムゲート・トップコンタクト構造の薄膜トランジスタにおいてソース１３ｓ-5およびドレイン１３ｄ-5−ゲート電極３間の寄生容量を効果的に抑えることが可能になる。
尚、本発明は、以上説明した実施形態に限定されることはなく、この発明の技術的思想に基づく各種の変形が可能である。例えば有機半導体層は，高移動度層と電極形成のためのダメージ吸収層の二層あるいは、それ以上の積層構造にしてもよい。このような高移動度層としてペンタセン，ダメージ吸収等としてＣｕＰｃを用いることができる。また、エッチングによる半導体パターニング時にゲート絶縁膜もエッチングしてしまっても良い。
また、薄膜トランジスタがｐチャネル型であれば、ソースおよびドレインと有機半導体層との間にアクセプタ型の電界移動錯体を設けても良い。一方、薄膜トランジスタがｎチャネル型であれば、ソースおよびドレインと有機半導体層との間にドナー型の電荷移動錯体を形成してもよい。さらにそれらの分子の導電性が無視できない場合は、ソースおよびドレインのパターン形成後に、弱いエネルギーの酸素プラズマや，錯体分子の溶媒でエッチングして除去しても良い。
さらに有機半導体層の形成後各工程においては、有機半導体導体層へのプロセスダメージを回復させるために、低酸素・水蒸気雰囲気下、或いは真空中で加熱する工程を挿入しても良い。
また以上説明した構成の薄膜トランジスタは、例えば表示装置における画素回路や周辺回路を構成する素子として良好に用いることが可能である。表示装置としては、例えば有機電界発光素子を用いたものや、液晶表示装置、さらには電気泳動型の表示装置に適用化能である。さらにこのような薄膜トランジスタは、様々な電子機器に搭載することが可能であり、以上のような表示装置を搭載した電子機器にも広く適用化能である。例えば、電子ペーパー、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの電子機器に適用することができる。つまり、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の表示装置を搭載した電子機器に適用することが可能である。
さらにまた、本発明の電子機器は、表示装置に限定されることはなく、上述した薄膜トランジスタを搭載し、これに導電性パターン（例えば画素電極であっても良い）を接続させた電子機器に広く適用可能である。例えば、ＩＤタグ、センサー等の電子機器への適用が可能である。このような電子機器では、微細でかつ特性の良好な薄膜トランジスタを用いることにより、微細化された機器を安定駆動することが可能になる。
１…基板、３…ゲート電極、５…ゲート絶縁膜、７…有機半導体層、１３…電極膜、１３-1…第１電極膜、１３-2…第２電極膜、１３ｓ-1，１３ｓ-2，１３ｓ-3，１３ｓ-4，１３ｓ-5…ソース、１３ｄ-1，１３ｄ-2，１３ｄ-3，１３ｄ-4，１３ｄ-5…ドレイン、１５…レジスト膜（ネガ型）、１５ａ，１５ａ’…レジストパターン、１７…露光マスク、１７ａ，１７ａ’…開口部、１９…層間絶縁膜、２１，３３…配線、２３-1，２３-2，２３-3，２３-4，２３-5…薄膜トランジスタ、３１…マスク形成層、３１ａ，３１ａ’…マスクパターン

Claims (11)

  1. 基板上にパターン形成されたゲート電極をゲート絶縁膜で覆う工程と、
    前記ゲート絶縁膜上に有機半導体層と電極膜とをこの積層順に形成する工程と、
    前記有機半導体層および前記電極膜が形成された基板上にネガ型感光性のレジスト膜を成膜し、前記ゲート電極を遮光マスクとした前記基板側からの裏面露光とその後の現像処理により、レジストパターンを形成する工程と、
    前記レジストパターンを形成した後、前記ゲート電極の両脇における前記電極膜上に配線をパターン形成する工程と、
    当該配線と前記レジストパターンとをマスクにして前記ゲート電極上における前記電極膜をエッチングし、当該電極膜からなるソース・ドレインを形成する工程とを含む
    薄膜トランジスタの製造方法。
  2. 基板上にパターン形成されたゲート電極をゲート絶縁膜で覆う工程と、
    前記ゲート絶縁膜上に有機半導体層、電極膜およびマスク形成層をこの積層順に形成する工程と、
    前記有機半導体層、前記電極膜および前記マスク形成層が形成された基板上にネガ型感光性のレジスト膜を成膜し、前記ゲート電極を遮光マスクとした前記基板側からの裏面露光とその後の現像処理により、レジストパターンを形成する工程と、
    前記レジストパターンをマスクにして前記ゲート電極上における前記マスク形成層をエッチングしてマスクパターンを形成する工程と、
    前記マスクパターンを形成した後、前記ゲート電極の両脇における前記電極膜上に配線をパターン形成する工程と、
    当該配線と前記マスクパターンとをマスクにして前記ゲート電極上における前記電極膜をエッチングし、当該電極膜からなるソース・ドレインを形成する工程とを含む
    薄膜トランジスタの製造方法。
  3. 前記マスクパターンを形成した後、前記ソース・ドレインを形成する前に前記レジストパターンを除去する
    請求項２に記載の薄膜トランジスタの製造方法。
  4. 前記電極膜は、前記有機半導体層を覆う状態で成膜する
    請求項１〜３の何れかに記載の薄膜トランジスタの製造方法。
  5. 前記電極膜として、前記有機半導体層と同一パターンにエッチングされた第１電極膜と、当該有機半導体層および当該第１電極膜を覆う第２電極膜とを形成する
    請求項１〜３の何れかに記載の薄膜トランジスタの製造方法。
  6. 前記有機半導体層、前記電極膜および前記マスク形成層を形成した後、これらを同一パターンにエッチングする
    請求項２または３に記載の薄膜トランジスタの製造方法。
  7. 前記レジストパターンを形成する工程では、前記ゲート電極と交差する開口部を備えた露光マスクを前記基板側に配置した状態で前記裏面露光を行う
    請求項１〜６の何れかに記載の薄膜トランジスタの製造方法。
  8. 基板上にパターン形成されたゲート電極およびこれを覆うゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられた有機半導体層と、
    前記ゲート電極の幅方向の両端縁に対してそれぞれ端縁を一致させた状態で前記有機半導体層上に設けられたソース・ドレインと、
    前記ソース・ドレイン上の、当該ソース・ドレインと同一パターン形状のネガレジストとを備えた
    薄膜トランジスタ。
  9. 前記ソース・ドレインは、前記基板側からの裏面露光において前記ゲート電極をマスクにしたパターン形状を有している
    請求項８記載の薄膜トランジスタ。
  10. 前記ゲート電極は遮光性を有し、
    前記ゲート電極を除く前記基板から前記電極膜までの間の各層は、光透過性を有している
    請求項８または９に記載の薄膜トランジスタ。
  11. 前記ソース・ドレインは、前記有機半導体層上に設けられた第１電極膜と、当該第１電極膜上から前記ゲート絶縁膜上に引き出された第２電極膜との積層構造で構成されている
    請求項８〜１０に記載の薄膜トランジスタ。
JP2009100434A 2009-04-17 2009-04-17 薄膜トランジスタの製造方法および薄膜トランジスタ Expired - Fee Related JP5429454B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2009100434A JP5429454B2 (ja) 2009-04-17 2009-04-17 薄膜トランジスタの製造方法および薄膜トランジスタ
TW99106811A TWI470697B (zh) 2009-04-17 2010-03-09 薄膜電晶體及其製造方法
KR1020100031296A KR20100115302A (ko) 2009-04-17 2010-04-06 박막 트랜지스터의 제조 방법 및 박막 트랜지스터
US12/757,605 US8350255B2 (en) 2009-04-17 2010-04-09 Thin film transistor and method for manufacturing thin film transistor
CN2010101502558A CN101867017B (zh) 2009-04-17 2010-04-12 薄膜晶体管和用于制造薄膜晶体管的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009100434A JP5429454B2 (ja) 2009-04-17 2009-04-17 薄膜トランジスタの製造方法および薄膜トランジスタ

Publications (2)

Publication Number Publication Date
JP2010251574A JP2010251574A (ja) 2010-11-04
JP5429454B2 true JP5429454B2 (ja) 2014-02-26

Family

ID=42958649

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009100434A Expired - Fee Related JP5429454B2 (ja) 2009-04-17 2009-04-17 薄膜トランジスタの製造方法および薄膜トランジスタ

Country Status (5)

Country Link
US (1) US8350255B2 (ja)
JP (1) JP5429454B2 (ja)
KR (1) KR20100115302A (ja)
CN (1) CN101867017B (ja)
TW (1) TWI470697B (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI438868B (zh) * 2010-07-30 2014-05-21 Au Optronics Corp 互補金氧半電晶體及其製作方法
WO2012132487A1 (ja) * 2011-03-30 2012-10-04 セイコーインスツル株式会社 有機トランジスタの製造方法
CN102646791B (zh) * 2011-05-13 2015-06-10 京东方科技集团股份有限公司 一种有机薄膜晶体管器件及其制作方法
JP5830930B2 (ja) * 2011-05-19 2015-12-09 ソニー株式会社 半導体素子および電子機器
JP6035734B2 (ja) * 2011-06-20 2016-11-30 ソニー株式会社 半導体素子、表示装置および電子機器
GB201202544D0 (en) * 2012-02-14 2012-03-28 Pragmatic Printing Ltd Electronic devices
GB2492442B (en) 2011-06-27 2015-11-04 Pragmatic Printing Ltd Transistor and its method of manufacture
JP5811640B2 (ja) * 2011-07-04 2015-11-11 ソニー株式会社 電子デバイス及び半導体装置の製造方法
KR20130027188A (ko) 2011-09-07 2013-03-15 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN102593008B (zh) * 2012-02-29 2015-10-21 京东方科技集团股份有限公司 一种底栅自对准氧化锌薄膜晶体管的制备方法
FR2998580B1 (fr) 2012-11-26 2016-10-21 Institut De Rech Pour Le Developpement Ird Marqueurs moleculaires et methodes pour l'identification des genotypes de palmier dattier
WO2014082292A1 (zh) * 2012-11-30 2014-06-05 深圳市柔宇科技有限公司 自对准金属氧化物薄膜晶体管器件及制造方法
CN104040693B (zh) * 2012-12-04 2017-12-12 深圳市柔宇科技有限公司 一种金属氧化物tft器件及制造方法
KR101532310B1 (ko) * 2013-02-18 2015-06-29 삼성전자주식회사 2차원 소재 적층 플렉서블 광센서
JP2015207639A (ja) * 2014-04-18 2015-11-19 ソニー株式会社 高周波スイッチ用半導体装置、高周波スイッチおよび高周波モジュール
CN105355590B (zh) * 2015-10-12 2018-04-20 武汉华星光电技术有限公司 阵列基板及其制作方法
TWI569456B (zh) * 2015-10-15 2017-02-01 友達光電股份有限公司 薄膜電晶體及其製造方法
US11094899B2 (en) 2016-09-16 2021-08-17 Toray Industries, Inc. Method for manufacturing field effect transistor and method for manufacturing wireless communication device
CN108878536B (zh) * 2017-05-10 2021-08-17 中国科学院苏州纳米技术与纳米仿生研究所 薄膜晶体管、薄膜晶体管阵列基板的制作方法及显示装置
KR102068808B1 (ko) * 2018-01-31 2020-01-22 삼성전기주식회사 커패시터 부품
JP2022028980A (ja) * 2018-11-30 2022-02-17 富士フイルム株式会社 積層体、有機半導体デバイスおよびそれらの製造方法、並びに、組成物およびその組成物のキット
US10930627B2 (en) * 2018-12-28 2021-02-23 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07153959A (ja) * 1993-11-26 1995-06-16 Rohm Co Ltd 薄膜トランジスタおよびその製法
JPH08220562A (ja) * 1994-12-14 1996-08-30 Toshiba Corp 表示装置用アレイ基板およびその製造方法
GB9919913D0 (en) * 1999-08-24 1999-10-27 Koninkl Philips Electronics Nv Thin-film transistors and method for producing the same
JP4841751B2 (ja) * 2001-06-01 2011-12-21 株式会社半導体エネルギー研究所 有機半導体装置及びその作製方法
JP3980312B2 (ja) * 2001-09-26 2007-09-26 株式会社日立製作所 液晶表示装置およびその製造方法
CN1144301C (zh) * 2002-04-05 2004-03-31 中国科学院长春应用化学研究所 一种有机薄膜晶体管开关器件及制作方法
KR100539623B1 (ko) * 2003-06-25 2005-12-28 엘지.필립스 엘시디 주식회사 버텀 게이트형 폴리 실리콘 박막트랜지스터 소자의 제조방법
WO2005006449A1 (ja) * 2003-07-10 2005-01-20 Matsushita Electric Industrial Co., Ltd. 有機薄膜トランジスタとその製造方法、及びそれを用いたアクティブマトリクス型のディスプレイと無線識別タグ
JP4748967B2 (ja) * 2003-11-04 2011-08-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4713192B2 (ja) * 2004-03-25 2011-06-29 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP4938984B2 (ja) 2005-02-02 2012-05-23 独立行政法人理化学研究所 トップコンタクト型電界効果トランジスタの製造方法およびトップコンタクト型電界効果トランジスタ
TW200703664A (en) * 2005-05-31 2007-01-16 Nat University Iwate Univ Inc Organic thin film transistor
KR100647704B1 (ko) * 2005-09-26 2006-11-23 삼성에스디아이 주식회사 유기 박막 트랜지스터, 이를 구비한 평판 디스플레이 장치,유기 박막 트랜지스터의 제조방법 및 평판 디스플레이장치의 제조방법
EP1935027B1 (en) * 2005-10-14 2017-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101243809B1 (ko) * 2006-06-30 2013-03-18 엘지디스플레이 주식회사 박막트랜지스터의 제조방법 및 이를 이용한 ｔｆｔ 어레이기판의 제조방법
JP5329784B2 (ja) * 2006-08-25 2013-10-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2008124266A (ja) * 2006-11-13 2008-05-29 Hitachi Displays Ltd 表示装置および表示装置の製造方法
KR101439538B1 (ko) * 2007-08-14 2014-09-12 삼성전자주식회사 보호막 형성용 조성물 및 이에 의한 보호막을 포함한유기박막 트랜지스터

Also Published As

Publication number Publication date
CN101867017B (zh) 2013-12-04
JP2010251574A (ja) 2010-11-04
US20100264410A1 (en) 2010-10-21
KR20100115302A (ko) 2010-10-27
TW201041051A (en) 2010-11-16
CN101867017A (zh) 2010-10-20
US8350255B2 (en) 2013-01-08
TWI470697B (zh) 2015-01-21

Similar Documents

Publication Publication Date Title
JP5429454B2 (ja) 薄膜トランジスタの製造方法および薄膜トランジスタ
US8008115B2 (en) Thin film transistor and method for producing the same
KR101326129B1 (ko) 유기 박막 트랜지스터 표시판 및 그 제조 방법
US8242501B2 (en) Thin film transistor and electronic apparatus
JP5656049B2 (ja) 薄膜トランジスタの製造方法
JP2007165889A (ja) 表示装置とその製造方法
US20080023695A1 (en) Organic thin film transistor substrate and method of manufacturing the same
KR20080010762A (ko) 유기 박막 트랜지스터 기판 및 그 제조 방법
JP5655421B2 (ja) 半導体装置、表示装置、および電子機器
JP2008047893A (ja) 薄膜トランジスタ表示板及びその製造方法
JP2013115098A (ja) トランジスタ、トランジスタの製造方法、表示装置および電子機器
JP2012038924A (ja) 半導体装置、表示装置、および電子機器
JP2014041874A (ja) 半導体装置およびその製造方法、並びに電子機器
WO2014041744A1 (en) Thin film transistor, method of manufacturing the same, and electronic apparatus
JP2008177398A (ja) 有機薄膜トランジスタ及びそれを用いた集積回路
JP2006261498A (ja) 有機薄膜トランジスタ、それを備えた表示装置および有機薄膜トランジスタの製造方法。
JP2014053555A (ja) 半導体装置の製造方法、半導体装置および電子機器
JP5685932B2 (ja) 薄膜トランジスタ
JP5884306B2 (ja) 薄膜トランジスタおよびその製造方法、ならびに電子機器
KR101510898B1 (ko) 유기박막 트랜지스터
JP2011108992A (ja) 半導体装置の製造方法、表示装置の製造方法、転写基板
KR101380225B1 (ko) 액정표시장치용 어레이 기판
JP2012059757A (ja) 半導体装置の製造方法、半導体装置、表示装置、および電子機器
JP2015019000A (ja) 電子デバイス及びその製造方法、並びに、画像表示装置及び画像表示装置を構成する基板
JP2008311289A (ja) 有機半導体デバイスおよびその製造方法、電気光学装置

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20110714

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131021

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131119

LAPS Cancellation because of no payment of annual fees