CN104040683B - 自对准金属氧化物薄膜晶体管器件及制造方法 - Google Patents
自对准金属氧化物薄膜晶体管器件及制造方法 Download PDFInfo
- Publication number
- CN104040683B CN104040683B CN201280001858.9A CN201280001858A CN104040683B CN 104040683 B CN104040683 B CN 104040683B CN 201280001858 A CN201280001858 A CN 201280001858A CN 104040683 B CN104040683 B CN 104040683B
- Authority
- CN
- China
- Prior art keywords
- electrode
- metal oxide
- source electrode
- drain electrode
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 90
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 90
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 239000010409 thin film Substances 0.000 title claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 claims abstract description 51
- 238000002161 passivation Methods 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 28
- 239000004020 conductor Substances 0.000 claims abstract description 23
- 238000000151 deposition Methods 0.000 claims abstract description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 10
- 230000004888 barrier function Effects 0.000 claims description 27
- 238000003860 storage Methods 0.000 claims description 23
- 239000003990 capacitor Substances 0.000 claims description 21
- 239000010408 film Substances 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 13
- 230000008569 process Effects 0.000 abstract description 7
- 230000000903 blocking effect Effects 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 238000001259 photo etching Methods 0.000 description 8
- 230000005611 electricity Effects 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 239000012780 transparent material Substances 0.000 description 5
- 229910004205 SiNX Inorganic materials 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000003475 lamination Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 230000009931 harmful effect Effects 0.000 description 3
- 210000002381 plasma Anatomy 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000686 essence Substances 0.000 description 2
- 238000007687 exposure technique Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000003851 corona treatment Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000002927 oxygen compounds Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
Abstract
提供了一种自对准金属氧化物TFT器件的制造方法，包括：选取基板(11)，在基板(11)上制备栅极(12)；在栅极(12)上依次设置绝缘层(13)、透明电极层(14)及光刻胶(15)；以栅极(12)为掩膜，自基板(11)背部曝光，形成与栅极(12)对准的源漏极(141、142)；在透明电极层(14)上沉积金属氧化物半导体层(17)；刻蚀半导体层(17)及源漏极(141、142)，使源漏极(141、142)的外端露于金属氧化物半导体层之外；沉积钝化层(18)，并将源漏极(141、142)引出。采用透明导体作为电极层，并以底栅为掩膜进行背部曝光刻蚀源漏电极，实现源漏极与栅极自对准，有效减弱了寄生电容，提高了器件性能。该器件为底栅、底接触结构，无需制作刻蚀阻挡层，简化了工艺，减少了光刻掩膜的使用，提高了效率，并改善了器件的电学特性。
Description
技术领域
本发明属于电子器件技术领域，特别涉及一种自对准金属氧化物薄膜晶体管器件及其制造方法。
背景技术
金属氧化物薄膜晶体管(TFT)是一种可广泛用于各种电子系统的基本电路组成器件，其具有多种优势，如高电子迁移率、低温制造工艺、较高的稳定性、透明度高等等。如图1所示，在传统的TFT制造工艺中，TFT器件的栅极(Gate)101与源极(Source)102、漏极(Drain)103的对准是采用两层不同的掩膜板通过手动或者机械的光学对准方式实现的。由于对准设备的精度等因素的限制，这种方式会导致源极102、漏极103与栅极101之间存在一定的重叠，因而产生较大的栅源寄生电容(Cgs)及栅漏寄生电容（Cgd）。较大的寄生电容通常会降低器件的截止频率(截止频率反比于寄生电容)，从而降低电路的运行速度；并且，较大的寄生电容也导致显示电极电压偏离设计要求，从而需要复杂的栅极驱动电路来补偿偏差，增加了电路设计的复杂性；此外，无法精确控制的寄生电容也增加了电路设计的复杂性和不确定性，并使沟道(Channel)的最小尺寸无法精确，进而限制了沟道尺寸的最小化，从而难以提高器件的性能。另外，传统器件中使用多层掩膜板也会增加工艺复杂度并增加成本，不利于提高生产效率。
为了解决上述问题，现有技术出现一种自对准器件，它是一种通过特定的工艺设计、可以在工艺制造过程中自动将源极、漏极与栅极相对准的器件，无需手动或者通过机械光学对准两层不同掩膜板即可实现源极、漏极与栅极的对准。这种自对准器件广泛应用于传统的单晶硅芯片（MOSFET）的制造过程中，但是，传统硅芯片中的晶体管的自对准工艺却无法直接应用于金属氧化物TFT上。
为解决该问题，现有技术提出一种自对准工艺，利用顶栅极作为掩膜，自动对准形成源、漏极，并通过Ar等离子体或者含氢较多的NH3等离子体处理金属氧化物氧化铟镓锌（IGZO）的表面，以降低源、漏极的接触电阻，但是Ar等离子体只是部分改善了源、漏区与金属接触的表面电阻，源、漏区电阻仍然很大，而且等离子体需要一道额外工艺处理，增加了成本，而氢则能扩散到沟道，导致源、漏区延伸到沟道，导致栅极和源、漏极的重叠区域增大，寄生电容变大，进而减低金属氧化物TFT器件的性能。
在其他现有的自对准工艺中，如中国专利申请CN201080017247，需要在半导体层之上形成刻蚀阻挡层，通过两次曝光分别形成刻蚀阻挡层和源漏极，两次背面曝光自对准，增加了光刻掩膜的使用并大幅度的增加了工艺实现的难度。同时，刻蚀阻挡层也会对半导体沟道产生不良影响，进而影响TFT的电学特性。
又如中国专利申请CN201110147134，公开了一种TFT制造工艺，使用具有宽度小于曝光机分辨率缝隙的掩膜板，通过改变曝光量，实现用一套掩膜板分别完成对源漏电极和半导体沟道的制备，但沟道尺寸严格受到曝光机规格的制约，并且曝光量需要较精确的控制以区别源漏电极和半导体沟道，因此会受到较大的限制，较难以应用，亦不利于制备成本的降低。
发明内容
本发明的目的在于提供一种自对准金属氧化物薄膜晶体管器件的制造方法，旨在解决传统方法容易产生寄生电容且工艺复杂的问题。
本发明是这样实现的，自对准金属氧化物薄膜晶体管器件的制造方法，包括下述步骤：
自对准金属氧化物薄膜晶体管器件的制造方法，包括下述步骤：
选取一基板，在所述基板之上制备栅极；
在所述栅极之上依次设置绝缘层、透明电极层及光刻胶；
以所述栅极为掩膜，自所述基板的背部曝光，去除与所述栅极对位的部分透明电极层，以形成与所述栅极对准的源极和漏极；
在所述源极和漏极之上沉积金属氧化物半导体层；
刻蚀所述金属氧化物半导体层及源极和漏极，使源极和漏极的外端露于刻蚀后的金属氧化物半导体层之外，并且隔离不同薄膜晶体管器件的源极和漏极；
向所述基板之上沉积钝化层，并将所述源极和漏极引出至所述钝化层之外。
本发明的另一目的在于提供一种自对准金属氧化物薄膜晶体管器件，包括：
基板；
栅极和绝缘层，依次叠层设置于所述基板之上；
源极和漏极，并排设置于所述绝缘层之上，且为透明电极；
金属氧化物半导体层，设置于所述源极和漏极之上，并在所述源极和漏极之间形成沟道，所述沟道的两边与所述源极和漏极的内侧边对准；
钝化层，包封于所述基板设有栅极的一面；
所述源极和漏极通过导电材料引出至所述钝化层之外。
本发明的再一目的在于提供一种自对准金属氧化物薄膜晶体管像素电路的制造方法，包括下述步骤：
选取一基板，在所述基板之上制备栅极、栅极引线和存储电容电极；
在所述栅极、栅极引线和存储电容电极之上依次设置绝缘层、透明电极层及光刻胶；
以所述栅极、栅极引线和存储电容电极为掩膜，自所述基板的背部曝光，去除与所述栅极、栅极引线和存储电容电极对位的部分透明电极层，形成与所述栅极对准的源极和漏极；
在所述源极和漏极以及其他保留的透明电极层之上沉积金属氧化物半导体层；
刻蚀所述金属氧化物半导体层及源极和漏极，使所述源极和漏极的外端露于刻蚀后的金属氧化物半导体层之外，并且隔离不同薄膜晶体管器件的源极和漏极；
向所述基板之上沉积钝化层，并将所述源极、漏极和栅极引线引出至所述钝化层之外。本发明的又一目的在于提供一种自对准金属氧化物薄膜晶体管像素电路，包括：
基板；
栅极、栅极引线和存储电容电极，并排设置于所述基板之上；
绝缘层，设置于所述栅极和存储电容电极之上；
源极和漏极，为透明电极，并排设置于所述绝缘层上与所述栅极对应的区域；
金属氧化物半导体层，设置于所述源极和漏极之上，并在所述源极和漏极之间形成沟道，所述沟道的两边与所述源极和漏极的内侧边对准；
钝化层，包封于所述基板设有栅极的一面；
所述源极、漏极和栅极引线通过导电材料引出至所述钝化层之外。本发明具有下述有益效果：
一方面，该方法以底栅极为掩膜进行背部曝光，实现源漏电极与沟道、栅极的高精度自对准，源漏电极与栅极的重叠区域可精确控制在2μm以内，远高于传统掩膜对位的精度，有效的减弱了寄生电容，提高了器件的电路速度，并且使沟道尺寸的控制更加精确，有利于实现沟道尺寸的最小化，提高器件性能；并且，生产流程中的掩膜板对准不再是关键的对准要求，进而降低了制造难度。
另一方面，由于该器件为底栅、底接触结构，不需在半导体层之上再进行刻蚀工艺，因此无需制作刻蚀阻挡层，只需一步背部曝光，从而简化了工艺，减少了光刻掩膜的使用，提高了生产效率，并且避免了刻蚀阻挡层对半导体沟道的不良影响；并且，采用底接触结构更易于载流子的传输，改善了器件的电学特性。
另外，与采用宽度小于曝光机分辨率缝隙的掩膜板进行刻蚀的方法相比，本发明也无需使用该高精度且昂贵的掩膜板，沟道尺寸不受光刻设备的严格限制，且该制造工艺易于实现，同时解决了传统的掩膜板对准的其他工艺问题，适合广泛应用。
附图说明
图1是现有金属氧化物薄膜晶体管器件的结构示意图；
图2是本发明第一实施例提供的自对准金属氧化物薄膜晶体管器件的制造方法流程图；
图3-1至图3-10是本发明第一实施例提供的自对准金属氧化物薄膜晶体管器件的制造方法中各步骤对应的结构示意图；
图4是本发明第一实施例提供的自对准金属氧化物薄膜晶体管器件的结构示意图；
图5是本发明第二实施例提供的自对准金属氧化物薄膜晶体管像素电路的制造方法流程图；
图6-1至图6-10是本发明第二实施例提供的自对准金属氧化物薄膜晶体管像素电路的制造方法中各步骤对应的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
以下结合具体实施例对本发明的具体实现进行详细描述：
图2示出了本发明第一实施例提供的自对准金属氧化物薄膜晶体管器件的制造方法流程图，图3-1~3-10示出了与该制造方法相对应的结构示意图，为了便于说明，仅示出了与本实施例相关的部分。
如图2，该方法包括下述步骤：
在步骤S 101中，选取一基板11，在基板11之上制备栅极12；如图3-1。
在此步骤中，基板11选择透明材料制作，本实施例中的“透明”是指针对光刻工艺中使用的光波透明的材料，然后使用第一个光刻掩膜制作栅极12。可选的，还可以在基板11之上设置一缓冲层。
在步骤S102中，在栅极12之上依次设置绝缘层13、透明电极层14及光刻胶15；如图3-2、3-3、3-4。
在此步骤中，首先在基板11及栅极12之上沉积绝缘层13，如图3-2，该绝缘层13可以是SiO2膜、SiNX膜或SiO2与SiNX叠层分布的多层膜等透明的膜结构。沉积绝缘层13之后，在绝缘层13之上沉积透明电极层14，如图3-3，其具体可选ITO、IZO或GZO等透明导电材料。之后，在透明电极层14之上涂覆光刻胶15，待后续光刻使用，如图3-4。
在步骤S103中，以栅极12为掩膜，自基板11的背部曝光，去除与栅极12对位的部分透明电极层14，以形成与栅极12对准的源极141和漏极142；如图3-4、3-5。
在本实施例中，作为栅极12的金属材料是非透明的，而其他结构均为透明材质，因此栅极12可以作为掩膜对透明电极层14进行光刻以制备源极141、漏极142。具体的，此步骤以栅极12为掩膜，从基板11的背部曝光、显影，被曝光的透明电极层14被固化保留，与栅极12相对位的未被曝光的部分连同光刻胶15一起被剥离，在栅极12之上的区域为预留的沟道部分16，，而源极141和漏极142与栅极12实现了良好的自对准。
在步骤S104中，在源极141和漏极142之上沉积金属氧化物半导体层17；如图3-6。
此步骤中，沉积的金属氧化物半导体层17覆盖在源极141和漏极142上及上述步骤预留的沟道中，形成半导体沟道171，主要作为源漏电极之间载流子传输的通道,，其具体材料可选择IGZO等。
在步骤S105中，刻蚀金属氧化物半导体层17及源极141和漏极142，并使源极141和漏极142的外端露于刻蚀后的金属氧化物半导体层17之外，并且隔离不同薄膜晶体管器件的源极和漏极；如图3-7。
作为本实施例优选的实现方式，可采用第二个光刻掩膜—灰度掩模板20刻蚀源极141、漏极142和金属氧化物半导体层17。灰度掩模板20在掩膜板平面的不同位置提供可变的透过率，在本实施例中，选择合适的灰度掩模板，使相应透过率区域与待刻蚀的源极141、漏极142和金属氧化物半导体层17进行合理对位，自基板11正面曝光，刻蚀掉大部分金属氧化物半导体层17和相对少部分源极141、漏极142，保留的金属氧化物半导体层17和源漏极为阶梯结构，源极141和漏极142的外端露于保留的金属氧化物半导体层17之外。并且，该器件的制作为多个TFT器件在一次制程中制造，通过上述刻蚀后，也使得属于不同薄膜晶体管器件的源极和漏极得以隔离。
此步骤使用一个灰度掩模板同时实现了金属氧化物半导体层17和源极141、漏极142的刻蚀，与分别刻蚀金属氧化物半导体层和源漏极的方法相比，节省了一次光刻步骤，也减少了一个光刻掩膜的使用，既节约物料，又简化了工艺，有利于提高生产效率。
在步骤S106中，向基板11之上沉积钝化层18，并将源极141和漏极142引出至钝化层18之外。如图3-8、3-9、3-10。
作为本实施例的一种实现方式，可以使用第三个光刻掩膜刻蚀钝化层18，形成通向源极141和漏极142露于金属氧化物半导体层17之外部分的过孔181，然后向钝化层18沉积导电材料19，优选为透明导电材料，如透明金属氧化物，导电材料19覆盖钝化层18并注入过孔181中，与源极141和漏极142接触。然后，采用第四个光刻掩膜刻蚀导电材料19，形成导电引线将源极141和漏极142引出。
经过上述步骤后，自对准金属氧化物TFT器件得以制成，可以理解，以上仅对金属氧化物薄膜晶体管器件的主体结构的制造工艺进行了说明，当然，该器件还包括其他常规的功能结构，其可采用常规的方法制作，本发明不再赘述。
本发明实施例以不透明的底栅极为掩膜，通过背部曝光自动对准源漏极和半导体沟道，制成了自对准的底栅极、底接触结构的金属氧化物TFT器件。该方法具有下述效果：
一方面，通过以底栅极为掩膜进行背部曝光，可实现源漏电极与栅极的高精度自对准，源漏电极与栅极的重叠区域可精确控制在2μm以内，远高于传统掩膜对位的精度，有效的减弱了寄生电容，提高了器件的电路速度，并且使沟道尺寸的控制更加精确，有利于实现沟道尺寸的最小化，提高器件性能；并且，生产流程中的掩膜板对准不再是关键的对准要求，进而降低了制造难度。
另一方面，由于该器件为底栅、底接触结构，不需在半导体层之上再进行刻蚀工艺，因此无需制作刻蚀阻挡层，因此只需一步背部曝光，从而简化了工艺，减少了光刻掩膜的使用，提高了生产效率，并且避免了刻蚀阻挡层对半导体沟道的不良影响；另外，采用底接触结构更易于载流子在源极—半导体沟道—漏极间的传输，改善了器件的电学特性。
再一方面，当使用灰度掩模板刻蚀源漏电极和半导体沟道时，可减少一步光刻工艺并减少光刻掩膜的使用，降低了成本且提高了生产效率。
另外，与采用宽度小于曝光机分辨率缝隙的掩膜板进行刻蚀的方法相比，本发明无需使用该高精度且昂贵的掩膜板，沟道尺寸不受光刻设备的严格限制，且该制造工艺易于实现，同时解决了传统的掩膜板对准的其他工艺问题。
基于上述制造方法，本发明实施例进一步提供一种自对准金属氧化物薄膜晶体管器件，其可通过上述制造工艺制成。
参考附图4，该器件是一种底栅极、底接触结构的TFT器件，主要包括一基板11，在基板11之上依次叠层设置栅极12和绝缘层13，在绝缘层13的表面并排设置有透明的源极141和漏极142，在源极141和漏极142之上则为金属氧化物半导体层17，金属氧化物半导体层17在源极141和漏极142之间形成了可供载流子传输的半导体沟道171，半导体沟道171的两边与源极141和漏极142的内侧边对准。另外，在基板11上设有钝化层18，将基板11之上的所有结构密封在内。其中，源极141和漏极142通过导电材料19引出至钝化层18之外，与外部电路实现电性连接。
进一步的，金属氧化物半导体层17可以覆盖部分源极141和漏极142，使源极141和漏极142的外端露于金属氧化物半导体层17之外，并进一步优选为相互对称的露于金属氧化物半导体层17之外。而钝化层18则可以开设有通向源极141和漏极142外露部分的过孔181，过孔181中填充有透明的导电材料19，将源极141和漏极142引出至钝化层18之外。
进一步的，通过上述的背部曝光工艺，使得该器件的源极141和漏极142与半导体沟道171的重叠区域的宽度可缩小到2μm以内，远小于传统器件的重叠区域，进而有效的减小了寄生电容，提高了器件性能。
可以理解，该自对准金属氧化物薄膜晶体管器件还可包括其他功能结构，本实施例不再赘述，并且，凡通过上述方法制成的金属氧化物薄膜晶体管器件均在本发明的保护范围内。
实施例二：
图5示出了本发明第二实施例提供的自对准金属氧化物薄膜晶体管像素电路的制造方法流程图，图6-1~6-10示出了与该制造方法相对应的结构示意图，为了便于说明，仅示出了与本实施例相关的部分。
如图5，该方法包括下述步骤：
在步骤S201中，选取一基板21，在基板21之上制备栅极221、栅极引线222和存储电容电极223；如图6-1。
在此步骤中，基板21选择透明材料制作，本实施例中的“透明”是指针对光刻工艺中使用的光波透明的材料，然后使用第一个光刻掩膜制作栅极221、栅极引线222和存储电容电极223。可选的，还可以先在基板21之上设置一缓冲层。
在步骤S202中，在栅极221、栅极引线222和存储电容电极223之上依次设置绝缘层23、透明电极层24及光刻胶25；如图6-2、6-3、6-4。
在此步骤中，首先沉积绝缘层23，如图6-2，该绝缘层23可以是SiO2膜、SiNX膜或SiO2与SiNX叠层分布的多层膜等透明的膜结构。沉积绝缘层23之后，在绝缘层23之上沉积透明电极层24，如图6-3，其具体可选ITO、IZO或GZO等透明导电材料。之后，在透明电极层24之上涂覆光刻胶25，待后续光刻使用，如图6-4。
在步骤S203中，以栅极221、栅极引线222和存储电容电极223为掩膜，自基板21的背部曝光，去除与栅极221、栅极引线222和存储电容电极223对位的部分透明电极层24，形成与栅极221对准的源极241和漏极242；如图6-4、6-5。
在本实施例中，以非透明的栅极221、栅极引线222和存储电容电极223为掩膜，从基板21的背部曝光、显影，被曝光的透明电极层24被固化保留，与栅极221、栅极引线222和存储电容电极223相对位的未被曝光的部分连同光刻胶25一起被剥离，在栅极221、栅极引线222和存储电容电极223之上的区域形成了沟道26，其中，与栅极221对准的沟道26两侧的透明电极层24形成源、漏电极。
在步骤S204中，在源极241和漏极242以及其他保留的透明电极层24之上沉积金属氧化物半导体层27；如图6-6。
在步骤S205中，刻蚀金属氧化物半导体层27及源极241和漏极242，使源极241和漏极242的外端露于刻蚀后的金属氧化物半导体层27之外，并且隔离不同薄膜晶体管器件的源极和漏极；如图6-7。
作为本实施例优选的实现方式，可采用第二个光刻掩膜—灰度掩模板30刻蚀源极241、漏极242和金属氧化物半导体层27。将灰度掩模板20相应透过率区域与待刻蚀的源极241、漏极242和金属氧化物半导体层27进行合理对位，自基板21正面曝光，刻蚀掉栅极引线222和存储电容电极223之上的透明电极层24和金属氧化物半导体层27，并对栅极221之上的源极241、漏极242和金属氧化物半导体层27进行阶梯式刻蚀，使刻蚀后的源极241和漏极242的外端露于保留的金属氧化物半导体层27之外。
本实施例使用一个灰度掩模板同时实现了金属氧化物半导体层27和源漏极的刻蚀，与分别刻蚀金属氧化物半导体层和源漏极的方法相比，节省了一次光刻步骤，也减少了一个光刻掩膜的使用，既节约物料，又简化了工艺，有利于提高生产效率。
在步骤S206中，向基板21之上沉积钝化层28，并将源极241、漏极242和栅极引线222引出至钝化层28之外。如图6-8、6-9、6-10。
作为本实施例的一种实现方式，可以使用第三个光刻掩膜刻蚀钝化层28，形成通向栅极引线222和源极241、漏极242露于金属氧化物半导体层27之外部分的过孔281，然后向钝化层28沉积导电材料29，优选为透明导电材料，如透明金属氧化物，导电材料29覆盖钝化层28并注入过孔281中，与源极241、漏极242和栅极引线222接触。然后，采用第四个光刻掩膜刻蚀导电材料29，形成导电引线将源极241、漏极242和栅极引线222引出。
经过上述步骤后，自对准金属氧化物TFT像素电路得以制成，可以理解，以上仅对该像素电路的主体结构的制造工艺进行了说明，当然，该器件还包括其他常规的功能结构，其可采用常规的方法制作，本发明不再赘述。
本发明实施例以不透明的底栅极、栅极引线和存储电容电极为掩膜，通过背部曝光自动对准源漏极和栅极，制成了自对准的底栅极、底接触结构的金属氧化物TFT像素电路。该方法具有同上述实施例相同的效果，本实施例不再赘述。
本发明实施例进一步提供一种金属氧化物TFT像素电路，该器件可以通过上述方法制成。
进一步参考图6-10，该器件是一种底栅极、底接触结构的金属氧化物TFT像素电路，主要包括一基板21，在基板21之上并排设有栅极221、栅极引线222和存储电容电极223，在栅极221和存储电容电极223之上设置绝缘层23，在绝缘层23的表面与栅极221对应的区域并排设置有透明的源极241和漏极242，在源极241和漏极242之上则为金属氧化物半导体层27，金属氧化物半导体层27在源极241和漏极242之间形成了可供载流子传输的沟道，即半导体沟道271，半导体沟道271的两边与源极241和漏极242的内侧边对准。另外，在基板21上设有钝化层28，将基板21之上的所有结构密封在内。其中，源极241、漏极242和栅极引线222通过导电材料29引出至钝化层28之外，与外部电路实现电性连接。
进一步的，金属氧化物半导体层27可以覆盖部分源极241和漏极242，使源极241和漏极242的外端露于金属氧化物半导体层27之外，并进一步优选为相互对称的露于金属氧化物半导体层27之外。而钝化层28则可以开设有通向栅极引线222、源极241和漏极242外露部分的过孔281，过孔281中填充有透明的导电材料29，将源极241和漏极242引出至钝化层28之外。
进一步的，通过上述的背部曝光工艺，使得该器件的源极241和漏极242与半导体沟道271的重叠区域的宽度可缩小到2μm以内，远小于传统器件的重叠区域，进而有效的减小了寄生电容，提高了器件性能。
可以理解，该自对准金属氧化物薄膜晶体管像素电路还可包括其他功能结构，本实施例不再赘述，并且，凡通过上述方法制成的金属氧化物薄膜晶体管像素电路均在本发明的保护范围内。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.自对准金属氧化物薄膜晶体管器件的制造方法，其特征在于，包括下述步骤：
选取一基板，在所述基板之上制备栅极；
在所述栅极之上依次设置绝缘层、透明电极层及光刻胶；
以所述栅极为掩膜，自所述基板的背部曝光，去除与所述栅极对位的部分透明电极层，以形成与所述栅极对准的源极和漏极；
在所述源极和漏极之上沉积金属氧化物半导体层；
采用一个灰度掩模板一次性刻蚀所述金属氧化物半导体层及源极和漏极，将所述灰度掩模板的相应透过率区域与待刻蚀的源极、漏极和金属氧化物半导体层进行对位，自所述基板正面曝光，刻蚀掉部分金属氧化物半导体层和部分源极、漏极，保留的金属氧化物半导体层和源极、漏极为阶梯结构，使源极和漏极的外端露于刻蚀后的金属氧化物半导体层之外，且缩于所述绝缘层的外端内侧，并且隔离不同薄膜晶体管器件的源极和漏极；
向所述基板之上沉积钝化层，并将所述源极和漏极引出至所述钝化层之外。
2.如权利要求1所述的制造方法，其特征在于，将所述源极和漏极引出至所述钝化层之外的步骤具体为：
刻蚀所述钝化层，形成通向所述源极和漏极露于金属氧化物半导体层之外部分的过孔；
向所述过孔中沉积导电材料，形成导电引线，将所述源极和漏极引出。
3.如权利要求2所述的制造方法，其特征在于，所述导电材料为透明导电材料。
4.自对准金属氧化物薄膜晶体管像素电路的制造方法，其特征在于，包括下述步骤：
选取一基板，在所述基板之上制备栅极、栅极引线和存储电容电极；
在所述栅极、栅极引线和存储电容电极之上依次设置绝缘层、透明电极层及光刻胶；
以所述栅极、栅极引线和存储电容电极为掩膜，自所述基板的背部曝光，去除与所述栅极、栅极引线和存储电容电极对位的部分透明电极层，形成与所述栅极对准的源极和漏极；
在所述源极和漏极以及其他保留的透明电极层之上沉积金属氧化物半导体层；
采用一个灰度掩模板一次性刻蚀所述金属氧化物半导体层及源极和漏极，将所述灰度掩模板的相应透过率区域与待刻蚀的源极、漏极和金属氧化物半导体层进行对位，自基板正面曝光，刻蚀掉栅极引线和存储电容电极之上的透明电极层和金属氧化物半导体层，并对栅极之上的源极、漏极和金属氧化物半导体层进行阶梯式刻蚀，使所述源极和漏极的外端露于刻蚀后的金属氧化物半导体层之外，且缩于所述绝缘层的外端内侧，并且隔离不同薄膜晶体管器件的源极和漏极；
向所述基板之上沉积钝化层，并将所述源极、漏极和栅极引线引出至所述钝化层之外。
5.如权利要求4所述的制造方法，其特征在于，将所述源极、漏极和栅极引线引出至所述钝化层之外的步骤具体为：
刻蚀所述钝化层，形成通向所述栅极引线以及通向源极和漏极露于金属氧化物半导体层之外部分的过孔；
向所述过孔中沉积导电材料，形成导电引线，将所述源极、漏极和栅极引线引出。
6.如权利要求5所述的制造方法，其特征在于，所述导电材料为透明导电材料。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2012/085643 WO2014082292A1 (zh) | 2012-11-30 | 2012-11-30 | 自对准金属氧化物薄膜晶体管器件及制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104040683A CN104040683A (zh) | 2014-09-10 |
| CN104040683B true CN104040683B (zh) | 2017-04-19 |
Family
ID=50827077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201280001858.9A Active CN104040683B (zh) | 2012-11-30 | 2012-11-30 | 自对准金属氧化物薄膜晶体管器件及制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN104040683B (zh) |
| WO (1) | WO2014082292A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104934444B (zh) * | 2015-05-11 | 2018-01-02 | 深圳市华星光电技术有限公司 | 共平面型氧化物半导体tft基板结构及其制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4700458A (en) * | 1981-07-27 | 1987-10-20 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of manufacture thin film transistor |
| CN101867017A (zh) * | 2009-04-17 | 2010-10-20 | 索尼公司 | 薄膜晶体管和用于制造薄膜晶体管的方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009152368A (ja) * | 2007-12-20 | 2009-07-09 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP2010199459A (ja) * | 2009-02-27 | 2010-09-09 | Dainippon Printing Co Ltd | トランジスタ素子の製造方法 |
| KR101830170B1 (ko) * | 2011-05-17 | 2018-02-21 | 삼성디스플레이 주식회사 | 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법, 산화물 반도체소자를 포함하는 표시 장치 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법 |
-
2012
- 2012-11-30 WO PCT/CN2012/085643 patent/WO2014082292A1/zh active Application Filing
- 2012-11-30 CN CN201280001858.9A patent/CN104040683B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4700458A (en) * | 1981-07-27 | 1987-10-20 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of manufacture thin film transistor |
| CN101867017A (zh) * | 2009-04-17 | 2010-10-20 | 索尼公司 | 薄膜晶体管和用于制造薄膜晶体管的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2014082292A1 (zh) | 2014-06-05 |
| CN104040683A (zh) | 2014-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104040693B (zh) | 一种金属氧化物tft器件及制造方法 | |
| CN109686793A (zh) | 薄膜晶体管及制备方法、阵列基板、显示装置 | |
| CN105097841B (zh) | Tft基板的制作方法及tft基板 | |
| CN105336746B (zh) | 一种双栅极薄膜晶体管及其制作方法、以及阵列基板 | |
| US9564536B2 (en) | Self-aligned metal oxide thin-film transistor component and manufacturing method thereof | |
| CN106129086B (zh) | Tft基板及其制作方法 | |
| US9583519B2 (en) | Manufacturing method of a thin film transistor and pixel unit thereof | |
| CN106298957A (zh) | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 | |
| CN109075204A (zh) | 薄膜晶体管、具有该薄膜晶体管的阵列基板、显示面板和显示装置、及其制造方法 | |
| CN110993610A (zh) | 阵列基板及其制备方法、显示面板 | |
| US9123815B1 (en) | VTFTs including offset electrodes | |
| CN106298815A (zh) | 薄膜晶体管及其制作方法、阵列基板和显示装置 | |
| CN104576526B (zh) | 一种阵列基板及其制备方法和显示装置 | |
| US9214560B2 (en) | VTFT including overlapping electrodes | |
| CN104882415B (zh) | Ltps阵列基板及其制造方法 | |
| CN104040683B (zh) | 自对准金属氧化物薄膜晶体管器件及制造方法 | |
| WO2017210995A1 (zh) | 金属氧化物薄膜晶体管及其制备方法 | |
| CN104810375A (zh) | 一种阵列基板及其制作方法和一种显示装置 | |
| US9093470B1 (en) | VTFT formation using capillary action | |
| CN111968945A (zh) | 一种bce结构tft的制作方法及结构 | |
| CN109148598B (zh) | 薄膜晶体管及其制备方法 | |
| CN109003892B (zh) | 一种薄膜晶体管的制作方法及薄膜晶体管 | |
| CN110729194A (zh) | 一种横向双扩散晶体管及其漂移区的制造方法 | |
| CN105428370B (zh) | 液晶显示面板及液晶显示装置 | |
| CN109192668A (zh) | 薄膜晶体管及其制造方法、显示面板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 518057 Guangdong city of Shenzhen province Nanshan District South Road 29, students start building room 2005 Patentee after: Shenzhen Ruoyu Technology Co.,Ltd. Address before: 518057 Guangdong city of Shenzhen province Nanshan District South Road 29, students start building room 2005 Patentee before: SHENZHEN ROYOLE TECHNOLOGIES Co.,Ltd. |
|
| CP01 | Change in the name or title of a patent holder |