KR102068808B1 - 커패시터 부품 - Google Patents

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Abstract

커패시터 부품이 개시된다. 본 발명의 일 측면에 따른 커패시터 부품은, 반도체 기판, 기판을 분리하도록 기판의 일면으로부터 기판의 타면을 관통하는 트렌치, 기판의 일면과 트렌치에 형성된 유전체층, 각각 기판의 일면에 접촉하도록 유전체층을 관통하고 서로 이격 형성된 제1 패드전극 및 제2 패드전극, 및 유전체층에 형성되고 제1 패드전극과 제2 패드전극을 매립하되 제1 패드전극과 제2 패드전극 각각의 일면의 적어도 일부를 노출하는 패시베이션층을 포함한다.

Description

커패시터 부품{CAPACITOR COMPONENT}
본 발명은 커패시터 부품에 관한 것이다.
전자기기의 박형화에 따라 커패시터 부품에도 박형화의 필요성이 증가하고 있다.
또한, 전자기기의 통신 주파수가 증가함에 따라, 커패시터 부품의 공진주파수(Self Resonant Frequency, SRF)를 향상시킬 필요성이 증가하고 있다.
커패시터 부품의 일종인 다층 세라믹 커패시터(Multi Layered Ceramic Capacitor, MLCC)는 복수의 내부전극층 및 인접하는 내부전극층 사이마다 형성된 유전체층을 포함하므로, 박형화에 한계를 가진다.
더불어, 다층 세라믹 커패시터(MLCC)의 경우, 인접하는 내부전극층 사이마다 형성된 정전용량이 병렬 연결되고, 외부전극 간의 거리가 상대적으로 멀기 때문에, 공진주파수를 향상시키기 어려운 구조적 한계를 가진다.
한국등록특허 제 10-1401863호 (2014.05.29. 공고)
본 발명의 목적은 높은 공진주파수(SRF) 및 낮은 정전용량을 가지며 별도로 제작하여 회로 기판에 실장할 수 있는 고주파용 RF(Radio　Frequency) 매칭용 커패시터 부품을 제공하기 위함이다.
또한, 패드전극 간의 간격을 최소화하고, 전류 패스(pass)를 최소화하여 ESL(Equivalent series inductance) 낮은 커패시터를 제공하기 위함이다.
본 발명의 일 측면은, 반도체 기판; 상기 기판을 분리하도록 상기 기판의 일면으로부터 상기 기판의 타면을 관통하는 트렌치; 상기 기판의 일면과 상기 트렌치에 형성된 유전체층; 각각 상기 기판의 일면에 접촉하도록 상기 유전체층을 관통하고, 서로 이격 형성된 제1 패드전극 및 제2 패드전극; 및 상기 유전체층에 형성되고, 상기 제1 패드전극과 상기 제2 패드전극을 매립하되 상기 제1 패드전극과 상기 제2 패드전극 각각의 일면의 적어도 일부를 노출하는 패시베이션층;을 포함하는 커패시터 부품을 제공한다.
본 발명의 다른 일 측면은, 각각 반도체로 형성된 제1 내부전극바디 및 제2 내부전극바디; 상기 제1 내부전극바디와 상기 제2 내부전극바디 사이에 형성된 매립부와, 상기 제1 내부전극바디 및 상기 제2 내부전극바디 각각의 일면에 형성된 연장부를 포함하는 유전체층; 상기 연장부를 관통하여 상기 제1 내부전극바디와 상기 제2 내부전극바디에 연결되는 패드전극; 및 상기 패드전극을 분리하도록 상기 패드전극을 관통하는 패시베이션층;을 포함하는 커패시터 부품을 제공한다.
본 발명에 따르면 높은 공진주파수(SRF) 및 낮은 정전용량을 가진 커패시터를 제공할 수 있으며, 회로 기판과 별도로 제작하여 회로 기판에 실장할 수 있는 고주파용 RF매칭용 커패시터를 제공할 수 있다.
또한, 패드전극 간의 간격을 최소화하고, 전류 패스(pass)를 최소화하여 ESL(Equivalent series inductance) 및 ESR(Equivalent series resistance)이 낮은 커패시터를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 커패시터 부품을 개략적으로 나타낸 도면.
도 2는 도 1의 I-I'선을 따른 단면을 나타내는 도면.
도 3은 본 발명의 다른 실시예에 따른 커패시터 부품의 단면을 개략적으로 나타낸 도면.
도 4 내지 12는 본 발명의 일 실시예에 따른 커패시터 부품의 제조 공정을 순차적으로 나타낸 도면.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 그리고, 명세서 전체에서, "상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것이 아니다.
또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서, X 방향은 제1 방향 또는 길이 방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향 또는 두께 방향으로 정의될 수 있다.
이하, 본 발명에 따른 커패시터 부품의 실시예 및 커패시터 부품의 제조방법을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
커패시터 부품
도 1은 본 발명의 일 실시예에 따른 커패시터 부품을 개략적으로 나타낸 도면이다. 도 2는 도 1의 I-I'선을 따른 단면을 나타내는 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 커패시터 부품(1000)는 제1 내부전극바디(110), 제2 내부전극바디(120), 트렌치(200), 유전체층(300), 제1 패드전극(410), 제2 패드전극(420) 및 패시베이션층(500)을 포함한다.
제1 내부전극바디(110)와 제2 내부전극바디(120) 각각은 형상 및 크기에 있어 특별히 제한은 없다. 일 예로서, 제1 내부전극바디(110)와 제2 내부전극바디(120) 각각은 실질적으로 육면체 형상일 수 있으나, 이에 제한되는 것은 아니다. 또한, 일 예로서, 제1 내부전극바디(110)와 제2 내부전극바디(120) 각각의 크기는, 유전체층(300)과 패시베이션층(500)을 포함한 본 실시예에 따른 커패시터 부품(1000)가 길이*폭*두께가 0.4mm*0.2mm*0.2mm인 0402 사이즈가 되도록 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 내부전극바디(110)와 제2 내부전극바디(120)는 반도체 기판(도 4의 100)으로 형성된다. 제1 내부전극바디(110)와 제2 내부전극바디(120)는 후술할 트렌치로 반도체 기판을 분리함으로써 형성될 수 있다.
반도체 기판은 단결정 실리콘 웨이퍼(Single Crystalline Silicon Wafer) 또는 다결정 실리콘 웨이퍼(Polycrystalline Silicon Wafer)로 형성될 수 있으나, 이에 제한되는 것은 아니다.
반도체 기판은 본 실시예에 따른 커패시터 부품(1000)의 제1 내부전극바디(110)와 제2 내부전극바디(120)가 내부전극으로 이용되도록 상대적으로 낮은 저항률(resistivity)을 가질 수 있다.
이를 위해, 반도체 기판은 외인성 반도체(Extrinsic Semiconductor)일 수 있다. 일 예로서, 반도체 기판은, 인(P)과 같은 도너(Donor)가 도핑된 N 타입 실리콘 웨이퍼(N-type Silicon Wafer)로 형성될 수 있으나, 이에 제한되는 것은 아니다.
반도체 기판의 저항률은, 일 예로서, 10-3 Ω㎝ 보다 낮을 수 있다. 이를 위해, 반도체 기판에는 인(P)과 같은 도너(Donor)가 1020ions/cm3의 농도로 도핑되어 있을 수 있으나, 이에 제한되는 것은 아니다.
트렌치(200)는 기판을 분리하도록 기판의 일면으로부터 기판의 타면을 관통한다. 즉, 트렌치(200)는 기판을 분리하여 제1 내부전극바디(110)와 제2 내부전극바디(120)를 형성한다.
따라서, 트렌치(200)는 기판의 두께 방향을 따라 기판을 관통하고, 기판의 폭방향을 따라 기판을 관통한다.
트렌치(200)의 깊이(도 1의 Z 방향 길이), 트렌치(200)의 폭 방향 길이(도 1의 Y 방향 길이) 및 트렌치(200)의 길이 방향 길이(도 1의 X 방향 길이)는 요구되는 커패시터 부품의 정전용량과 패키지 두께 등을 고려하여 설계할 수 있다.
구체적인 예를 들면, 트렌치(200)의 깊이를 100 ㎛, 트렌치(200)의 폭 방향(Y 방향) 길이를 200㎛, 트렌치(200)의 길이 방향(X 방향) 길이를 0.7㎛로 설정하고, 트렌치(200)에 비유전율이 3.9인 이산화규소로(SiO2)를 형성할 경우 1pF의 용량을 갖는 커패시터 부품을 얻을 수 있다.
유전체층(300)은, 제1 내부전극바디(110)의 일면, 제2 내부전극바디(110)의 일면 및 트렌치(200)에 형성된다.
유전체층(300)은 이산화규소(SiO2)를 포함할 수 있다. 반도체 기판이 규소(Si)를 포함하는 경우, 유전체층(300)은 트렌치가 형성된 반도체 기판에 열산화 공정(Thermal Oxidation Process)을 수행함으로써 형성될 수 있다.
유전체층(300)은, 제1 내부전극바디(110)와 제2 내부전극바디(120) 사이인 트렌치(200)에 형성된 매립부(310)와, 제1 내부전극바디(110)와 제2 내부전극바디(120) 각각의 일면에 형성된 연장부(320)를 포함한다.
열산화 공정으로 유전체층(300)을 형성하는 경우, 매립부(310)와 연장부(320)는 일체로 형성될 수 있다. 매립부(310)와 연장부(320)가 일체로 형성된다고 함은, 매립부(310)와 연장부(320) 사이에 계면이 형성되지 않아 서로 구별되지 않음을 의미한다.
제1 패드전극(410)과 제2 패드전극(420)은, 제1 내부전극바디(110)와 제2 내부전극바디(120) 각각의 일면에 접촉하도록 유전체층(300)의 연장부(320)를 관통하고, 서로 이격 형성된다. 즉, 제1 패드전극(410)은 연장부(320)를 관통하여 제1 내부전극바디(110)와 연결되고, 제2 패드전극(420)은 연장부(320)를 관통하여 제2 내부전극바디(120)와 연결된다.
제1 패드전극(410)과 제2 패드전극(420)은, 제1 내부전극바디(110)와 제2 내부전극바디(120)의 일면 상에 패드전극 형성용 금속막(도 8의 L1 및 L2)을 전체 형성한 후 패드전극 형성용 금속막을 선택적으로 제거하여 형성될 수 있다. 즉, 제1 패드전극(410)과 제2 패드전극(420)은 패드전극 형성용 금속막이 분리됨으로써 형성될 수 있다. 분리된 제1 패드전극(410)과 제2 패드전극(420) 사이에는 후술할 패시베이션층(500)이 형성된다. 이러한 측면에서 패드전극(410, 420)은 패시베이션층(500)에 의해 분리된 형태라고 표현될 수 있다.
제1 패드전극(410)과 제2 패드전극(420)은 도전성 금속으로 형성될 수 있으며, 예를 들어 알루미늄(Al), 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni), 금(Au) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으나, 이에 제한되는 것은 아니다.
제1 패드전극(410)과 제2 패드전극(420) 각각은, 내부전극바디(110, 120)의 일면에 배치되고 알루미늄을 포함하는 제1 층(411, 421)과, 제1 층(411, 421)에 배치되고 니켈(Ni)을 포함하는 제2 층(412, 422)을 포함할 수 있다. 즉, 제1 패드전극(410)과 제2 패드전극(420) 각각은 서로 다른 금속을 가지는 2층의 구조로 형성될 수 있다.
알루미늄(Al)을 포함하는 제1 층(411, 421)은 패드전극(410, 420) 전체의 저항률을 감소시키고, 니켈(Ni)을 포함하는 제2 층(412, 422)은 패드전극(410, 420)과 솔더 간의 결합력을 향상시킬 수 있다.
제1 패드전극(410)과 제2 패드전극(420) 각각은, 유전체층(300) 상으로 연장 형성될 수 있다. 즉, 도 2를 참조하면, 일 예로서, 제1 패드전극(410)은 유전체층(300)의 연장부(320)의 상면 상으로 연장될 수 있다. 또한, 패드전극(410, 420)이 제1 층(411, 421)과 제2 층(412, 422)을 포함하는 2층 구조로 형성될 경우, 제1 층(411, 421) 또는 제2 층(412, 422)이 연장부(320) 상으로 연장될 수 있다.
제1 패드전극(410)과 제2 패드전극(420)이 유전체층(300) 상으로 연장 형성됨으로써, 패드전극(410, 420) 간의 거리는 감소될 수 있다.
패시베이션층(500)은 유전체층(300)에 형성되고, 제1 패드전극(410)과 제2 패드전극(420)을 매립하되 제1 패드전극(410)과 제2 패드전극(420) 각각의 일면의 적어도 일부를 노출한다.
패시베이션층(500)에 의해 적어도 일부가 노출된 제1 패드전극(410)과 제2 패드전극(420)는 서로 다른 극성의 전하가 인가될 수 있다.
패시베이션층(500)은 제1 내부전극바디(110), 제2 내부전극바디(120), 제1 패드전극(410) 및 제2 패드전극(420)을 외부의 충격 또는 습기로부터 보호한다.
패시베이션층(500)은 폴리머를 포함할 수 있다. 일 예로서, 패시베이션층(500)은, BCB(벤조사이클로부텐)나 폴리이미드 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 3은 본 발명의 다른 실시예에 따른 커패시터 부품의 단면을 개략적으로 나타낸 도면이다.
본 발명의 다른 실시예에 따른 커패시터 부품(2000)는 제1 패드전극(410)과 제2 패드전극(420)의 구조를 제외한 다른 구성들은 본 발명의 일 실시예에 따른 커패시터 부품(1000)에서와 동일하다.
따라서, 이하에서는 본 실시예를 설명함에 있어, 본 발명의 일 실시예에 따른 커패시터 부품(1000)의 경우와 상이한 제1 패드전극(410)과 제2 패드전극(420)에 대해서만 설명한다.
제1 패드전극(410)과 제2 패드전극(420) 각각은, 제2 층(412, 422)에 배치되고 금(Au)을 포함하는 제3 층(413, 423)을 더 포함할 수 있다.
본 실시예의 경우, 니켈(Ni)을 포함하는 제2 층(412, 422)에 금(Au)을 포함하는 제3 층(413, 423)을 추가 형성함으로써, 제2 층(412, 422)의 산화를 방지할 수 있다.
한편, 본 실시예의 경우, 제3 층(413, 423)이 금(Au)을 포함하는 것으로 설명하였으나, 제3 층(413, 423)은 은(Ag)을 포함할 수도 있다.
상술한 구조를 갖는 본 발명의 실시예에 따른 커패시터 부품(1000, 2000)는 높은 공진주파수(SRF) 및 낮은 정전용량을 가질 수 있으며, 회로기판과 별도로 제작하여 회로기판에 실장할 수 있는 장점을 갖는다.
또한, 패드전극(410, 420) 간의 간격을 최소화할 수 있어, 전류 패스(pass)를 최소화할 수 있다. 따라서, 본 발명의 실시예에 따른 커패시터 부품(1000, 2000)는 ESL(Equivalent series inductance) 및 ESR(Equivalent series resistance)을 낮출 수 있다.
커패시터 부품의 제조방법
도 4 내지 12는 본 발명의 일 실시 형태에 따른 커패시터 부품의 제조 공정을 순차적으로 나타낸 도면이다.
우선, 도 4를 참조하면, 반도체 기판을 준비한다.
반도체 기판(100)은 단결정 실리콘 웨이퍼(Single Crystalline Silicon Wafer) 또는 다결정 실리콘 웨이퍼(Polycrystalline Silicon Wafer)로 형성될 수 있으나, 이에 제한되는 것은 아니다.
반도체 기판(100)은 후술할 공정을 거쳐 제1 내부전극바디(110)와 제2 내부전극바디(120)가 된다. 제1 내부전극바디(110)와 제2 내부전극바디(120)는 통상의 커패시터 부품의 내부전극에 해당한다. 따라서, 반도체 기판(100)은 상대적으로 낮은 저항률(resistivity)을 가질 수 있다.
반도체 기판(100)은 외인성 반도체(Extrinsic Semiconductor)일 수 있다. 일 예로서, 반도체 기판(100)은, 인(P)과 같은 도너(Donor)가 도핑된 N 타입 실리콘 웨이퍼(N-type Silicon Wafer)로 형성될 수 있으나, 이에 제한되는 것은 아니다.
반도체 기판(100)의 저항률은 낮으면 낮을수록 좋은데, 일 예로서, 10-3 Ω㎝ 보다 낮을 수 있다. 따라서, 반도체 기판(100)은 인(P)과 같은 도너(Donor)가 1020ions/cm3의 농도로 도핑된 실리콘 웨이퍼(Silicon Wafer)로 형성될 수 있다.
한편, 반도체 기판(100)의 저항률이 상술한 저항률보다 높다면 후술할 트렌치 형성 공정 이후 이온 주입(implantation) 및 확산 공정을 수행할 수 있다. 이 경우, 트렌치의 내벽과 반도체 기판(100) 일면의 이온 농도는 반도체 기판(100) 나머지 영역의 이온 농도보다 높아진다. 즉, 반도체 기판 전체의 저항률은 상대적으로 높더라도 전류 경로인 반도체 기판의 일면과 트렌치의 내벽은 저항률이 상대적으로 낮아진다.
본 실시예에 적용된 반도체 기판이 웨이퍼와 같이 복수의 단위 영역을 구획할 수 있는 레벨인 경우, 후술할 공정들은 웨이퍼 레벨에서 복수의 단위 영역에 일괄적으로 진행될 수 있으나, 이에 제한되는 것은 아니다.
다음으로, 도 5를 참조하면, 기판에 비관통형의 트렌치를 형성한다.
트렌치(200)는 기판(100)의 일면을 에칭하여 형성할 수 있으나, 이에 제한되는 것은 아니다.
트렌치(200)의 두께 방향 길이, 트렌치(200)의 폭 방향 길이 및 트렌치(200)의 길이 방향 길이는 요구되는 정전 용량과 패키지 두께 등을 고려하여 설계할 수 있다.
본 단계에서 트렌치(200)는, 기판(100)의 두께 방향을 관통하지 않는 형태로 형성된다.
다음으로, 도 6을 참조하면, 유전체층을 형성한다.
유전체층(300)은, 스퍼터링(Sputtering), 기상증착(Vapor Deposition) 또는 열산화(Thermal Oxidation) 공정으로 형성될 수 있다.
반도체 기판(100)이 실리콘 웨이퍼(Silicon Wafer)인 경우, 유전체층(300)은 실리콘 웨이퍼(Silicon Wafer)에 열산화 공정을 수행하여 트렌치(200)의 내벽을 포함하는 반도체 기판(100)의 표면에 형성될 수 있다.
열산화 공정으로 유전체층(300)을 형성하는 경우, 열산화 공정 후의 트렌치(200)의 직경(X 방향 길이)은 열산화 공정 전의 트렌치(200)의 직경보다 커질 수 있다.
다음으로, 도 7을 참조하면, 유전체층을 선택적으로 제거하여 기판의 일면의 적어도 일부를 노출한다.
본 단계는, 유전체층(300)의 일면 상에 감광성 물질을 도포하는 단계, 포토리쏘그래피 공정으로 통해 개구가 형성된 에칭마스크를 형성하는 단계, 에칭마스크의 개구를 통해 노출된 유전체층(300)을 선택적으로 에칭하는 단계를 포함할 수 있으나, 이에 제한되는 것은 아니다.
감광성 물질은 드라이 필름 등과 같은 필름 형태의 자재를 적층함으로써 형성될 수도 있고, 액상의 포토레지스트를 스핀코팅으로 도포함으로써 형성될 수도 있다.
다음으로, 도 8을 참조하면, 유전체층의 일면 및 노출된 기판의 일면에 패드전극 형성용 금속막을 형성한다.
패드전극 형성용 금속막(L1, L2)은, 후술할 공정을 통해 본 실시예에 따른 제1 패드전극(410)과 제2 패드전극(420)으로 분리된다.
패드전극 형성용 금속막(L1, L2)을 형성하는 단계는, 제1 층 형성용 금속막(L1)을 형성하는 단계와 제2 층 형성용 금속막(L2)을 형성하는 단계를 포함한다.
패드전극 형성용 금속막(L1, L2)은, 원자층 증착(Atomic Layer Deposition, ALD) 공정으로 형성될 수 있으나, 이에 제한되는 것은 아니고, PVD, CVD, 스퍼터링, 무전해도금 또는 전해도금으로 형성될 수 있다.
다음으로, 도 9를 참조하면, 패드전극 형성용 금속막을 분리한다.
패드전극 형성용 금속막(L1, L2)이 분리됨으로써, 본 실시예에 따른 제1 패드전극(410)과 제2 패드전극(420)이 형성된다.
본 단계는, 패드전극 형성용 금속막(L1, L2)의 일면 상에 감광성 물질을 도포하는 단계, 포토리쏘그래피 공정으로 통해 개구가 형성된 에칭마스크를 형성하는 단계, 에칭마스크의 개구를 통해 노출된 패드전극 형성용 금속막(L1, L2)을 선택적으로 에칭하는 단계를 포함할 수 있으나, 이에 제한되는 것은 아니다.
감광성 물질은 드라이 필름 등과 같은 필름 형태의 자재를 적층함으로써 형성될 수도 있고, 액상의 포토레지스트를 스핀코팅으로 도포함으로써 형성될 수도 있다.
다음으로, 도 10 및 도 11을 참고하면, 패시베이션층을 형성한다.
패시베이션층(500)은 필름 형태의 자재를 적층함으로써 형성될 수도 있고, 기상증착 또는 스퍼터링 등의 방법으로 형성될 수도 있다.
패시베이션층(500)은, 제1 패드전극(410)과 제2 패드전극(420) 각각의 일면의 적어도 일부를 노출한다. 따라서, 패시베이션층(500)은 제1 패드전극(410)과 제2 패드전극(420)의 표면 전체를 덮도록 형성된 후 제1 패드전극(410)과 제2 패드전극(420) 각각의 일면의 적어도 일부를 노출하도록 선택적으로 제거될 수 있다.
패시베이션층(500)을 선택적으로 제거하는 단계는, 패시베이션층(500)이 감광성 물질을 포함하는 경우 별도의 감광성 물질을 이용하지 않고 패시베이션층(500) 자체에 포토리쏘그래피 공정을 수행함으로써 진행될 수 있다. 또는, 패시베이션층(500)을 선택적으로 제거하는 단계는, 패시베이션층(500)이 감광성 물질을 포함하지 않는 경우, 패시베이션층(500) 상에 감광성 물질을 도포하는 단계, 포토리쏘그래피 공정으로 통해 개구가 형성된 에칭마스크를 형성하는 단계, 에칭마스크의 개구를 통해 노출된 패시베이션층(500)을 선택적으로 에칭하는 단계를 포함할 수 있다.
감광성 물질은 드라이 필름 등과 같은 필름 형태의 자재를 적층함으로써 형성될 수도 있고, 액상의 포토레지스트를 스핀코팅으로 도포함으로써 형성될 수도 있다.
다음으로, 도 12를 참조하면, 트렌치의 저면을 노출하도록 기판의 일부를 제거한다.
트렌치(200)의 저면을 노출하도록 기판(100)의 일부를 제거하는 단계는, 기판(100)의 일면과 대향하는 기판(100)의 타면을 연마함으로써 수행될 수 있다. 여기서, 연마는 화학기계연마(Chemical Mechanical Polishing)일 수 있으나, 이에 제한되는 것은 아니다.
트렌치(200)의 저면이 노출됨으로써, 기판(100)은 제1 내부전극바디(110)와 제2 내부전극바디(120)로 분리된다.
반도체 기판이 웨이퍼 레벨인 경우 상술한 공정 이후 개별화 공정이 수행될 수 있다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경 또는 삭제 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
100: 기판
110: 제1 내부전극바디
120: 제2 내부전극바디
200: 트렌치
300: 유전체층
310: 매립부
320: 연장부
410, 420: 패드전극
411, 421: 제1 층
412, 422: 제2 층
413, 423: 제3 층
500: 패시베이션층
L1, L2: 패드전극 형성용 금속막
1000, 2000: 커패시터 부품

Claims (14)

  1. 반도체 기판;
    상기 기판을 제1 및 제2 내부전극바디로 분리하도록 상기 기판의 일면으로부터 상기 기판의 타면을 관통하는 트렌치;
    상기 기판의 일면과 상기 트렌치에 배치된 유전체층;
    상기 기판의 일면과 대응하는 제1 및 제2 내부전극바디의 일면과 각각 대응하도록 서로 이격되어 배치되며, 상기 제1 및 제2 내부전극바디의 일면에 각각 접촉하도록 상기 기판의 일면에 배치된 유전체층을 관통하는 제1 패드전극 및 제2 패드전극; 및
    상기 유전체층에 형성되고, 상기 제1 및 제2 패드전극을 매립하되 상기 제1 및 제2 패드전극 각각의 일면의 적어도 일부를 노출하는 패시베이션층;
    을 포함하는 커패시터 부품.
  2. 제1항에 있어서,
    상기 기판은 규소(Si) 및 도너(donor)를 포함하는 커패시터 부품.
  3. 제2항에 있어서,
    상기 기판에 도핑된 상기 도너(donor)의 농도는 1020ions/cm3 이하인 커패시터 부품.
  4. 제1항에 있어서,
    상기 유전체층은 이산화규소(SiO2)를 포함하는 커패시터 부품.
  5. 제1항에 있어서,
    상기 제1 패드전극 및 상기 제2 패드전극은,
    상기 기판의 일면에 접촉되고 알루미늄(Al)을 포함하는 제1 층, 및 상기 제1 층에 접촉되고 니켈(Ni)을 포함하는 제2 층을 포함하는 커패시터 부품.
  6. 제5항에 있어서,
    상기 제1 층 및 상기 제2 층 중 적어도 하나는,
    상기 유전체층 상으로 연장 형성된 커패시터 부품.
  7. 제5항에 있어서,
    상기 제1 패드전극 및 상기 제2 패드전극은
    상기 제2 층에 접촉되고 금(Au)을 포함하는 제3 층을 더 포함하는 커패시터 부품.
  8. 제1항에 있어서,
    상기 패시베이션층은 폴리머를 포함하는 커패시터 부품.
  9. 각각 반도체로 형성된 제1 내부전극바디 및 제2 내부전극바디;
    상기 제1 내부전극바디와 상기 제2 내부전극바디 사이에 형성된 매립부와, 상기 제1 내부전극바디 및 상기 제2 내부전극바디 각각의 일면에 형성된 연장부를 포함하는 유전체층;
    상기 연장부를 관통하여 상기 제1 내부전극바디와 상기 제2 내부전극바디에 연결되는 패드전극; 및
    상기 패드전극을 분리하도록 상기 패드전극을 관통하는 패시베이션층;
    을 포함하는 커패시터 부품.
  10. 제9항에 있어서,
    상기 제1 내부전극바디와 상기 제2 내부전극바디 각각은 외인성 반도체로 형성되는 커패시터 부품.
  11. 제9항에 있어서,
    상기 제1 내부전극바디와 상기 제2 내부전극바디 각각은, 도너(donor)가 도핑된 외인성 반도체로 형성되는 커패시터 부품.
  12. 제9항에 있어서,
    상기 매립부와 상기 연장부는 일체로 형성되는 커패시터 부품.
  13. 제9항에 있어서,
    상기 제1 내부전극바디, 상기 제2 내부전극바디 및 상기 유전체층은 각각 규소(Si)를 포함하는 커패시터 부품.
  14. 제9항에 있어서,
    상기 패시베이션층은,
    분리된 상기 패드전극 각각을 커버하되, 분리된 상기 패드전극 각각의 일면의 적어도 일부를 노출하는 커패시터 부품.
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