KR101396744B1 - 홀 구조를 갖는 커패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 홀 구조를 갖는 커패시터 및 그 제조방법에 관한 것이다. 본 발명의 하나의 실시예에 따라, 다수의 관통홀이 형성된 기판층; 비저항이 낮은 제1 도전층 및 제1 도전층 보다 비저항이 높은 제2 도전층을 포함하되, 제1 도전층은 관통홀의 내벽 상에 형성되고 제2 도전층은 제1 도전층 상에 형성되는, 하부 전극층; 하부 전극층 상에 형성된 박막 유전층; 및 제3 도전층 및 제3 도전층 보다 비저항이 낮은 제4 도전층을 포함하되, 제3 도전층은 박막 유전층 상에 형성되고 제4 도전층은 제3 도전층 상에 형성되는, 상부 전극층; 을 포함하여 이루어지는 홀 구조를 갖는 커패시터가 제안된다. 또한, 그 제조방법이 제안된다.

Description

홀 구조를 갖는 커패시터 및 그 제조방법{CAPACITOR WITH HOLE STRUCTURE AND MENUFACTURING METHOD THEREOF}
본 발명은 홀 구조를 갖는 커패시터 및 그 제조방법에 관한 것이다. 구체적으로는 낮은 ESR을 구현하는 홀 구조를 갖는 커패시터 및 그 제조방법에 관한 것이다.
최근에 이동통신기기 및 휴대용 전자기기의 시장이 확대됨에 따라, 초소형이면서도 높은 커패시턴스 값을 갖는 커패시터에 대한 요구가 증가하고 있다. 이에 따라 소형화가 가능하면서, 높은 커패시턴스 값을 얻을 수 있는 박막형 다층 세라믹 커패시터(multi-layered ceramic capacitor, MLCC)가 활발히 연구되고 있다. 하지만 박막형 다층 세라믹 커패시터라고 해도 수십층의 다층구조로 이루어져서 두께를 낮추는데 한계가 있다.
최근에 이런 문제를 해결하기 위해 실리콘 기판 위에 박막전극과 유전체를 이용하여 박막형 커패시터 개발이 활발히 이루어지고 있다.
그러나, 커패시턴스는 많이 높아졌으나, 박막 유전체의 특성에 맞는 사용가능한 전극이 제한되며, 그로 인해 커패시터에 기생하는 내부 등가직렬저항(ESR:Equivalent Series Resistance) 값이 높게 나타난다. ESR이 작을수록 더 좋은 성능의 커패시터가 되며, 기생 저항이 있으면 충방전 시간에 오차를 일으키고 누설 전류를 발생시켜 시스템 성능을 저하시키는 역할을 한다. 따라서, 높은 내부 ESR은 최근 들어 MPU(Microprocessor unit)과 같이 더 빠른 실행 속도와 에너지 소비를 적게 하는 제품 성능의 요구에 맞지 않아 실제 사용에 제한적일 수밖에 없다.
국제 공개특허공보 WO 01/50823 A1 (2001년 7월 12일 공개) 미국 공개특허공보 US 2012/0080771 A1 (2012년 4월 5일 공개)
전술한 문제를 해결하고자, 관통홀 또는 트랜치 홀 구조의 커패시터에서 유전층을 사이에 둔 상부 및 하부 전극에 저항이 낮은 도전층을 부착하여 내부 ESR을 낮출 수 있는 홀 구조를 갖는 커패시터 및 그 제조방법을 제안하고자 한다.
전술한 문제를 해결하기 위하여, 본 발명의 제1 실시예에 따라, 다수의 관통홀이 형성된 기판층; 비저항이 낮은 제1 도전층 및 제1 도전층 보다 비저항이 높은 제2 도전층을 포함하되, 제1 도전층은 관통홀의 내벽 상에 형성되고 제2 도전층은 제1 도전층 상에 형성되는, 하부 전극층; 하부 전극층 상에 형성된 박막 유전층; 및 제3 도전층 및 제3 도전층 보다 비저항이 낮은 제4 도전층을 포함하되, 제3 도전층은 박막 유전층 상에 형성되고 제4 도전층은 제3 도전층 상에 형성되는, 상부 전극층; 을 포함하여 이루어지는 홀 구조를 갖는 커패시터가 제안된다.
또한, 제1 도전층 및 제4 도전층은 동일 재질로 이루어지고, 제2 도전층 및 제3 도전층은 동일 재질로 이루어질 수 있다.
게다가, 제1 도전층 및 제4 도전층은 Ag, Au, Ni, Co, Mo 중 하나의 금속 물질, 또는 그의 도전성 산화물 또는 도전성 질화물로 이루어질 수 있다. 또한, 제2 도전층 및 제3 도전층은 Ru 재질, 또는 도펀트가 첨가된 도전성 폴리실리콘 재질로 이루어질 수 있다.
또한, 하나의 예에서, 커패시터는: 제1 도전층의 하부에 접착층을 형성하는 접착 시드층; 을 더 포함할 수 있다.
또 하나의 예에서, 커패시터는: 하부 전극층과 관통홀 내벽 사이에 개재된 절연층;을 더 포함할 수 있다.
삭제
또 하나의 예에 따르면, 유전층은 타이타늄 산화물 그룹으로부터 선택된 하나 이상의 고 유전율 물질 또는 그에 도펀트가 첨가된 물질로 이루어질 수 있다.
삭제
다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제2 실시예에 따라, 다수의 트랜치 홀이 형성된 기판층; 비저항이 낮은 제1 도전층 및 제1 도전층 보다 비저항이 높은 제2 도전층을 포함하되, 제1 도전층은 트랜치 홀의 내벽 상에 형성되고 제2 도전층은 제1 도전층 상에 형성되는, 하부 전극층; 하부 전극층 상에 형성된 박막 유전층; 및 제3 도전층 및 제3 도전층 보다 비저항이 낮은 제4 도전층을 포함하되, 제3 도전층은 박막 유전층 상에 형성되고 제4 도전층은 제3 도전층 상에 형성되는, 상부 전극층; 을 포함하여 이루어지는 홀 구조를 갖는 커패시터가 제안된다.
또한, 제1 도전층 및 제4 도전층은 동일 재질로 이루어지고, 제2 도전층 및 제3 도전층은 동일 재질로 이루어질 수 있다.
게다가, 제1 도전층 및 제4 도전층은 Ag, Au, Ni, Co, Mo 중 하나의 금속 물질, 또는 그의 도전성 산화물 또는 도전성 질화물로 이루어질 수 있다. 또한, 제2 도전층 및 제3 도전층은 Ru 재질, 또는 도펀트가 첨가된 도전성 폴리실리콘 재질로 이루어질 수 있다.
이때, 하나의 예에서, 커패시터는: 하부 전극층과 트랜치 홀 내벽 사이에 개재된 절연층;을 더 포함할 수 있다.
또 하나의 예에 따르면, 유전층은 타이타늄 산화물 그룹으로부터 선택된 하나 이상의 고 유전율 물질 또는 그에 도펀트가 첨가된 물질로 이루어질 수 있다.
삭제
다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제3 실시예에 따라, 다수의 관통홀이 형성된 기판을 준비하는 단계; 비저항이 낮은 제1 도전층 및 제1 도전층 보다 비저항이 높은 제2 도전층을 포함하는 하부 전극층을 관통홀의 내벽 상에 형성하되, 제1 도전층을 관통홀의 내벽 상에, 그리고 제1 도전층 상에 제2 도전층을 형성하는 단계; 하부 전극층 상에 박막 유전층을 형성하는 단계; 및 제3 도전층 및 제3 도전층 보다 비저항이 낮은 제4 도전층을 포함하는 상부 전극층을 박막 유전층 상에 형성하되, 제3 도전층을 박막 유전층 상에, 그리고 제3 도전층 상에 제4 도전층을 형성하는 단계; 를 포함하여 이루어지는 홀 구조를 갖는 커패시터 제조방법이 제안된다.
또한, 제1 도전층 및 제4 도전층은 동일 재질로 이루어지고, 제2 도전층 및 제3 도전층은 동일 재질로 이루어질 수 있다.
게다가, 제1 도전층 및 제4 도전층은 Ag, Au, Ni, Co, Mo 중 하나의 금속 물질, 또는 그의 도전성 산화물 또는 도전성 질화물로 이루어질 수 있다. 또한, 제2 도전층 및 제3 도전층은 Ru 재질, 또는 도펀트가 첨가된 도전성 폴리실리콘 재질로 이루어질 수 있다.
이때, 하나의 예에서, 하부 전극층을 형성하는 단계는 관통홀의 내벽 상에 접착 시드층을 형성하는 단계를 더 포함할 수 있고, 제1 도전층은 접착 시드층 상에 형성될 수 있다.
또한, 하나의 예에 있어서, 기판을 준비하는 단계에서 관통홀 내벽 및 기판 표면에 절연층을 형성하는 단계를 더 포함하고, 하부 전극층은 관통홀 내벽 상의 절연층 상에 형성될 수 있다.
또 하나의 예에 따르면, 유전층은 타이타늄 산화물 그룹으로부터 선택된 하나 이상의 고 유전율 물질 또는 그에 도펀트가 첨가된 물질로 이루어질 수 있다.
또한, 하나의 예에서, 하부 전극층 및 상부 전극층은 ALD, CVD, PECVD, PVD, 스퍼터링, 도금 공정 중의 어느 하나의 공정에 의해 형성될 수 있다.
삭제
다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 제4 실시예에 따라, 다수의 트랜치 홀이 형성된 기판을 준비하는 단계; 비저항이 낮은 제1 도전층 및 제1 도전층 보다 비저항이 높은 제2 도전층을 포함하는 하부 전극층을 트랜치 홀의 내벽 상에 형성하되, 제1 도전층을 트랜치 홀의 내벽 상에, 그리고 제1 도전층 상에 제2 도전층을 형성하는 단계; 하부 전극층 상에 박막 유전층을 형성하는 단계; 및 제3 도전층 및 제3 도전층 보다 비저항이 낮은 제4 도전층을 포함하는 상부 전극층을 박막 유전층 상에 형성하되, 제3 도전층을 박막 유전층 상에, 그리고 제3 도전층 상에 제4 도전층을 형성하는 단계; 를 포함하여 이루어지는 홀 구조를 갖는 커패시터 제조방법이 제안된다.
또한, 제1 도전층 및 제4 도전층은 동일 재질로 이루어지고, 제2 도전층 및 제3 도전층은 동일 재질로 이루어질 수 있다.
게다가, 제1 도전층 및 제4 도전층은 Ag, Au, Ni, Co, Mo 중 하나의 금속 물질, 또는 그의 도전성 산화물 또는 도전성 질화물로 이루어질 수 있다. 또한, 제2 도전층 및 제3 도전층은 Ru 재질, 또는 도펀트가 첨가된 도전성 폴리실리콘 재질로 이루어질 수 있다.
이때, 하나의 예에서, 유전층은 타이타늄 산화물 그룹으로부터 선택된 하나 이상의 고 유전율 물질 또는 그에 도펀트가 첨가된 물질로 이루어질 수 있다.
또한, 하나의 예에서, 하부 전극층 및 상부 전극층은 ALD, CVD, PECVD, PVD, 스퍼터링, 도금 공정 중의 어느 하나의 공정에 의해 형성될 수 있다.
삭제
본 발명의 실시예에 따라, 관통홀 또는 트랜치 홀 구조의 커패시터에서 유전층을 사이에 둔 상부 및 하부 전극에 저항이 낮은 도전층을 부착함으로써, 내부 ESR을 낮출 수 있다.
이에 따라, 높은 커패시턴스와 낮은 내부 ESR를 동시에 만족시킬 수 있다.
본 발명의 다양한 실시예에 따라 직접적으로 언급되지 않은 다양한 효과들이 본 발명의 실시예들에 따른 다양한 구성들로부터 당해 기술분야에서 통상의 지식을 지닌 자에 의해 도출될 수 있음은 자명하다.
도 1은 본 발명의 하나의 실시예에 따른 홀 구조를 갖는 커패시터를 개략적으로 나타낸 단면도이다.
도 2a 내지 2f는 본 발명의 하나의 실시예에 따른 홀 구조를 갖는 커패시터 제조방법을 개략적으로 나타낸 도면이다.
도 3은 본 발명의 또 하나의 실시예에 따른 홀 구조를 갖는 커패시터를 개략적으로 나타낸 단면도이다.
도 4는 본 발명의 또 하나의 실시예에 따른 홀 구조를 갖는 커패시터를 개략적으로 나타낸 단면도이다.
도 5는 본 발명의 또 하나의 실시예에 따른 홀 구조를 갖는 커패시터를 개략적으로 나타낸 단면도이다.
도 6은 본 발명의 또 하나의 실시예에 따른 홀 구조를 갖는 커패시터를 개략적으로 나타낸 단면도이다.
전술한 과제를 달성하기 위한 본 발명의 실시예들이 첨부된 도면을 참조하여 설명될 것이다. 본 설명에 있어서, 동일부호는 동일한 구성을 의미하고, 당해 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 도모하기 위하여 부차적인 설명은 생략될 수도 있다.
본 명세서에서 하나의 구성요소가 다른 구성요소와 연결, 결합 또는 배치 관계에서 '직접'이라는 한정이 없는 이상, '직접 연결, 결합 또는 배치'되는 형태뿐만 아니라 그들 사이에 또 다른 구성요소가 개재됨으로써 연결, 결합 또는 배치되는 형태로도 존재할 수 있다.
본 명세서에 비록 단수적 표현이 기재되어 있을지라도, 발명의 개념에 반하거나 명백히 다르거나 모순되게 해석되지 않는 이상 복수의 구성 전체를 대표하는 개념으로 사용될 수 있음에 유의하여야 한다. 본 명세서에서 '포함하는', '갖는', '구비하는', '포함하여 이루어지는' 등의 기재는 하나 또는 그 이상의 다른 구성요소 또는 그들의 조합의 존재 또는 부가 가능성이 있는 것으로 이해되어야 한다.
본 명세서에서 참조되는 도면들은 본 발명의 실시예를 설명하기 위한 예시로써, 모양, 크기, 두께 등은 기술적 특징의 효과적인 설명을 위해 과장되게 표현된 것일 수 있다.
우선, 본 발명의 제1 실시예에 따른 홀 구조를 갖는 커패시터를 도면을 참조하여 구체적으로 살펴본다. 이때, 참조되는 도면에 기재되지 않은 도면부호는 동일한 구성을 나타내는 다른 도면에서의 도면부호일 수 있다.
도 1은 본 발명의 하나의 실시예에 따른 홀 구조를 갖는 커패시터를 개략적으로 나타낸 단면도이고, 도 3은 본 발명의 또 하나의 실시예에 따른 홀 구조를 갖는 커패시터를 개략적으로 나타낸 단면도이고, 도 4는 본 발명의 또 하나의 실시예에 따른 홀 구조를 갖는 커패시터를 개략적으로 나타낸 단면도이고, 도 5는 본 발명의 또 하나의 실시예에 따른 홀 구조를 갖는 커패시터를 개략적으로 나타낸 단면도이다.
도 1을 참조하면, 하나의 예에 따른 홀 구조를 갖는 커패시터는 다수의 관통홀(11)이 형성된 기판층(10), 하부 전극층(30), 박막 유전층(50) 및 상부 전극층(70)을 포함하여 이루어질 수 있다. 또한, 도 3을 참조하면, 또 하나의 예에 따른 홀 구조를 갖는 커패시터는 접착 시드층(25)을 더 포함할 수 있다. 또한, 도 4를 참조하면, 또 하나의 예에서, 홀 구조를 갖는 커패시터는 절연층(20)을 더 포함할 수 있다. 도 1을 중심으로 홀 구조를 갖는 커패시터를 살펴보고, 도 3 및 4에 따른 홀 구조를 갖는 커패시터는 나중에 설명될 것이다.
구체적으로, 살펴보면, 도 1에 따른 커패시터의 기판층(10)은 다수의 관통홀(11)을 구비하고 있다. 관통홀(11) 상에 커패시터 전극이 형성된다.
다음으로, 도 1을 참조하여, 하부 전극층(30)을 구체적으로 살펴본다.
도 1에 따른 커패시터의 하부 전극층(30)은 제1 도전층(31) 및 제2 도전층(33)을 포함하고 있다. 이때, 제1 도전층(31)은 비저항이 낮은 도전물질로 이루어지고, 제2 도전층(33)은 제1 도전층(31)에 비해 비저항이 높은 도전물질로 이루어진다.
하부 전극층(30)의 제1 도전층(31)은 기판층(10)에 형성된 관통홀(11)의 내벽 상에 형성된다. 또한, 제2 도전층(33)은 제1 도전층(31) 상에 형성된다. 박막 유전층(50)과 접촉되는 제2 도전층(33)이 비저항이 높으므로, 비저항이 낮은 제1 도전층(31)을 제2 도전층(33)에 부착시켜 커패시터의 내부 ESR(Equivalent Series Resistance)을 낮출 수 있다. 예컨대, 도 3을 참조하면, 하나의 예에서, 제1 도전층(31)의 하부에는 관통홀(11)의 내벽과 접착력을 높이기 위해 접착 시드층(25)이 추가될 수 있다. 또한, 도 4를 참조하면, 하나의 예에서, 제1 도전층(31)과 기판층(10)의 관통홀(11) 내벽 사이에 절연층(20)이 추가될 수 있고, 이때, 도시되지 않았으나, 절연층(20)과 제1 도전층(31) 사이에 접착 시드층이 추가될 수도 있다.
이때, 도 1을 참조하면, 하부 전극층(30)은 관통홀(11) 내벽 뿐만 아니라, 관통홀(11) 주위의 기판의 상면 또는/및 하면의 표면에 걸쳐 형성될 수 있다. 예컨대, 도 1은 관통홀(11) 내벽과 기판의 상면 및 하면의 관통홀(11) 주위에 형성된 하부 전극층(30)을 도시하고 있다. 또는, 도 5를 참조하면, 하부 전극층(30)은 관통홀(11) 내벽과 기판의 상면 및 하면 중 어느 하나의 표면에 걸쳐 형성될 수 있다. 예컨대, 도 5는 관통홀(11) 내벽과 기판의 상면에 걸쳐 형성된 하부 전극층(30)을 도시하고 있다.
이때, 제1 도전층(31)은 Ag, Au, Ni, Co, Mo 중 하나의 금속 물질, 또는 그의 도전성 산화물 또는 도전성 질화물로 이루어질 수 있다. 또한, 제2 도전층(33)은 Ru 재질, 또는 도펀트가 첨가된 도전성 폴리실리콘 재질로 이루어질 수 있다. 예컨대, 이때, 도전성 폴리실리콘에 첨가되는 도판트는 P, As, Sb 또는 B 원소를 포함하는 물질로 이루어질 수 있다.
계속하여, 도 1을 참조하여, 박막 유전층(50)을 구체적으로 살펴본다.
도 1에 따른 커패시터의 박막 유전층(50)은 하부 전극층(30) 상에, 구체적으로 제2 도전층(33) 상에 형성된다. 예컨대, 박막 유전층(50)은 타이타늄 산화물 그룹으로부터 선택된 하나 이상의 고 유전율 물질 또는 그에 도펀트가 첨가된 물질로 이루어질 수 있다. 예컨대, 타이타늄 산화물로 TiO2, ATO(Al-TiO2), (Ba, Sr)TiO3, SrTiO3, BaTiO3 등이 사용될 수 있다. 또한, SrBi4Ti4O15 등의 비스무트(bismuth) 층상 화합물이 사용될 수도 있다. 타이타늄 산화물이 아니더라도, 예컨대 Pb(Zr,Ti)O3 등도 사용될 수 있다.
예컨대, 이때, 도 1을 참조하면, 하부 전극층(30)이 관통홀(11) 내벽과 관통홀(11) 주위의 기판의 상면 또는/및 하면의 표면에 걸쳐 형성되는 경우, 박막 유전층(50)은 관통홀(11) 주위의 기판의 상면 또는/및 하면의 표면에 형성된 하부 전극층(30) 부위의 적어도 일부를 노출시키도록 형성될 수 있다. 이때, 상부 전극층(70)은 박막 유전층(50)과 동일한 범위 또는 박막 유전층(50)의 범위 내에서 형성될 수 있다. 또는, 도 5를 참조하면, 하부 전극층(30)이 관통홀(11) 내벽과 기판의 상면 및 하면 중 어느 하나의 표면에 걸쳐 형성되는 경우, 박막 유전층(50)은 관통홀(11) 내벽 상에 형성된 하부 전극층(30) 부위와 기판의 상면 및 하면 중 나머지 하나의 표면에 걸쳐 형성될 수 있다. 이때, 상부 전극층(70)은 박막 유전층(50)과 동일한 범위 또는 박막 유전층(50)의 범위 내에서 형성될 수 있다.
계속하여, 도 1을 참조하여, 상부 전극층(70)을 구체적으로 살펴본다.
도 1에 따른 커패시터의 상부 전극층(70)은 제3 도전층(73) 및 제4 도전층(71)을 포함하고 있다. 제4 도전층(71)은 비저항이 낮은 도전물질로 이루어지고, 제3 도전층(73)은 제4 도전층(71)에 비해 비저항이 높은 도전물질로 이루어진다. 이때, 상부 전극층(70)의 제3 도전층(73)은 박막 유전층(50) 상에 형성되고, 제4 도전층(71)은 제3 도전층(73) 상에 형성된다. 박막 유전층(50)과 접촉되는 제3 도전층(73)이 비저항이 높으므로, 비저항이 낮은 제4 도전층(71)을 제3 도전층(73)에 부착시켜 커패시터의 내부 ESR(Equivalent Series Resistance)을 낮출 수 있다. 하부 전극층(30)의 제1 도전층(31)과 상부 전극층(70)의 제4 도전층(71)이 박막 유전층(50)과 접촉하는 제2 도전층(33) 및 제3 도전층(73)에 부착됨으로써, 하부 및 상부 전극층(30, 70) 사이의 내부 ESR을 효과적으로 낮출 수 있다.
이때, 제4 도전층(71)은 Ag, Au, Ni, Co, Mo 중 하나의 금속 물질, 또는 그의 도전성 산화물 또는 도전성 질화물로 이루어질 수 있다. 또한, 제3 도전층(73)은 Ru 재질, 또는 도펀트가 첨가된 도전성 폴리실리콘 재질로 이루어질 수 있다. 예컨대, 이때, 도전성 폴리실리콘에 첨가되는 도판트는 P, As, Sb 또는 B 원소를 포함하는 물질로 이루어질 수 있다.
또한, 하나의 예에서, 하부 전극층(30)의 제1 도전층(31) 및 상부 전극층(70)의 제4 도전층(71)은 동일 재질로 이루어질 수 있다. 게다가, 하부 전극층(30)의 제2 도전층(33) 및 상부 전극층(70)의 제3 도전층(73)은 동일 재질로 이루어질 수 있다.
도 3을 참조하여, 또 하나의 예를 살펴본다.
하나의 예에 따른 홀 구조를 갖는 커패시터는 제1 도전층(31)의 하부에 접착층을 형성하는 접착 시드층(25)을 더 포함할 수 있다. 이때, 접착 시드층(25)은 Ti, Cr, Mo, Ru, Cu, Au, Ni 중에서 선택된 하나의 금속 물질로 이루어질 수 있다.
또한, 도 4를 참조하여, 또 하나의 예를 살펴보면, 홀 구조를 갖는 커패시터는 절연층(20)을 더 포함할 수 있다. 절연층(20)은 하부 전극층(30)과 관통홀(11) 내벽 사이, 예컨대 제1 도전층(31)과 관통홀(11) 내벽 사이에 개재될 수 있다. 절연층(20)은 예컨대 무기보호층(SiNx, SiOx, TiOx, TaOx, SiON, AlOx ), 유기보호층(또는 유기 절연층)(폴리이미드 수지, 에폭시(epoxy) 수지 등)을 이용할 있다. 이때, 도시되지 않았으나, 절연층(20)과 제1 도전층(31) 사이에 절연층(20)과 제1 도전층(31)의 접착력을 높이기 위한 접착 시드층(도 3의 도면부호 25 참조)이 더 추가될 수 있다.
다음으로, 본 발명의 제2 실시예에 따른 홀 구조를 갖는 커패시터를 도면을 참조하여 구체적으로 살펴본다. 이때, 전술한 제1 실시예에 따른 홀 구조를 갖는 커패시터들 및 도 3 내지 5가 참조될 수 있고, 그에 따라 중복되는 설명들은 생략될 수도 있다.
도 6은 본 발명의 또 하나의 실시예에 따른 홀 구조를 갖는 커패시터를 개략적으로 나타낸 단면도이다.
도 6을 참조하면, 하나의 예에 따른 홀 구조를 갖는 커패시터는 다수의 트랜치 홀(12)이 형성된 기판층(100), 하부 전극층(130), 박막 유전층(150) 및 상부 전극층(170)을 포함하여 이루어질 수 있다. 또한, 도시되지 않았으나, 도 3을 참조하여 살펴보면, 하나의 예에서 커패시터는 접착 시드층(25)을 더 포함할 수 있다. 또한, 도시되지 않았으나, 도 4를 참조하여 살펴보면, 또 하나의 예에서, 커패시터는 절연층(20)을 더 포함할 수 있다.
도 6에 따른 홀 구조를 갖는 커패시터는 기판층(100)의 트랜치 홀(12) 상에 하부 전극층(130), 박막 유전층(150) 및 상부 전극층(170)이 형성되는 점을 제외하고, 하부 전극층(130), 박막 유전층(150) 및 상부 전극층(170)의 각각의 구성은 제1 실시예에 따른 홀 구조를 갖는 커패시터들의 그것들과 유사하다.
이때, 도 6에 따른 커패시터의 기판층(100)은 다수의 트랜치 홀(12)을 구비하고 있다. 트랜치 홀(12)은 식각 공정을 통해 형성될 수 있고, 또는 관통홀(11)이 구비된 기판을 적층시킴으로써 형성될 수 있다. 도시되지 않았으나, 적층 기판을 이용하여 트랜치 홀(12)이 형성되는 경우를 살펴보면, 베이스 기판 상에 다수의 관통홀이 형성된 상부 기판을 적층함으로써, 트랜치 홀(12)이 형성될 수 있다. 도시되지 않았으나, 이때, 베이스 기판과 관통홀이 형성된 상부 기판 사이에 도전성 패턴층이 형성되고, 관통홀에 의해 형성되는 트랜치 홀(12) 내부 하면에 형성되는 하부 전극층(130)이 도전성 패턴층에 접촉될 수 있다.
다음으로, 도 6을 참조하여, 하부 전극층(130)을 구체적으로 살펴본다.
도 6에 따른 홀 구조를 갖는 커패시터의 하부 전극층(130)은 제1 도전층(131) 및 제2 도전층(133)을 포함하고 있다. 제1 도전층(131)은 제2 도전층(133)에 비해 비저항이 낮은 도전물질로 이루어진다. 이때, 하부 전극층(130)의 제1 도전층(131)은 기판층(100)에 형성된 트랜치 홀(12)의 내벽, 예컨대 측벽 및 바닥 상에 형성되고, 제2 도전층(133)은 제1 도전층(131) 상에 형성된다. 박막 유전층(150)과 접촉되는 제2 도전층(133)이 비저항이 높으므로, 비저항이 낮은 제1 도전층(131)을 제2 도전층(133)에 부착시켜 커패시터의 내부 ESR(Equivalent Series Resistance)을 낮출 수 있다.
예컨대, 직접 도시되지 않았으나, 도 3을 참조하여 살펴보면, 제1 도전층(131)의 하부에는 트랜치 홀(12)의 내벽과 접착력을 높이기 위해 접착 시드층(25)이 추가될 수 있다. 또한, 직접 도시되지 않았으나, 도 4를 참조하여 살펴보면, 하나의 예에서, 제1 도전층(131)과 기판의 트랜치 홀(12) 내벽 사이에 절연층(20)이 추가될 수 있다. 또한, 도시되지 않았으나, 절연층(20)과 제1 도전층(131) 사이에 접착 시드층이 추가될 수도 있다.
이때, 제1 도전층(131)은 Ag, Au, Ni, Co, Mo 중 하나의 금속 물질, 또는 그의 도전성 산화물 또는 도전성 질화물로 이루어질 수 있다. 또한, 제2 도전층(133)은 Ru 재질, 또는 도펀트가 첨가된 도전성 폴리실리콘 재질로 이루어질 수 있다. 예컨대, 이때, 도전성 폴리실리콘에 첨가되는 도판트는 P, As, Sb 또는 B 원소를 포함하는 물질로 이루어질 수 있다.
계속하여, 도 6을 참조하여, 박막 유전층(150)을 구체적으로 살펴본다. 도 6에 따른 커패시터의 박막 유전층(150)은 하부 전극층(130)의 제2 도전층(133) 상에 형성된다. 이때, 하나의 예에 따르면, 박막 유전층(150)은 타이타늄 산화물 그룹으로부터 선택된 하나 이상의 고 유전율 물질 또는 그에 도펀트가 첨가된 물질로 이루어질 수 있다. 예컨대, 타이타늄 산화물로 TiO2, ATO(Al-TiO2), (Ba, Sr)TiO3, SrTiO3, BaTiO3 등이 사용될 수 있다. 또한, SrBi4Ti4O15 등의 비스무트(bismuth) 층상 화합물이 사용될 수도 있다. 타이타늄 산화물이 아니더라도, 예컨대 Pb(Zr,Ti)O3 등도 사용될 수 있다.
계속하여, 도 6을 참조하여, 상부 전극층(170)을 구체적으로 살펴본다.
도 6에 따른 커패시터의 상부 전극층(170)은 제3 도전층(173) 및 제4 도전층(171)을 포함하고 있다. 제4 도전층(171)은 제3 도전층(173)에 비하여 비저항이 낮은 도전물질로 이루어진다. 이때, 상부 전극층(170)의 제3 도전층(173)은 박막 유전층(150) 상에 형성되고, 제4 도전층(171)은 제3 도전층(173) 상에 형성된다. 하부 전극층(130)의 제1 도전층(131)과 상부 전극층(170)의 제4 도전층(171)이 박막 유전층(150)과 접촉하는 제2 도전층(133) 및 제3 도전층(173)에 부착됨으로써, 하부 및 상부 전극층(130, 170) 사이의 내부 ESR을 효과적으로 낮출 수 있다.
이때, 제4 도전층(171)은 Ag, Au, Ni, Co, Mo 중 하나의 금속 물질, 또는 그의 도전성 산화물 또는 도전성 질화물로 이루어질 수 있다. 또한, 제3 도전층(173)은 Ru 재질, 또는 도펀트가 첨가된 도전성 폴리실리콘 재질로 이루어질 수 있다. 예컨대, 이때, 도전성 폴리실리콘에 첨가되는 도판트는 P, As, Sb 또는 B 원소를 포함하는 물질로 이루어질 수 있다.
또한, 하나의 예에서, 하부 전극층(130)의 제1 도전층(131) 및 상부 전극층(170)의 제4 도전층(171)은 동일 재질로 이루어질 수 있고, 하부 전극층(130)의 제2 도전층(133) 및 상부 전극층(170)의 제3 도전층(173)은 동일 재질로 이루어질 수 있다.
다음으로, 본 발명의 제3 실시예에 따른 홀 구조를 갖는 커패시터 제조방법을 도면을 참조하여 구체적으로 살펴본다. 이때, 전술한 제1 실시예에 따른 홀 구조를 갖는 커패시터들 및 도 1, 3, 4 및 5가 참조될 수 있고, 그에 따라 중복되는 설명들은 생략될 수도 있다.
도 2a 내지 2f는 본 발명의 하나의 실시예에 따른 홀 구조를 갖는 커패시터 제조방법을 개략적으로 나타낸 도면이다.
도 2a 내지 2f를 참조하면, 하나의 실시예에 따른 홀 구조를 갖는 커패시터 제조방법은 도 2a의 기판(10)을 준비하는 단계, 도 2b 내지 2c의 하부 전극층(30)을 형성하는 단계, 도 2d의 유전층(50)을 형성하는 단계 및 도 2e 내지 2f의 상부 전극층(70)을 형성하는 단계를 포함할 수 있다.
먼저, 도 2a를 참조하면, 기판(10)을 준비하는 단계에서는 다수의 관통홀(11)이 형성된 기판(10)을 준비한다.
이때, 직접 도시되지 않았으나, 도 4를 참조하여 살펴보면, 기판(10)을 준비하는 단계에서 관통홀(11) 내벽 및 기판 표면에 절연층(20)을 형성하는 단계를 더 포함할 수 있다. 절연층(20)은 예컨대 SiO2 물질로 이루어지거나, 혹은 무기보호층(SiNx, SiOx, TiOx, TaOx, SiON, AlOx ), 유기보호층(폴리이미드 수지, 에폭시(epoxy) 수지 등)을 이용할 수 있다.
다음으로, 도 2b 및 2c를 참조하여, 하부 전극층(30)을 형성하는 단계를 살펴본다. 이때, 하부 전극층(30)은 비저항이 낮은 제1 도전층(31) 및 제1 도전층(31) 보다 비저항이 높은 제2 도전층(33)을 포함하고 있다.
도 2b를 참조하면, 하부 전극층(30)의 제1 도전층(31)은 기판층(10)에 형성된 관통홀(11)의 내벽 상에 형성된다. 다음에, 도 2c를 참조하면, 하부 전극층(30)의 제2 도전층(33)은 제1 도전층(31) 상에 형성된다. 다음의 도 2d의 박막 유전층(50) 형성단계에서 형성되는 박막 유전층(50)과 접촉되는 제2 도전층(33)이 비저항이 높으므로, 도 2b에 도시된 바와 같이 비저항이 낮은 제1 도전층(31)을 먼저 형성하고 도 2c에 도시된 바와 같이 제1 도전층(31) 상에 제2 도전층(33)에 부착시켜 커패시터의 내부 ESR을 낮출 수 있다.
이때, 하나의 예에서, 도 2b 및 2c의 하부 전극층(30)을 형성하는 단계에서, 제1 도전층(31) 및 제2 도전층(33)은 원자층증착(ALD, Atomic Layer Deposition), 플라즈마 원자층증착(PEALD, Plasma Enhanced Atomic Layer Deposition), 화학기상증착(CVD, Chemical Vapor Deposition), 플라즈마 화학기상증착(PECVD, Plasma Enhanced Chemical Vapor Deposition), MOCVD(Metalorganic Chemical Vapor Deposition), 물리기상증착(PVD, Physical Vapor Deposition), 스퍼터링(Sputtering), 도금(Plating) 공정 중의 어느 하나의 공정에 의해 형성될 수 있다. 예컨대, 제1 도전층(31) 및 제2 도전층(33)은 원자층증착(ALD, Atomic Layer Deposition), 스퍼터링(Sputtering) 또는 도금(Plating) 공정에 의해 형성될 수 있다.
또한, 하나의 예에서, 제1 도전층(31)은 Ag, Au, Ni, Co, Mo 중 하나의 금속 물질, 또는 그의 도전성 산화물 또는 도전성 질화물로 이루어질 수 있다. 또한, 제2 도전층(33)은 Ru 재질, 또는 도펀트가 첨가된 도전성 폴리실리콘 재질로 이루어질 수 있다. 예컨대, 이때, 도전성 폴리실리콘에 첨가되는 도판트는 P, As, Sb 또는 B 원소를 포함하는 물질로 이루어질 수 있다.
또한, 도 2b에 도시되지 않았으나, 도 3을 참조하여 살펴보면, 하나의 예에서, 제1 도전층(31)을 형성하는 단계에서, 제1 도전층(31) 형성 이전에 기판층(10)의 관통홀(11)의 내벽과 제1 도전층(31)의 접착력을 높이기 위해 먼저 접착 시드층(25)이 형성될 수 있다. 이때, 접착 시드층(25)은 Ti, Cr, Mo, Ru, Cu, Au, Ni 중에서 선택된 하나의 금속 물질로 이루어질 수 있다. 또한, 도 2b에 도시되지 않았으나, 도 4를 참조하여 살펴보면, 하나의 예에서, 제1 도전층(31)이 형성되는 기판층(10)의 관통홀(11) 내벽은 절연층(20)이 추가 형성된 것일 수 있다. 즉, 관통홀(11) 내벽에 형성된 절연층(20) 상에 하부 전극층(30), 구체적으로는 제1 도전층(31)이 형성될 수 있다. 또한, 도시되지 않았으나, 절연층(20)과 제1 도전층(31) 사이에 접착 시드층이 추가될 수도 있다.
계속하여, 도 2d를 참조하여, 박막 유전층(50)을 형성하는 단계를 구체적으로 살펴본다. 도 2d를 참조하면, 하부 전극층(30)의 제2 도전층(33) 상에 박막 유전층(50)을 형성한다. 이때, 박막 유전층(50)은 ALD, PEALD, CVD, MOCVD, PECVD, PVD, 스퍼터링 공정 중의 어느 하나의 공정에 의해 형성될 수 있다.
또한, 하나의 예에 따르면, 박막 유전층(50)은 타이타늄 산화물 그룹으로부터 선택된 하나 이상의 고 유전율 물질 또는 그에 도펀트가 첨가된 물질로 이루어질 수 있다. 예컨대, 타이타늄 산화물로 TiO2, ATO(Al-TiO2), (Ba, Sr)TiO3, SrTiO3, BaTiO3 등이 사용될 수 있다. 또한, SrBi4Ti4O15 등의 비스무트(bismuth) 층상 화합물이 사용될 수도 있다. 타이타늄 산화물이 아니더라도, 예컨대 Pb(Zr,Ti)O3 등도 사용될 수 있다.
계속하여, 도 2e 및 2f를 참조하여, 상부 전극층(70)을 형성하는 단계를 구체적으로 살펴본다. 도 2e 및 2f에서 형성되는 상부 전극층(70)은 제3 도전층(73) 및 제4 도전층(71)을 포함하고 있다. 이때, 제4 도전층(71)은 제3 도전층(73)에 비하여 비저항이 낮은 도전물질로 형성된다.
도 2e를 참조하면, 상부 전극층(70)의 제3 도전층(73)이 박막 유전층(50) 상에 형성된다. 또한, 도 2f를 참조하면, 상부 전극층(70)의 제4 도전층(71)이 제3 도전층(73) 상에 형성된다. 이에 따라, 하부 전극층(30)의 제1 도전층(31)과 상부 전극층(70)의 제4 도전층(71)이 박막 유전층(50)과 접촉하는 제2 도전층(33) 및 제3 도전층(73)에 부착됨으로써, 하부 및 상부 전극층(30, 70) 사이의 내부 ESR을 효과적으로 낮출 수 있다.
이때, 하나의 예에서, 도 2e의 제4 도전층(71)을 형성하는 단계 및 도 2f의 제3 도전층(73)을 형성하는 단계에서의 제3 도전층(73) 및 제4 도전층(71)은 ALD, PEALD, CVD, PECVD, MOCVD, PVD, 스퍼터링, 도금 공정들 중의 어느 하나의 공정에 의해 형성될 수 있다. 예컨대, 제3 도전층(73) 및 제4 도전층(71)은 ALD, 스퍼터링 또는 도금 공정에 의해 형성될 수 있다. 또한, 예를 들면, 제3 도전층(73)은 ALD 또는 스퍼터링 공정에 의해, 제4 도전층(71)은 도금 공정에 의해 형성될 수 있다.
또한, 하나의 예에서, 제4 도전층(71)은 Ag, Au, Ni, Co, Mo 중 하나의 금속 물질, 또는 그의 도전성 산화물 또는 도전성 질화물로 이루어질 수 있다. 또한, 제3 도전층(73)은 Ru 재질, 또는 도펀트가 첨가된 도전성 폴리실리콘 재질로 이루어질 수 있다. 예컨대, 이때, 도전성 폴리실리콘에 첨가되는 도판트는 P, As, Sb 또는 B 원소를 포함하는 물질로 이루어질 수 있다.
또 하나의 예에서, 도 2b의 제1 도전층(31) 및 도 2f의 제4 도전층(71)은 동일 재질로 이루어질 수 있다. 게다가, 도 2c의 제2 도전층(33) 및 도 2e의 제3 도전층(73)은 동일 재질로 이루어질 수 있다.
다음으로, 본 발명의 제4 실시예에 따른 홀 구조를 갖는 커패시터 제조방법을 도면을 참조하여 구체적으로 살펴본다. 이때, 전술한 제2 실시예에 따른 홀 구조를 갖는 커패시터들, 전술한 제3 실시예에 따른 홀 구조를 갖는 커패시터 제조방법들 및 도 2a 내지 2f, 그리고 도 6이 참조될 수 있고, 그에 따라 중복되는 설명들은 생략될 수도 있다.
직접 도시되지 않았으나, 도 2a 내지 2f, 그리고 도 6를 참조하면, 하나의 예에 따른 홀 구조를 갖는 커패시터 제조방법은 기판(100)을 준비하는 단계, 하부 전극층(130)을 형성하는 단계, 박막 유전층(150)을 형성하는 단계 및 상부 전극층(170)을 형성하는 단계를 포함할 수 있다. 이때, 본 실시예에 따른 홀 구조를 갖는 커패시터 제조방법은 기판층(100)의 트랜치 홀(12) 상에 하부 전극층(130), 박막 유전층(150) 및 상부 전극층(170)을 형성하는 점을 제외하고, 하부 전극층(130), 박막 유전층(150) 및 상부 전극층(170)을 형성하는 각각의 단계는 도 2b 내지 2f에 따른 홀 구조를 갖는 커패시터 제조방법들과 유사하다.
먼저, 직접 도시되지 않았으나, 도 2a와 6을 참조하면, 기판(100)을 준비하는 단계에서는 다수의 트랜치 홀(12)이 형성된 기판(100)을 준비한다. 트랜치 홀(12)은 식각 공정을 통해 형성될 수 있고, 또는 관통홀이 구비된 기판을 적층시킴으로써 형성될 수 있다. 도시되지 않았으나, 적층 기판을 이용하여 트랜치 홀(12)이 형성되는 경우를 살펴보면, 베이스 기판 상에 다수의 관통홀이 형성된 상부 기판을 적층함으로써, 트랜치 홀(12)이 형성될 수 있다. 도시되지 않았으나, 이때, 베이스 기판과 관통홀이 형성된 상부 기판 사이에 도전성 패턴층이 형성되고, 관통홀에 의해 형성되는 트랜치 홀(12) 내부 하면에 형성되는 하부 전극층(130)이 도전성 패턴층에 접촉될 수 있다.
또한, 직접 도시되지 않았으나, 도 4를 더 참조하여 살펴보면, 기판(100)을 준비하는 단계에서 트랜치 홀(12) 내벽 및 기판 표면에 절연층(20)을 형성하는 단계를 더 포함할 수 있다.
다음으로, 직접 도시되지 않았으나, 도 2b 및 2c와 도 6을 참고하여, 하부 전극층(130)을 형성하는 단계를 살펴본다. 이때, 하부 전극층(130)은 비저항이 낮은 제1 도전층(131) 및 제1 도전층(131) 보다 비저항이 높은 제2 도전층(133)을 포함하고 있다. 하부 전극층(130)의 제1 도전층(131)은 기판층(100)에 형성된 트랜치 홀(12)의 내벽 상에 형성된다. 다음에, 하부 전극층(130)의 제2 도전층(133)은 제1 도전층(131) 상에 형성된다. 다음의 박막 유전층(150) 형성단계에서 형성되는 박막 유전층(150)과 접촉되는 제2 도전층(133)이 비저항이 높으므로, 비저항이 낮은 제1 도전층(131)을 먼저 형성하고 제1 도전층(131) 상에 제2 도전층(133)에 부착시켜 커패시터의 내부 ESR을 낮출 수 있다.
이때, 하나의 예에서, 하부 전극층(130)을 형성하는 단계에서, 제1 도전층(131) 및 제2 도전층(133)은 ALD, PEALD, CVD, PECVD, MOCVD, PVD, 스퍼터링, 도금 공정 중의 어느 하나의 공정에 의해 형성될 수 있다. 예컨대, 제1 도전층(131) 및 제2 도전층(133)은 ALD, 스퍼터링 또는 도금 공정에 의해 형성될 수 있다.
또한, 하나의 예에서, 제1 도전층(131)은 Ag, Au, Ni, Co, Mo 중 하나의 금속 물질, 또는 그의 도전성 산화물 또는 도전성 질화물로 이루어질 수 있다. 또한, 제2 도전층(133)은 Ru 재질, 또는 도펀트가 첨가된 도전성 폴리실리콘 재질로 이루어질 수 있다.
또한, 직접 도시되지 않았으나, 도 3 및 6을 조합하여 살펴보면, 하나의 예에서, 제1 도전층(131)을 형성하는 단계에서, 제1 도전층(131) 형성 이전에 기판층(100)의 트랜치 홀(12)의 내벽과 제1 도전층(131)의 접착력을 높이기 위해 먼저 접착 시드층(25)이 형성될 수 있다. 또한, 도시되지 않았으나, 하나의 예에서, 접착 시드층(25)은 기판층(100)의 트랜치 홀(12) 내벽에 형성된 절연층 상에 형성될 수도 있다. 또한, 직접 도시되지 않았으나, 도 4의 절연층(20)을 참조하면, 또 하나의 예에서, 제1 도전층(131)을 형성하는 단계에서, 제1 도전층(131)은 트랜치 홀(12) 내벽에 형성된 절연층 상에 형성될 수 있다.
계속하여, 직접 도시되지 않았으나, 도 2d 및 도 6을 조합하여, 박막 유전층(150)을 형성하는 단계를 살펴보면, 하부 전극층(130)의 제2 도전층(133) 상에 박막 유전층(150)이 형성된다. 이때, 박막 유전층(150)은 ALD, PEALD, CVD, MOCVD, PECVD, PVD, 스퍼터링 공정 중의 어느 하나의 공정에 의해 형성될 수 있다.
또한, 하나의 예에 따르면, 박막 유전층(150)은 타이타늄 산화물 그룹으로부터 선택된 하나 이상의 고 유전율 물질 또는 그에 도펀트가 첨가된 물질로 이루어질 수 있다. 예컨대, 타이타늄 산화물로 TiO2, ATO(Al-TiO2), (Ba, Sr)TiO3, SrTiO3, BaTiO3 등이 사용될 수 있다. 또한, SrBi4Ti4O15 등의 비스무트(bismuth) 층상 화합물이 사용될 수도 있다. 타이타늄 산화물이 아니더라도, 예컨대 Pb(Zr,Ti)O3 등도 사용될 수 있다.
계속하여, 도 2e 및 2f와 도 6을 조합하여, 상부 전극층(170)을 형성하는 단계를 살펴본다. 이때, 형성되는 상부 전극층(170)은 제3 도전층(173) 및 제4 도전층(171)을 포함하고 있다. 제4 도전층(171)은 제3 도전층(173)에 비하여 비저항이 낮은 도전물질로 형성된다. 우선, 상부 전극층(170)의 제3 도전층(173)이 박막 유전층(150) 상에 형성되고, 상부 전극층(170)의 제4 도전층(171)이 제3 도전층(173) 상에 형성된다. 이에 따라, 하부 전극층(130)의 제1 도전층(131)과 상부 전극층(170)의 제4 도전층(171)이 박막 유전층(150)과 접촉하는 제2 도전층(133) 및 제3 도전층(173)에 부착됨으로써, 하부 및 상부 전극층(130, 170) 사이의 내부 ESR을 효과적으로 낮출 수 있다.
이때, 하나의 예에서, 상부 전극층(170)의 제3 도전층(173) 및 제4 도전층(171)은 ALD, PEALD, CVD, PECVD, MOCVD, PVD, 스퍼터링, 도금 공정들 중의 어느 하나의 공정에 의해 형성될 수 있다. 예컨대, 제3 도전층(173) 및 제4 도전층(171)은 ALD, 스퍼터링 또는 도금 공정에 의해 형성될 수 있다.
또한, 하나의 예에서, 제4 도전층(171)은 Ag, Au, Ni, Co, Mo 중 하나의 금속 물질, 또는 그의 도전성 산화물 또는 도전성 질화물로 이루어질 수 있다. 또한, 제3 도전층(173)은 Ru 재질, 또는 도펀트가 첨가된 도전성 폴리실리콘 재질로 이루어질 수 있다. 예컨대, 이때, 도전성 폴리실리콘에 첨가되는 도판트는 P, As, Sb 또는 B 원소를 포함하는 물질로 이루어질 수 있다.
또 하나의 예에서, 하부 전극층(130)의 제1 도전층(131) 및 상부 전극층(170)의 제4 도전층(171)은 동일 재질로 이루어질 수 있다. 게다가, 제2 도전층(133) 및 제3 도전층(173)은 동일 재질로 이루어질 수 있다.
이상에서, 전술한 실시예 및 첨부된 도면들은 본 발명의 범주를 제한하는 것이 아니라 본 발명에 대한 당해 기술분야에서 통상의 지식을 가진 자의 이해를 돕기 위해 예시적으로 설명된 것이다. 또한, 전술한 구성들의 다양한 조합에 따른 실시예들이 앞선 구체적인 설명들로부터 당업자에게 자명하게 구현될 수 있다. 따라서, 본 발명의 다양한 실시예는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있고, 본 발명의 범위는 특허청구범위에 기재된 발명에 따라 해석되어야 하며, 당해 기술분야에서 통상의 지식을 가진 자에 의한 다양한 변경, 대안, 균등물들을 포함하고 있다.
10, 100 : 기판, 기판층 11 : 관통홀
12 : 트랜치 홀 20 : 절연층
25 : 접착 시드층 30, 130 : 하부 전극층
31, 131 : 제1 도전층 33, 133 : 제2 도전층
50, 150 : 박막 유전층 70, 170 : 상부 전극층
71, 171 : 제4 도전층 73, 173 : 제3 도전층

Claims (20)

  1. 다수의 관통홀이 형성된 기판층;
    비저항이 낮은 제1 도전층 및 상기 제1 도전층 보다 비저항이 높은 제2 도전층을 포함하되, 상기 제1 도전층은 상기 관통홀의 내벽 상에 형성되고 상기 제2 도전층은 상기 제1 도전층 상에 형성되는, 하부 전극층;
    상기 하부 전극층 상에 형성된 박막 유전층; 및
    제3 도전층 및 상기 제3 도전층 보다 비저항이 낮은 제4 도전층을 포함하되, 상기 제3 도전층은 상기 박막 유전층 상에 형성되고 상기 제4 도전층은 상기 제3 도전층 상에 형성되는, 상부 전극층; 을 포함하여 이루어지고,
    상기 제1 도전층 및 상기 제4 도전층은 동일 재질로 이루어지고,
    상기 제2 도전층 및 상기 제3 도전층은 동일 재질로 이루어지고,
    상기 제1 도전층 및 상기 제4 도전층은 Ag, Au, Ni, Co, Mo 중 하나의 금속 물질, 또는 그의 도전성 산화물 또는 도전성 질화물로 이루어지고,
    상기 제2 도전층 및 상기 제3 도전층은 Ru 재질, 또는 도펀트가 첨가된 도전성 폴리실리콘 재질로 이루어진 것을 특징으로 하는, 홀 구조를 갖는 커패시터.
  2. 청구항 1에 있어서,
    상기 커패시터는: 상기 제1 도전층의 하부에 접착층을 형성하는 접착 시드층; 을 더 포함하는,
    홀 구조를 갖는 커패시터.
  3. 청구항 1에 있어서,
    상기 커패시터는: 상기 하부 전극층과 상기 관통홀 내벽 사이에 개재된 절연층;을 더 포함하는,
    홀 구조를 갖는 커패시터.
  4. 삭제
  5. 청구항 1 내지 3 중의 어느 하나에 있어서,
    상기 유전층은 타이타늄 산화물 그룹으로부터 선택된 하나 이상의 고 유전율 물질 또는 그에 도펀트가 첨가된 물질로 이루어지는,
    홀 구조를 갖는 커패시터.
  6. 삭제
  7. 다수의 트랜치 홀이 형성된 기판층;
    비저항이 낮은 제1 도전층 및 상기 제1 도전층 보다 비저항이 높은 제2 도전층을 포함하되, 상기 제1 도전층은 상기 트랜치 홀의 내벽 상에 형성되고 상기 제2 도전층은 상기 제1 도전층 상에 형성되는, 하부 전극층;
    상기 하부 전극층 상에 형성된 박막 유전층; 및
    제3 도전층 및 상기 제3 도전층 보다 비저항이 낮은 제4 도전층을 포함하되, 상기 제3 도전층은 상기 박막 유전층 상에 형성되고 상기 제4 도전층은 상기 제3 도전층 상에 형성되는, 상부 전극층; 을 포함하여 이루어지고,
    상기 제1 도전층 및 상기 제4 도전층은 동일 재질로 이루어지고,
    상기 제2 도전층 및 상기 제3 도전층은 동일 재질로 이루어지고,
    상기 제1 도전층 및 상기 제4 도전층은 Ag, Au, Ni, Co, Mo 중 하나의 금속 물질, 또는 그의 도전성 산화물 또는 도전성 질화물로 이루어지고,
    상기 제2 도전층 및 상기 제3 도전층은 Ru 재질, 또는 도펀트가 첨가된 도전성 폴리실리콘 재질로 이루어진 것을 특징으로 하는, 홀 구조를 갖는 커패시터.
  8. 청구항 7에 있어서,
    상기 커패시터는: 상기 하부 전극층과 상기 트랜치 홀 내벽 사이에 개재된 절연층;을 더 포함하는,
    홀 구조를 갖는 커패시터.
  9. 청구항 7 또는 8에 있어서,
    상기 유전층은 타이타늄 산화물 그룹으로부터 선택된 하나 이상의 고 유전율 물질 또는 그에 도펀트가 첨가된 물질로 이루어지는,
    홀 구조를 갖는 커패시터.
  10. 삭제
  11. 다수의 관통홀이 형성된 기판을 준비하는 단계;
    비저항이 낮은 제1 도전층 및 상기 제1 도전층 보다 비저항이 높은 제2 도전층을 포함하는 하부 전극층을 상기 관통홀의 내벽 상에 형성하되, 상기 제1 도전층을 상기 관통홀의 내벽 상에, 그리고 상기 제1 도전층 상에 상기 제2 도전층을 형성하는 단계;
    상기 하부 전극층 상에 박막 유전층을 형성하는 단계; 및
    제3 도전층 및 상기 제3 도전층 보다 비저항이 낮은 제4 도전층을 포함하는 상부 전극층을 상기 박막 유전층 상에 형성하되, 상기 제3 도전층을 상기 박막 유전층 상에, 그리고 상기 제3 도전층 상에 상기 제4 도전층을 형성하는 단계; 를 포함하여 이루어지고,
    상기 제1 도전층 및 상기 제4 도전층은 동일 재질로 이루어지고,
    상기 제2 도전층 및 상기 제3 도전층은 동일 재질로 이루어지고,
    상기 제1 도전층 및 상기 제4 도전층은 Ag, Au, Ni, Co, Mo 중 하나의 금속 물질, 또는 그의 도전성 산화물 또는 도전성 질화물로 이루어지고,
    상기 제2 도전층 및 상기 제3 도전층은 Ru 재질, 또는 도펀트가 첨가된 도전성 폴리실리콘 재질로 이루어지는 것을 특징으로 하는, 홀 구조를 갖는 커패시터 제조방법.
  12. 청구항 11에 있어서,
    상기 하부 전극층을 형성하는 단계는 상기 관통홀의 내벽 상에 접착 시드층을 형성하는 단계를 더 포함하고,
    상기 제1 도전층은 상기 접착 시드층 상에 형성되는,
    홀 구조를 갖는 커패시터 제조방법.
  13. 청구항 11에 있어서,
    상기 기판을 준비하는 단계에서 상기 관통홀 내벽 및 상기 기판 표면에 절연층을 형성하는 단계를 더 포함하고,
    상기 하부 전극층은 상기 관통홀 내벽 상의 상기 절연층 상에 형성되는,
    홀 구조를 갖는 커패시터 제조방법.
  14. 청구항 11에 있어서,
    상기 유전층은 타이타늄 산화물 그룹으로부터 선택된 하나 이상의 고 유전율 물질 또는 그에 도펀트가 첨가된 물질로 이루어지는,
    홀 구조를 갖는 커패시터 제조방법.
  15. 청구항 11 내지 14 중의 어느 하나에 있어서,
    상기 하부 전극층 및 상부 전극층은 ALD, CVD, PECVD, PVD, 스퍼터링, 도금 공정 중의 어느 하나의 공정에 의해 형성되는,
    홀 구조를 갖는 커패시터 제조방법.
  16. 삭제
  17. 다수의 트랜치 홀이 형성된 기판을 준비하는 단계;
    비저항이 낮은 제1 도전층 및 상기 제1 도전층 보다 비저항이 높은 제2 도전층을 포함하는 하부 전극층을 상기 트랜치 홀의 내벽 상에 형성하되, 상기 제1 도전층을 상기 트랜치 홀의 내벽 상에, 그리고 상기 제1 도전층 상에 상기 제2 도전층을 형성하는 단계;
    상기 하부 전극층 상에 박막 유전층을 형성하는 단계; 및
    제3 도전층 및 상기 제3 도전층 보다 비저항이 낮은 제4 도전층을 포함하는 상부 전극층을 상기 박막 유전층 상에 형성하되, 상기 제3 도전층을 상기 박막 유전층 상에, 그리고 상기 제3 도전층 상에 상기 제4 도전층을 형성하는 단계; 를 포함하여 이루어지고,
    상기 제1 도전층 및 상기 제4 도전층은 동일 재질로 이루어지고,
    상기 제2 도전층 및 상기 제3 도전층은 동일 재질로 이루어지고,
    상기 제1 도전층 및 상기 제4 도전층은 Ag, Au, Ni, Co, Mo 중 하나의 금속 물질, 또는 그의 도전성 산화물 또는 도전성 질화물로 이루어지고,
    상기 제2 도전층 및 상기 제3 도전층은 Ru 재질, 또는 도펀트가 첨가된 도전성 폴리실리콘 재질로 이루어지는 것을 특징으로 하는, 홀 구조를 갖는 커패시터 제조방법.
  18. 청구항 17에 있어서,
    상기 유전층은 타이타늄 산화물 그룹으로부터 선택된 하나 이상의 고 유전율 물질 또는 그에 도펀트가 첨가된 물질로 이루어지는,
    홀 구조를 갖는 커패시터 제조방법.
  19. 청구항 17 또는 18에 있어서,
    상기 하부 전극층 및 상부 전극층은 ALD, CVD, PECVD, PVD, 스퍼터링, 도금 공정 중의 어느 하나의 공정에 의해 형성되는,
    홀 구조를 갖는 커패시터 제조방법.
  20. 삭제
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