KR101792414B1 - 박막 커패시터 및 그 제조방법 - Google Patents
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Abstract
본 개시에 따른 박막 커패시터는 기판 상에 제1 및 제2 전극층과 유전체층이 교대로 적층되어 이루어진 바디, 바디 내에 배치되며 제1 전극층과 전기적으로 연결된 복수의 제1 비아 및 제2 전극층과 전기적으로 연결되며 제1 비아와 교대로 배치된 복수의 제2 비아, 바디의 상면에 배치되며 복수의 제1 비아와 연결된 제1 연결 전극 및 복수의 제2 비아와 연결된 제2 연결 전극 및 제1 및 제2 연결 전극 상에 배치되며, 복수의 제1 및 제2 비아 주위에 형성된 제1 및 제2 전극 패드를 포함한다.
Description
본 개시는 박막 커패시터 및 그 제조방법에 관한 것이다.
최근 들어 스마트폰의 AP(Application processor)의 박형화로 적층 세라믹 커패시터(MLCC; multi layer ceramic capaciter)보다 두께가 작은 박막 커패시터의 필요성이 증대되고 있다.
박막 커패시터는 박막(thin film) 기술을 사용하여 박형의 커패시터를 개발할 수 있다는 장점을 가지나, MLCC 대비 적층할 수 있는 유전체의 층수의 제약이 크므로 대용량 구현에 어려움이 있다.
고주파수의 신호를 효과적으로 전송하거나 처리하기 위해 임피던스(impedance)가 최소화된 박막 커패시터가 필요하나, 고주파수에서 커패시터의 특성상 높은 인덕턴스(inductance)의 발생을 막을 수 없으므로, 커패시터의 등가직렬인덕턴스(ESL;equivalent series inductance)를 낮게 제작해야 한다.
유전체층을 연결하는 전극을 연결하기 위하여, 비아(via)를 이용하여 전극을 연결하는 방법의 경우, 옴폭 들어간 곳(딤플;dimple)을 갖는 비아 형성 후 비아 상에 전극 패드가 형성되면, 상기 전극 패드는 비아의 형상에 따라 형성되므로, 전극 패드에서 딤플이 발생할 수 있다. 이로 인해, 이후 기판 실장시 기판과 접촉되는 면적이 작아질 수 있어, 접촉 불량과 같은 문제점이 발생할 수 있다.
따라서, 다수의 유전체층을 효율적이며 안정적으로 외부전극과 연결하는 방법이 필요한 실정이다.
하기 선행기술문헌에 기재된 특허문헌들은 박막 커패시터에 관한 설명이다.
본 개시의 여러 목적 중 하나는 나란히 배치된 비아의 주위에 전극 패드를 형성함으로써, 비아의 불량 현상을 방지할 수 있으며 ESL 및 ESR을 감소킬 수 있다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 기판 상에 제1 및 제2 전극층과 유전체층이 교대로 적층되어 이루어진 바디, 바디 내에 배치되며 제1 전극층과 전기적으로 연결된 복수의 제1 비아 및 제2 전극층과 전기적으로 연결되며 제1 비아와 교대로 배치된 복수의 제2 비아, 바디의 상면에 배치되며 복수의 제1 비아와 연결된 제1 연결 전극 및 복수의 제2 비아와 연결된 제2 연결 전극 및 제1 및 제2 연결 전극 상에 배치되며, 복수의 제1 및 제2 비아 주위에 형성된 제1 및 제2 전극 패드를 포함함으로써, 커패시터의 ESL 및 ESR을 감소시킬 수 있도록 하는 것이다.
본 개시의 일 실시 예에 따른 박막 커패시터는 나란히 배치된 비아의 주위에 전극 패드를 배치하여, 비아의 불량 현상 방지할 수 있으며 ESL 및 ESR을 감소시킬 수 있다.
도 1은 본 개시의 일 실시 예에 따른 박막 커패시터의 사시도를 개략적으로 나타낸 것이다.
도 2 및 도 8는 본 개시의 일 실시 예에 따른 박막 커패시터의 평면도를 개략적으로 나타낸 것이다.
도 3는 도 1의 Ⅰ-Ⅰ' 방향의 절단면을 개략적으로 도시한 것으로, 본 개시의 일 실시 예에 따른 박막 커패시터의 단면도를 개략적으로 나타낸 것이다.
도 4a는 도 1의 Ⅱ-Ⅱ' 방향의 절단면을 나타낸 것이며, 도 4b는 도 1의 Ⅲ-Ⅲ' 방향의 절단면을 나타낸 것이다.
도 5a는 도 4a의 A부분의 확대도를 나타난 것이며, 도 5b는 도 4b의 B부분의 확대도를 나타낸 것이다.
도 6 및 도 7은 본 개시의 다른 실시 예에 따른 박막 커패시터의 평면도를 개략적으로 나타낸 것이다.
도 9a 내지 도 9f는 도 8의 Ⅳ-Ⅳ' 방향의 절단면을 개략적으로 도시한 것으로, 본 개시의 일 실시 예에 따른 박막 커패시터의 제조방법을 설명하기 위한 공정 단면도를 개략적으로 나타낸 것이다.
도 2 및 도 8는 본 개시의 일 실시 예에 따른 박막 커패시터의 평면도를 개략적으로 나타낸 것이다.
도 3는 도 1의 Ⅰ-Ⅰ' 방향의 절단면을 개략적으로 도시한 것으로, 본 개시의 일 실시 예에 따른 박막 커패시터의 단면도를 개략적으로 나타낸 것이다.
도 4a는 도 1의 Ⅱ-Ⅱ' 방향의 절단면을 나타낸 것이며, 도 4b는 도 1의 Ⅲ-Ⅲ' 방향의 절단면을 나타낸 것이다.
도 5a는 도 4a의 A부분의 확대도를 나타난 것이며, 도 5b는 도 4b의 B부분의 확대도를 나타낸 것이다.
도 6 및 도 7은 본 개시의 다른 실시 예에 따른 박막 커패시터의 평면도를 개략적으로 나타낸 것이다.
도 9a 내지 도 9f는 도 8의 Ⅳ-Ⅳ' 방향의 절단면을 개략적으로 도시한 것으로, 본 개시의 일 실시 예에 따른 박막 커패시터의 제조방법을 설명하기 위한 공정 단면도를 개략적으로 나타낸 것이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 보다 상세히 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
이하, 본 개시에 의한 박막 커패시터에 대하여 설명한다.
도 1은 본 개시의 일 실시 예에 따른 박막 커패시터의 사시도를 개략적으로 나타낸 것이다. 도 2은 본 개시의 일 실시 예에 따른 박막 커패시터의 평면도를 개략적으로 나타낸 것이다.
도 1 및 도 2를 참조하면, 본 개시의 일 실시 예에 따른 박막 커패시터(100)는 기판(10) 상에 제1 및 제2 전극층(21, 22)과 유전체층(23)이 교대로 적층되어 이루어진 바디, 바디 내에 배치되며, 제1 전극층(21)과 전기적으로 연결된 복수의 제1 비아(31) 및 제2 전극층(22)과 전기적으로 연결되며 상기 제1 비아와 교대로 배치된 복수의 제2 비아(32), 바디의 외부에 배치되며 적층 방향을 기준으로 각각 제1 및 제2 비아와 오버랩되지 않는 위치에 배치된 제1 및 제2 전극 패드(51, 52), 바디의 외부에 배치되며 제1 전극 패드(51)와 제1 비아(31)를 연결하는 제1 연결 전극(41) 및 바디의 외부에 배치되며 제2 전극 패드(52)와 제2 비아(32)를 연결하는 제2 연결 전극(42)을 포함한다.
상기 기판(10)은 상기 제1 전극층(21, 22)과 접하는 층(기판)이 절연성을 가지는 것이며, Al2O3, SiO2/Si, MgO, LaAlO3 및 SrTiO3 중 선택된 하나일 수 있으나, 이에 한정되는 것은 아니다. 상기 기판(10)은 충분한 평탄도와 표면 거칠기를 갖는 것이 바람직하다.
도 3은 도 1의 Ⅰ-Ⅰ' 방향의 절단면을 개략적으로 도시한 것으로, 본 개시의 일 실시 예에 따른 박막 커패시터의 단면도를 개략적으로 나타낸 것이며, 도 4a는 도 1의 Ⅱ-Ⅱ' 방향의 절단면을 나타낸 것이며, 도 4b는 도 1의 Ⅲ-Ⅲ' 방향의 절단면을 나타낸 것이다.
도 3 및 도 4를 참조하면, 상기 바디는 상기 기판(10) 상에 제1 전극층(21)이 형성되며, 상기 제1 전극층(21)에 유전체층(23)이 형성되고, 상기 유전체층(23) 상에 제2 전극층(22)이 형성되는 적층 구조로, 복수의 제1 전극층(21)과 제2 전극층(22)이 유전체층(23)을 사이에 두고 교대로 복수 개 적층된 형태일 수 있으며, 도면에서 개시된 적층수에 한정하지 않는다.
상기 제1 및 제2 전극층(21, 22)과 유전체층(23)은 다층으로 적층할수록 커패시터의 ESR을 감소시킬 수 있다.
상기 제1 및 제2 전극층(21, 22)은 일정 패턴 없이 하나의 층으로 형성될 수 있다.
상기 제1 및 제2 전극층(21, 22)은 도전성 재료로 이루어질 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt), 이리듐(Ir), 루테늄(Ru), IrO2, RuO2등 일 수 있으나, 이에 한정되는 것은 아니다.
고유전율 박막인 유전체층이 형성하는 과정에서 고온의 열이력이 수반될 수 있는데, 이로 인하여 전극층이 유전체층으로 확산되거나 유전체층과 반응하는 것에 의하여, 커패시터에 누설전류가 증가하는 문제가 발생할 수 있다.
상기 제1 및 제2 전극층(21, 22)의 경우, 고융점 재료인 백금(Pt)으로 이루어짐으로써, 유전체층에 확산 또는 반응하는 것을 감소시킬 수 있다.
상기 유전체층(23)은 높은 유전율을 갖는 물질로서 페로브스카이트(perovskite)재료를 포함할 수 있다.
상기 페로브스카이트(perovskite) 재료는 이에 한정되는 것은 아니나, 유전율이 크게 변화할 수 있는 유전체 재료, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 (Ba,Sr) TiO3계, PZT계 등 일 수 있다.
도 5a는 도 4a의 A부분의 확대도를 나타난 것이며, 도 5b는 도 4b의 B부분의 확대도를 나타낸 것이다.
본 개시에서 제1 및 제2는 서로 다른 극성을 의미할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제1 비아(31)는 상기 제1 전극층(21)과 전기적으로 연결되며, 상기 제2 비아(32)는 제2 전극층(22)과 전기적으로 연결되며, 제1 비아(31)와 제2 비아(32)는 서로 전기적으로 절연될 수 있다.
상기 제1 및 제2 비아(31, 32)는 도전성 재료로 이루어질 수 있으며, 도금 공정으로 형성될 수 있다. 이로 인해 상기 제1 및 제2 비아의 상면은 움푹 들어간 곳(딤플; dimple)이 형성될 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 비아(31, 32)는 복수 개로 형성된다. 상기 제1 및 제2 비아를 복수 개로 형성하면, 상기 제1 및 제2 전극층과 각각 접촉하는 접촉면이 증가하여 커패시터의 ESR을 낮출 수 있다.
상기 제1 및 제2 연결 전극(41, 42)은 상기 제1 및 제2 비아와 상기 제1 및 제2 전극 패드를 각각 연결하도록 형성된다.
상기 제1 및 제2 연결 전극(41, 42)은 도전성 재료로 이루어질 수 있으며, 도금 공정으로 형성될 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 전극 패드(51, 52)는 도전성 재료를 포함할 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 전극 패드(51, 52)는 씨드(seed)층(51a, 52a) 및 상기 씨드층으로부터 형성된 전극층(51b, 52b)을 포함할 수 있다.
상기 제1 및 제2 전극 패드(51, 52)는 상기 유전체층과 전극층의 적층 방향을 기준으로 각각 상기 제1 및 제2 비아와 오버랩되지 않는 위치에 배치된다.
상기 제1 및 제2 전극 패드(51, 52)는 상기 제1 및 제2 연결 전극과 일체화된 형태일 수 있거나, 상기 제1 및 제2 연결 전극 상에 배치될 수 있다.
종래에는 비아(via)를 이용하여 전극을 연결하는 방법의 경우, 옴폭 들어간 곳(딤플;dimple)을 갖는 비아 형성 후 비아 형성 후 비아 상에 전극 패드가 형성하게 되는데, 상기 전극 패드는 비아의 형상에 따라 형성되므로, 전극 패드에서 딤플이 발생하게 된다. 이로 인해, 이후 기판 실장시 기판과 접촉되는 면적이 작아질 수 있어, 접촉 불량과 같은 문제점이 발생할 수 있다.
이와 달리, 본 개시의 일 실시 예의 경우 상기 제1 및 제2 전극 패드(51, 52)는 상기 제1 및 제2 비아(31, 32)와 오버랩되지 않는 위치 즉, 평탄한 면에 형성됨으로써, 상기 제1 및 제2 전극 패드에 딤플이 형성되지 않는다. 이로 인해, 기판 실장시 외부 기판과의 접촉 불량 및 비아 박리과 같은 문제점을 해결할 수 있다.
상기 제1 및 제2 비아(31, 32)는 상기 제1 및 제2 전극 패드로부터 동일한 거리만큼 이격되어 배치될 수 있다. 이로 인해, 실장시 압력에 의한 응력이 상기 제1 및 제2 전극 패드에 집중되어 상대적으로 약한 접착력을 갖는 제1 및 제2 비아가 받는 응력이 0이 되어 실장시 압력에 의한 비아 박리의 발생을 억제할 수 있다.
상기 복수의 제1 및 제2 비아(31, 32)는 일방향으로 교대로 배치될 수 있으며, 커패시터의 ESL을 감소시킬 수 있다.
상기 복수의 제1 및 제2 비아는 구현하고자하는 커패시터의 길이 또는 폭에 의해 배치되는 방향이 변경될 수 있으며, 길이 방향 또는 폭 방향으로 교대로 배치될 수 있다.
상기 제1 비아(31)와 제2 비아(32)는 최대한 인접하게 배치될 수 있으며, 이로 인해 제1 비아와 제2 비아에 흐르는 전류의 방향에 의해 자기 유도를 억제할 수 있다.
즉, 전류의 흐름이 서로 반대되는 상기 제1 비아와 제2 비아를 서로 가까이하게 되면 자기유도가 서로 상쇄되는 방향으로 전류가 발생하여 자기 유도가 억제될 수 있으며, 이로 인해 커패시터의 ESL이 감소될 수 있다.
따라서, 상기 제1 비아와 제2 비아 사이가 최대한 인접할수록 우수한 ESL 감소 효과를 확보할 수 있으므로, 도 2와 같이 상기 제1 및 제2 비아는 일방향으로 동일선상에서 교대로 배치될 수 있다.
제1 및 제2 비아(31, 32)의 배치에 의하여, 상기 제1 및 제2 연결 전극(41, 42)은 빗 형상을 가질 수 있다. 상기 제1 및 제2 연결 전극의 빗 형상은 서로 맞물려 교대로 배치된 형태일 수 있다.
구체적으로, 상기 제1 연결 전극(41)은 상기 복수의 제1 비아 각각으로부터 연결된 복수의 제1 연결부 및 상기 복수의 제1 연결부와 연결된 제1 전극부를 포함하며, 상기 제2 연결 전극(32)은 상기 복수의 제2 비아 각각으로부터 연결된 복수의 제2 연결부 및 상기 복수의 전극부와 연결된 제2 전극부를 포함할 수 있다.
상기 제1 연결 전극과 제2 연결 전극 또한 서로 반대되는 극성이므로, 상기 제1 연결 전극과 제2 연결 전극 사이가 최대한 인접할수록 우수한 ESL 감소 효과를 확보할 수 있다.
상기 복수의 제1 및 제2 연결부는 상기 복수의 제1 및 제2 비아로부터 연장된 가지 형태일 수 있다.
상기 제1 전극부는 상기 복수의 제1 연결부를 하나로 연결하는 전극일 수 있으며, 상기 제2 전극부는 상기 복수의 제2 전극부를 하나로 연결하는 전극일 수 있다. 이 경우, 상기 제1 및 제1 전극 패드는 제1 및 제2 전극부 상에 형성될 수 있다.
도 5a 및 5b를 참조하면, 상기 제1 및 제2 비아는 다층의 제1 및 제2 전극층과 접속되어야 하므로, 양 측면이 계단 형상을 가질 수 있다.
상기 제1 비아 및 제2 비아는 각각 제1 전극층 및 제2 전극층에 전기적으로 연결되기 위하여, 계단 형상에서 기판과 대향하는 면이 제1 및 제2 전극층과 접촉되도록 할 수 있다.
상기 제1 비아(31)와 제2 비아(32)와 각각 제1 전극층(21)과 제2 전극층(22)에 전기적으로 연결할 수 있도록 하기 위하여, 절연층(27)을 형성한다.
상기 절연층(27)은 상기 제1 비아(31)와 상기 유전체층(23) 및 상기 제2 전극층(22) 사이 및 상기 제2 비아(32)와 상기 유전체층(23) 및 상기 제1 전극층(21) 사이에 형성될 수 있다.
즉, 상기 절연층은 제1 비아와 제2 전극층 간의 절연 및 제2 비아와 제2 전극층간의 절연을 확보할 수 있으며, 상기 유전체층의 표면에 형성됨으로써 이에 발생하는 기생 용량을 감소시킬 수 있다.
상기 절연층(27)은 BCB(벤조사이클로부텐)나 폴리이미드 등의 유기 재료 또는 SiO2, Si3N4 등 무기 재료를 사용할 수 있으며, 절연성이 높고 기생 용량을 작게 하기 위해 유전체층의 재료보다 저유전율인 것이 바람직하다.
상기 절연층의 형성방법은 입체적으로 복잡한 형상에 균일한 막 두께를 형성할 수 있는 화학기상증착(CVD;chemical vapor deposition)법으로 형성될 수 있다.
상기 보호층(25)은 상기 바디 및 제1 및 제2 연결 전극를 외부로부터 습도와 산소와의 화학반응에 의한 재료의 열화 또는 오염 및 실장시 파손을 방지하기 위하여 형성될 수 있다.
상기 보호층(25)은 내열성이 높은 재료로 이루어질 수 있으며, 예를 들면, 폴리이미드와 같은 유기계의 열경화 재료 또는 광경화 재료로 이루어질 수 있다.
도 6 및 도 7은 본 개시의 다른 실시 예에 따른 박막 커패시터의 평면도를 개략적으로 나타낸 것이다.
도 6 및 도 7에 도시된 구성 요소 중에서 도 1 내지 도 5에 도시된 구성요소와 동일한 구성에 대해서는 설명을 생략하도록 한다.
도 6을 참조하면, 박막 커패시터는 일방향에서 지그재그 형상으로 교대로 배치된 복수의 제1 및 제2 비아(131, 132) 및 복수의 제1 및 제2 비아를 각각 연결하도록 형성된 제1 및 제2 연결 전극(141, 142)을 포함할 수 있다. 상기 제1 연결 전극은 상기 복수의 제1 비아를 하나의 전극으로 연결할 수 있으며, 상기 제2 연결 전극은 상기 복수의 제2 비아를 하나의 전극으로 연결할 수 있다.
도 7을 참조하면, 박막 커패시터는 일방향에서 지그재그 형상으로 교대로 배치된 제1 및 제2 비아(231, 232) 및 빗 형상을 갖는 제1 및 제2 연결 전극(241, 242)을 포함할 수 있다. 상기 제1 및 제2 연결 전극이 최대한 인접한 형태를 가지므로 ESL 효과를 확보할 수 있다.
이하, 본 개시에 의한 박막 커패시터의 제조방법에 대하여 설명한다.
도 9a 내지 도 9f는 도 8의 Ⅳ-Ⅳ' 방향의 절단면을 개략적으로 도시한 것으로, 본 개시의 일 실시 예에 따른 박막 커패시터의 제조방법을 설명하기 위한 공정 단면도를 개략적으로 나타낸 것이다.
도 9a 내지 도 9f를 참조하면, 본 개시의 일 실시 예에 따른 박막 커패시터의 제조방법은 제1 및 제2 전극층(21, 22)과 유전체층(23)을 교대로 적층하여 바디(20)를 형성하는 단계, 바디의 적층 방향으로 바디 내에 제1 전극층(21)과 연결되는 복수의 제1 비아(31)를 형성하며, 제2 전극층(22)과 전기적으로 연결되며 제1 비아와 교대로 배치된 복수의 제2 비아(32)를 형성하는 단계, 바디의 상면에 복수의 제1 비아와 연결된 제1 연결 전극(41) 및 복수의 제2 비아와 연결된 제2 연결 전극(42) 형성하는 단계 및 제1 및 제2 연결 전극(41, 42)과 연결되며 적층 방향을 기준으로 각각 제1 및 제2 비아(31, 32)와 오버랩되지 않는 위치에 배치된 제1 및 제2 전극 패드(51, 52)를 형성하는 단계를 포함한다.
도 9a를 참조하면, 기판(10) 상에 제1 및 제2 전극층(21, 22)과 유전체층(23)을 교대로 적층하여 바디를 형성한다.
상기 기판(10)은 상기 제1 전극층(21, 22)과 접하는 층(기판)이 절연성을 가지는 것이며, Al2O3, SiO2/Si, MgO, LaAlO3 및 SrTiO3 중 선택된 하나일 수 있으나, 이에 한정되는 것은 아니다. 상기 기판(10)은 충분한 평탄도와 표면 거칠기를 갖는 것이 바람직하다.
상기 제1 및 제2 전극층(21, 22)은 도전성 재료로 이루어질 수 있으며, 상기 도전성 재료는 예를 들면, 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt), 이리듐(Ir), 루테늄(Ru), IrO2, RuO2 등 일 수 있다.
상기 제1 및 제2 전극층(21, 22)은 스퍼터링(sputtering)법, 진공 증착(vapour deposition)법 등의 기상 합성법에 의해 형성될 수 있으며, 포토리소그래피(photolithography) 공정과 드라이 에칭(dry etching) 공정에 의해 가공될 수 있다.
상기 유전체층(23)은 높은 유전율을 갖는 물질로서 페로브스카이트(perovskite)재료를 포함할 수 있다.
상기 페로브스카이트(perovskite) 재료는 이에 한정되는 것은 아니나, 유전율이 크게 변화할 수 있는 유전체 재료, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 (Ba, Sr) TiO3계, PZT계 등 일 수 있다.
상기 유전체층(23)은 졸겔(sol-gel)법, 스퍼터링법, 레이저 어블레이션(laser ablation)법 등에 의해 형성될 수 있다.
상기 제1 및 제2 전극층 또는 유전체층은 표면 처리를 수행할 수 있다.
상기 표면 처리는 표면을 평탄화하는 공정으로, 에칭(etching) 및 폴리싱(polishing)으로 수행할 수 있으며, 예를 들면 이온빔 에칭(ion beam etching)법과 같은 건식 식각 방법 또는 화학기계연마(CMP;chemical mechanical polishing)와 같은 방법일 수 있으나, 이에 한정되는 것은 아니다.
다음, 도 9b 내지 9d를 참조하면, 상기 바디의 적층 방향으로 상기 바디 내에 상기 제1 및 제2 전극층(21, 22)과 각각 전기적으로 연결되며, 교대로 배치된 복수의 제1 및 제2 비아(31, 32)를 형성한다. 이후에 상기 제1 및 제2 비아와 각각 연결된 제1 및 제2 연결 전극(41, 42)을 형성한다.
상기 제1 및 제2 비아는 일방향으로 교대로 배치될 수 있으며, 동일선상에서 교대로 배치될 수 있다. 상기 제1 비아와 제2 비아를 서로 가까이하게 되면 자기유도가 서로 상쇄되는 방향으로 전류가 발생하여 자기 유도가 억제될 수 있으며, 이로 인해 커패시터의 ESL이 감소될 수 있다.
상기 제1 및 제2 비아는 일방향에서 지그재그 형상으로 교대로 배치될 수 있다.
상기 제1 및 제2 비아(31, 32)는 상기 바디의 적층 방향으로 상기 바디 내에 복수의 제1 및 제2 비아홀(미도시)을 일방향으로 교대로 형성하고(도 9b), 상기 제1 및 제2 비아홀 내에 도전성 물질을 충진함(도 9d)으로써 형성될 수 있다.
상기 제1 및 제2 비아홀 내에 도전성 물질을 충진하는 방법은 도금 방법을 이용하여 수행될 수 있다.
상기 제1 및 제2 비아홀은 레이저 펀칭(laser punching) 또는 기계적 펀칭 방법으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 도전성 물질은 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
도 9c를 참조하면, 상기 제1 및 제2 비아홀에 도전성 물질을 충진하기 이전에, 제1 및 제2 비아홀 내에 절연층(27)을 형성할 수 있다.
상기 절연층(27)은 상기 제1 비아홀 내에서 상기 유전체층(23)과 상기 제2 전극층(22) 및 상기 제2 비아홀 내에서 상기 유전체층(23)과 상기 제1 전극층(21)을 덮도록 형성될 수 있다.
상기 절연층(27)은 CB(벤조사이클로부텐)나 폴리이미드 등의 유기 재료 또는 SiO2, Si3N4 등 무기 재료를 사용할 수 있으며, 절연성이 높고 기생 용량을 작게 하기 위해 유전체층의 재료보다 저유전율인 것이 바람직하다.
상기 절연층(27)은 화학 증착법(Chemical Vapor Depsition, CVD)으로 형성될 수 있다.
도 9d를 참조하면, 상기 복수의 제1 및 제2 비아(31, 32)와 연결된 제1 및 제2 연결 전극(41, 42)을 형성한다.
상기 제1 및 제2 비아(31, 32)의 배치에 의하여, 상기 제1 및 제2 연결 전극(41, 42)은 빗 형상 패턴을 가질 수 있다. 상기 제1 및 제2 연결 전극의 빗 형상은 서로 맞물려 교대로 배치된 형태일 수 있다.
상기 제1 및 제2 연결 전극(41, 42)은 도전성 재료로 이루어질 수 있으며, 도금 공정으로 형성될 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
다음, 도 9e를 참조하면, 상기 바디 및 제1 및 제2 연결 전극을 덮도록 보호층(25)을 형성할 수 있다.
상기 보호층(25)은 내열성이 높은 재료로 이루어질 수 있으며, 예를 들면, 폴리이미드와 같은 유기계의 열경화 재료 또는 광경화 재료로 이루어질 수 있다.
상기 보호층은 포토레지스트의 노광 및 형상을 통한 공정, 스프레이(spray) 도포 공정 또는 저점도의 고분자 코팅액을 사용하여 딥핑(dipping)법으로 형성될 수 있으나, 이에 한정하는 것은 아니다.
다음, 도 9f를 참조하면, 상기 제1 및 제2 연결 전극(41, 42)과 연결되며, 제1 및 제2 비아(31, 32)와 오버랩되지 않는 위치에 배치된 제1 및 제2 전극 패드(51, 52)를 형성한다.
상기 제1 및 제2 전극 패드(51, 52)는 도전성 재료를 포함할 수 있으며, 도금 공정을 통해 형성될 수 있다.
상기 제1 및 제2 전극 패드(51, 52)는 상기 제1 및 제2 비아(31, 32)와 오버랩되지 않는 평탄한 면에 형성됨으로써, 상기 제1 및 제2 전극 패드는 상기 평탄한 면의 표면을 따라 형성되므로, 상기 제1 및 제2 전극 패드에 딤플이 형성되지 않는다. 이로 인해, 기판 실장시 외부 기판과의 접촉 불량 및 비아 박리과 같은 문제점을 해결할 수 있다.
또한, 상기 제1 및 제2 전극 패드는 상기 제1 및 제2 비아 상에 형성되지 않으므로, 상기 비아의 딤플을 제거하기 위한 연마 공정 단계를 생략할 수 있어, 공정 최소화 및 비용이 절감되는 효과를 확보할 수 있다.
상기 제1 및 제2 전극 패드(51, 52)는 상기 제1 및 제2 연결 전극과 일체화된 형태일 수 있거나, 상기 제1 및 제2 연결 전극 상에 배치될 수 있다.
상기 제1 및 제2 전극 패드(51, 52)는 제1 씨드층(51a, 52a)을 형성한 후, 상기 씨드층으로부터 도금 공정을 이용하여 형성된 전극층(51b, 52b)을 포함할 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 코일 전자부품의 특징과 중복되는 설명은 여기서는 생략하도록 한다.
본 개시는 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 개시의 범위에 속한다고 할 것이다.
10: 기판
20; 바디
31, 32: 제1 및 제2 비아
41, 42: 제1 및 제2 연결 전극
51, 52: 제1 및 제2 전극 패드
20; 바디
31, 32: 제1 및 제2 비아
41, 42: 제1 및 제2 연결 전극
51, 52: 제1 및 제2 전극 패드
Claims (20)
- 제1 및 제2 전극층과 유전체층이 교대로 적층되어 이루어진 바디;
상기 바디 내에 배치되며, 상기 제1 전극층과 전기적으로 연결된 복수의 제1 비아 및 상기 제2 전극층과 전기적으로 연결되며 상기 제1 비아와 교대로 배치된 복수의 제2 비아;
상기 바디의 외부에 배치되며, 상기 적층 방향을 기준으로 각각 상기 제1 및 제2 비아와 오버랩되지 않는 위치에 배치된 제1 및 제2 전극 패드;
상기 바디의 외부에 배치되며, 상기 제1 전극 패드와 상기 제1 비아를 연결하는 제1 연결 전극; 및
상기 바디의 외부에 배치되며, 상기 제2 전극 패드와 상기 제2 비아를 연결하는 제2 연결 전극;을 포함하고,
상기 제1 및 제2 비아는 동일선상에서 교대로 배치되고, 상기 복수의 제1 비아의 각각은 최하부의 제1 전극층까지 연장되며, 상기 복수의 제2 비아의 각각은 최하부의 제2 전극층까지 연장되는, 박막 커패시터.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제1항에 있어서,
상기 제1 및 제2 비아는 상기 제1 및 제2 전극 패드로부터 동일한 거리만큼 이격되어 배치된 박막 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 연결 전극은 빗 형상을 갖는 박막 커패시터.
- 제8항에 있어서,
상기 제1 및 제2 연결 전극의 빗 형상은 서로 맞물려 교대로 배치된 형태인 박막 커패시터.
- 제1항에 있어서,
상기 제1 연결 전극은 상기 복수의 제1 비아 각각으로부터 연결된 복수의 제1 연결부 및 상기 복수의 제1 연결부와 연결된 제1 전극부를 포함하며,
상기 제2 연결 전극은 상기 복수의 제2 비아 각각으로부터 연결된 복수의 제2 연결부 및 상기 복수의 제2 연결부과 연결된 제2 전극부를 포함하는 박막 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 전극 패드는 상기 제1 및 제2 연결 전극 상에 각각 형성된 박막 커패시터.
- 제1 및 제2 전극층과 유전체층을 교대로 적층하여 바디를 형성하는 단계;
상기 바디의 적층 방향으로 상기 바디 내에 상기 제1 전극층과 연결되는 복수의 제1 비아를 형성하며, 상기 제2 전극층과 전기적으로 연결되며 상기 제1 비아와 교대로 배치된 복수의 제2 비아를 형성하는 단계;
상기 바디의 상면에 상기 복수의 제1 비아와 연결된 제1 연결 전극 및 상기 복수의 제2 비아와 연결된 제2 연결 전극을 형성하는 단계; 및
상기 제1 및 제2 연결 전극과 연결되며, 상기 적층 방향을 기준으로 각각 상기 제1 및 제2 비아와 오버랩되지 않는 위치에 배치된 제1 및 제2 전극 패드를 형성하는 단계;를 포함하고,
상기 제1 및 제2 비아는 동일선상에서 교대로 배치되고, 상기 복수의 제1 비아의 각각은 최하부의 제1 전극층까지 연장되며, 상기 복수의 제2 비아의 각각은 최하부의 제2 전극층까지 연장되는, 박막 커패시터의 제조방법.
- 삭제
- 삭제
- 삭제
- 제12항에 있어서,
상기 제1 및 제2 비아는 상기 제1 및 제2 전극 패드로부터 동일한 거리만큼 이격되어 배치된 박막 커패시터의 제조방법.
- 제12항에 있어서,
상기 제1 및 제2 연결 전극은 빗 형상을 갖는 박막 커패시터의 제조방법.
- 제17항에 있어서,
상기 제1 및 제2 연결 전극의 빗 형상은 서로 맞물려 교대로 배치된 형태인 박막 커패시터의 제조방법.
- 제12항에 있어서,
상기 복수의 제1 및 제2 비아를 형성하는 단계는
상기 바디의 적층 방향으로 상기 바디 내에 복수의 제1 비아홀 및 복수의 제2 비아홀을 형성하는 단계; 및
상기 복수의 제1 및 제2 비아홀 내에 도전성 물질을 충진하여 복수의 제1 및 제2 비아를 형성하는 단계;를 포함하는 박막 커패시터의 제조방법.
- 제12항에 있어서,
상기 제1 및 제2 전극 패드는 상기 제1 및 제2 연결 전극 상에 각각 형성된 박막 커패시터의 제조방법.
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