JPH07326536A

JPH07326536A - セラミックコンデンサ

Info

Publication number: JPH07326536A
Application number: JP6119397A
Authority: JP
Inventors: Yukihiro Nishi; 幸宏西; Koichi Hashimoto; 浩一橋本
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1994-05-31
Filing date: 1994-05-31
Publication date: 1995-12-12

Abstract

(57)【要約】【構成】誘電体磁器層と長方形状の内部電極25ａ、25
ｂとを積層して形成したコンデンサ部26を有するチップ
本体24と、チップ本体24の内部電極25ａ、25ｂと平行な
一主面上に形成した一対の基板用電極27ａ、27ｂとから
成るセラミックコンデンサ23において、内部電極25ａ、
25ｂの短辺の長さＡと長辺の長さＢとの比Ａ／Ｂを 0.5
以下とすると共に、内部電極25ａ、25ｂの中央部に長辺
方向に沿って複数のビアホール28ａ、28ｂを列状に配設
し、基板用電極27ａ、27ｂと内部電極25ａ、25ｂとを一
つおきのビアホール28ａ、28ｂを介して接続する。【効果】コンデンサに生じるインダクタンスを非常に
小さく抑制でき、高速化された回路モジュールにおいて
もノイズ発生による電圧レベルの変動に起因する誤動作
を引き起こさない、極めて低インダクタンスのセラミッ
クコンデンサが得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンデンサ部と外部の
電気回路基板の配線に接続するための基板用電極とを有
するセラミックコンデンサに関し、詳細には、非常に高
速でスイッチングする大型コンピュータ等の回路モジュ
ールに組み込まれる、低インダクタンスのセラミックコ
ンデンサに関するものである。

【０００２】

【従来の技術】従来、面実装タイプのセラミック（磁
器）コンデンサとしては、特開昭59-914号等に開示され
たチップ型積層セラミックコンデンサが知られている。

【０００３】図３（ａ）及び（ｂ）は、そのようなチッ
プ型コンデンサの構成を示すもので、同図（ａ）は横断
面図であり、（ｂ）は縦断面図である。図３（ａ）及び
（ｂ）に示したチップ型コンデンサ１は、誘電体磁器か
らなるチップ本体２の内部に、第１パターンの内部電極
３ａと第２パターンの内部電極３ｂとが誘電体磁器を介
して交互に積層されて、コンデンサ部（容量発生部）４
が形成されている。チップ本体２の左右の端面には、外
部の電気回路基板の配線に接続するための基板用電極と
して、厚み50〜100 μｍの端子電極５ａ、５ｂが形成さ
れ、内部電極３ａ、３ｂの一端がそれぞれ接続されてい
る。そして、端子電極５ａ、５ｂが半田等で回路基板の
配線と接続されて、面実装される。

【０００４】このようなチップ型コンデンサ１において
は、図３（ａ）において端子電極に直交する方向の内部
電極の長さＣと、端子電極に平行な方向の内部電極の長
さＤとの比Ｃ／Ｄが大きくなる程、インダクタンスが大
きくなることが知られている。図３に示した従来のチッ
プ型コンデンサ１では、Ｃ／Ｄが通常 1.5以上と大きか
ったため、インダクタンスが 1.0ｎＨ以上と大きくなっ
ていた。

【０００５】また、チップ型セラミックコンデンサのイ
ンダクタンスは、端子電極の厚みが厚くなることによっ
ても大きくなる。図３（ａ）及び（ｂ）に示した従来の
チップ型コンデンサでは、端子電極の厚みが50〜100 μ
ｍと厚かったため、それによってもインダクタンスが大
きくなっていた。

【０００６】これに対し、コンピュータ等の非常に高速
でスイッチングする集積回路モジュールにおいては、コ
ンデンサのインダクタンスが 0.1ｎＨよりも大きくなる
と、ノイズ発生による電圧レベルの変動に起因する回路
の誤動作が生じるおそれがある。従って、上記構成の従
来のチップ型セラミックコンデンサ１では、そのような
集積回路に適用できないという問題点があった。

【０００７】近年、このようなノイズ発生による電圧レ
ベルの変動に起因する回路の誤動作を防止するべく、例
えば、図４（ａ）及び（ｂ）にそれぞれ横断面図及び縦
断面図で示すような構成のセラミックコンデンサ６が開
発されている。なお、同図において、図３と同様の箇所
には同じ符号を付してある。このセラミックコンデンサ
６は、内部電極３ａ、３ｂの端子電極に直交する方向の
内部電極の長さＣと、端子電極に平行な方向の内部電極
の長さＤとの比Ｃ／Ｄを 0.5〜 0.7とすることにより、
発生するインダクタンスを 0.7ｎＨ程度に抑制すること
ができるものである。

【０００８】また、特開昭56-94720号には、図５に縦断
面図で示すような構成のセラミックコンデンサ７が開示
されている。このセラミックコンデンサ７においては、
誘電体磁器からなるチップ本体８の内部に、第１の内部
電極９ａと第２の内部電極９ｂとが誘電体磁器を介して
交互に垂直方向に形成されて、コンデンサ部10が形成さ
れている。そして、第１の内部電極９ａ及び第２の内部
電極９ｂは、それぞれ同じ側の端部において、第１の端
子電極11ａ及び第２の端子電極11ｂに接続されている。
なお、12は第１の端子電極11ａと第２の端子電極11ｂと
を電気的に絶縁するための絶縁層である。このような構
成として、内部電極を流れる電流が、誘電体磁器層を介
して隣接する対向した第１の内部電極９ａ及び第２の内
部電極９ｂ中を反対方向に流れるようにし、それにより
内部電極中を流れる電流に付随する誘導磁場を相殺し
て、相互インダクタンスを減少させるものである。

【０００９】更に、特開昭63-307715 号には、図６に横
断面図で示すような構成のセラミックコンデンサ13が開
示されている。このセラミックコンデンサ13において
は、誘電体磁器からなるチップ本体14の第１の角へ向か
って延びて外部に露出する耳片部と本体部とを有する第
１の内部電極15ａと、誘電体磁器の第２の角へ向かって
延びて外部に露出する耳片部と本体部とを有する第２の
内部電極15ｂとが誘電体磁器を介して交互に積層され
て、コンデンサ部16が形成されている。そして、各耳片
部同士が外部で端子電極（図示せず）により接続され
て、コンデンサ13を形成している。このような構成とし
て、内部電極を流れる電流が、誘電体磁器層を介して隣
接する対向した第１の内部電極15ａ及び第２の内部電極
15ｂ中をほぼ反対方向に流れるようにし、それにより内
部電極中を流れる電流による磁界を相殺して、相互イン
ダクタンスを減少させるものである。

【００１０】

【発明が解決しようとする課題】しかしながら、上記図
４に示したセラミックコンデンサ６においても、図３に
示したセラミックコンデンサ１と同様に、インダクタン
スが 0.1ｎＨよりも大きくなるため、やはりノイズ発生
による電圧レベルの変動に起因する回路の誤動作が生じ
るおそれがあった。

【００１１】また、特開昭56-94720号に開示されたセラ
ミックコンデンサ７には、大容量を得るために内部電極
９ａ、９ｂ及び誘電体磁器層の積層数を増加すると、各
内部電極に接続させる端子電極11ａ、11ｂもそれに応じ
て数多くかつ交互に極めて近接させて配置しなければな
らず、しかも各端子電極11ａ、11ｂ間を絶縁した上で第
１の端子電極11ａ同士及び第２の端子電極11ｂ同士を接
続する必要があるので、構造が非常に複雑となってしま
うという問題点があった。また、各内部電極９ａ、９ｂ
を回路基板に対して垂直に配置するためコンデンサ７本
体の高さが高くなってしまい、電子回路用の電子部品と
して小型化の要求に応じることが難しいという問題点も
あった。更に、静電容量との関係で内部電極の長さの比
Ｃ／Ｄを小さくすることに限界があるため、自己インダ
クタンスが大きくなってしまうという問題点もあった。

【００１２】更に、特開昭63-307715 号に開示されたセ
ラミックコンデンサ13にも、隣接する対向した内部電極
15ａ及び15ｂ中を反対方向に流れる電流により相互イン
ダクタンスは小さくなるものの、そのような効果を維持
しつつ内部電極15ａ、15ｂの縦横比を小さくすることが
静電容量との関係で難しいため、自己インダクタンスが
大きくなってしまうという問題点があった。

【００１３】これに対して本発明者等は、実願平4-4540
1 号において、図７（ａ）及び（ｂ）にそれぞれ横断面
図及び縦断面図で示すような構成の低インダクタンスの
セラミックコンデンサ17を提案した。このセラミックコ
ンデンサ17は、誘電体磁器からなるチップ本体18の内部
に、長方形状の内部電極19ａ及び19ｂとが誘電体磁器を
介して交互に積層されて、コンデンサ部20が形成されて
いる。そして、基板用電極21ａ、21ｂをチップ本体18の
底面のみに形成し、かつ長方形状の内部電極19ａ、19ｂ
の長辺と基板用電極21ａ、21ｂとをビアホール22ａ、22
ｂを介して接続するとともに、内部電極19ａ、19ｂの短
辺の長さＡと長辺の長さＢとの比Ａ／Ｂを 0.5以下とし
ている。このような構成により、コンデンサに発生する
自己インダクタンスを低減し、インダクタンスを 0.1ｎ
Ｈ以下に抑制することができるものであり、また、端子
電極の厚さを20μｍ以下とすることによりインダクタン
スを更に低下させることができるものである。

【００１４】しかし、このセラミックコンデンサ17にお
いては、誘電体磁器層を挟んで隣接する対向した内部電
極19ａ、19ｂ中の電流は同方向に流れており、それによ
り発生する相互インダクタンスを低減させることが難し
く、更に高速化したスイッチングに対しては、ノイズ発
生による電圧レベルの変動が生じるおそれがあるという
問題点があった。従って、回路モジュールにおけるスイ
ッチングの更なる高速化に対応するために、更に低イン
ダクタンスのセラミックコンデンサが望まれていた。

【００１５】本発明は、上記事情に鑑みて本発明者等が
鋭意研究を進めた結果完成されたもので、その目的は、
発生するインダクタンスを更に抑制することができる、
極めて低インダクタンスとしたセラミックコンデンサを
提供することにある。

【００１６】また本発明の目的は、非常に高速化された
回路モジュールにおいてもノイズ発生による電圧レベル
の変動に起因する誤動作を引き起こさない、極めて低イ
ンダクタンスとした面実装タイプのセラミックコンデン
サを提供することにある。

【００１７】

【課題を解決するための手段】本発明のセラミックコン
デンサは、誘電体磁器層と長方形状の内部電極とを交互
に積層して形成されたコンデンサ部を有するチップ本体
と、そのチップ本体の内部電極と平行な一主面上に形成
された一対の基板用電極とから成るセラミックコンデン
サにおいて、前記内部電極の短辺の長さをＡとし長辺の
長さをＢとしたときの比Ａ／Ｂを 0.5以下とするととも
に、前記内部電極の中央部に長辺方向に沿って複数のビ
アホールを列状に配設し、前記基板用電極と内部電極と
を一つおきのビアホールを介して接続したことを特徴と
するものである。

【００１８】

【作用】本発明のセラミックコンデンサは、誘電体磁器
層と長方形状の内部電極とを交互に積層して形成された
コンデンサ部において、内部電極の短辺の長さをＡとし
長辺の長さをＢとしたときの比Ａ／Ｂを 0.5以下とする
ことにより、セラミックコンデンサに生じるインダクタ
ンスを 0.1ｎＨ以下に抑制することができる。

【００１９】また、本発明のセラミックコンデンサは、
チップ本体の内部電極と平行な一主面上、即ち底面のみ
に一対の基板用電極を内部電極と平行になるように形成
し、この基板用電極とそれに接続される内部電極とをビ
アホールを介して接続している。このように、チップ本
体の端面に互いに対向配置された従来の基板用電極と異
なり、基板用電極を互いに対向しない構成とすることに
よって、基板用電極間の相互インダクタンスも低減でき
るため、セラミックコンデンサに生じるインダクタンス
をより一層低減する効果を有している。

【００２０】更に、このビアホールについて、複数のビ
アホールを長方形状の内部電極の短辺方向の中央部に長
辺方向に沿って列状に配設し、一方の基板用電極とそれ
に接続される複数の内部電極とを、及び他方の基板用電
極とそれに接続される複数の内部電極とを、それぞれ列
状に配設した一つおきのビアホールを介して接続する構
成とする。ここで、これら両者の内部電極は交互に積層
されており、一方の基板用電極とそれに接続される内部
電極とを接続するビアホールは、他方の内部電極を貫通
している。また、一対の基板用電極は、それぞれが列状
に配設されたビアホールの列に向かって交互に、例えば
櫛型状に入り組んだような形状として、一つおきのビア
ホールに接続するように構成する。

【００２１】このような構成とすることにより、誘電体
磁器層を挟んで相対した内部電極の中でビアホール列と
内部電極の長辺との間を流れる電流が、ビアホール列の
両側においてそれぞれ反対方向に流れるようになる。そ
のため、内部電極間に発生する相互インダクタンスを低
減させることができるので、セラミックコンデンサに生
じるインダクタンスを更に低減することができる。

【００２２】従って、本発明のセラミックコンデンサに
よれば、極めて低インダクタンスのセラミックコンデン
サとなり、非常に高速化された回路モジュールにおいて
もノイズ発生による電圧レベルの変動に起因する誤動作
を引き起こさない、面実装タイプのセラミックコンデン
サを提供することができる。

【００２３】

【実施例】以下、本発明のセラミックコンデンサを、実
施例に基づいて詳述する。図１（ａ）〜（ｃ）は本発明
のセラミックコンデンサの実施例を示すもので、同図
（ａ）はセラミックコンデンサ23の横断面図であり、図
の中央付近の破断線の両側で異なる断面を表わしてい
る。また、同図（ｂ）は縦断面図、同図（ｃ）は底面図
である。これらの図において、24はコンデンサ部を有す
るチップ本体であり、多数の誘電体磁器層を積層して構
成されている。

【００２４】このチップ本体24内には、チップ本体24を
構成する誘電体磁器層の間に長方形状の内部電極25ａ、
25ｂを介装して、コンデンサ部26を形成している。ここ
で、図１（ａ）におけるＡは長方形状の内部電極25ａ、
25ｂの短辺の長さを示し、Ｂは同じく長辺の長さを示し
ている。そして、本発明のセラミックコンデンサ23にお
いては、内部電極25ａ、25ｂの短辺と長辺の長さの比Ａ
／Ｂを０．５以下としている。

【００２５】また、チップ本体24の底面には、外部の電
気回路基板の配線に接続するための一対の基板用電極27
ａ、27ｂを、内部電極25ａ、25ｂと平行になるように形
成している。

【００２６】そして、長方形状の内部電極25ａ、25ｂの
短辺方向のほぼ中央部には、基板用電極27ａ、27ｂと内
部電極25ａ、25ｂとを接続するための導体を内部に充填
した、複数のビアホール28ａ、28ｂを長辺方向に沿って
列状に配設している。これらのビアホール28ａ、28ｂ
は、一つおきにチップ本体24の底面において基板用電極
27ａ又は27ｂに接続しており、基板用電極27ａに接続し
たビアホール28ａは、コンデンサ部26において内部電極
25ａに順次接続されていて、他方、基板用電極27ｂに接
続したビアホール28ｂは、内部電極25ｂに順次接続され
ている。ここで、内部電極25ａ同士を接続する各ビアホ
ール28ａは、他方の内部電極25ｂを貫通しているが、こ
の各ビアホール28ａの回りの各内部電極25ｂに電極膜を
形成しないブランク部を設けることにより空隙を確保し
て、各ビアホール28ａと各内部電極25ｂとの間を絶縁し
ている。また、内部電極25ｂ同士を接続する各ビアホー
ル25ｂと、それらが貫通する各内部電極25ａとの間も、
同様にして絶縁している。

【００２７】このように基板用電極27ａと各内部電極25
ａとを一つおきのビアホール28ａによって、また基板用
電極27ｂと各内部電極25ｂとを同じく一つおきのビアホ
ール28ｂによってそれぞれ接続することにより、誘電体
磁器層を介して隣接して対向した内部電極25ａと内部電
極25ｂの中を流れる充電電流や放電電流などの電流は、
図２に示すように、ビアホール28ａ、28ｂの列の両側に
おいて、それぞれほぼ反対方向に流れるようになる。

【００２８】図２（ａ）及び（ｂ）は、図１に示した本
発明のセラミックコンデンサ23の内部電極25ａ、25ｂ中
を流れる電流の向きを示す横断面図及び縦断面図であ
り、図１と同様の箇所には同じ符号を付してある。図２
（ａ）及び（ｂ）においては、電流の向きとして、一方
の基板用電極27ａからビアホール28ａ及び内部電極25ａ
を通り、誘電体磁器層を介して内部電極25ｂからビアホ
ール28ｂを通って他方の基板用電極27ｂへと流れる場合
を示している。そして、図中の実線の矢印は、基板用電
極27ａからビアホール28ａを通って内部電極25ａの中を
流れる電流の主な向きを表わし、破線の矢印は、内部電
極25ｂの中を流れて、ビアホール28ｂを通って基板用電
極27ｂへと流れる電流の主な向きを表わしている。な
お、電流がこれとは逆に、基板用電極27ｂから基板用電
極27ａへと流れる場合には、各々の矢印の向きは逆向き
となる。本発明の構成のセラミックコンデンサ23であれ
ば、図２（ａ）及び（ｂ）に示したように、誘電体磁器
層を挟んで相対した内部電極２５ａと２５ｂとの中で、
ビアホール28ａ、28ｂの列と内部電極25ａ、25ｂの長辺
との間を内部電極25ａ、25ｂの短辺に平行な方向に流れ
る電流が、ビアホール28ａ、28ｂ列の両側においてそれ
ぞれほぼ反対方向に流れるようになる。そのため、内部
電極25ａ、25ｂ間に発生する相互インダクタンスが相殺
され、インダクタンスを低減させることができる。

【００２９】従って、以上のように構成されたセラミッ
クコンデンサ23では、基板用電極27ａ、27ｂをチップ本
体24の内部電極25ａ、25ｂと平行な一主面、即ち底面の
みに内部電極25ａ、25ｂと平行になるように形成するこ
とによって、基板用電極27ａ、27ｂに発生する相互イン
ダクタンスを低減することができる。また、長方形状の
内部電極25ａ、25ｂの短辺と長辺の長さの比Ａ／Ｂを
0.5以下とすることによって、コンデンサ部26に発生す
る自己インダクタンスを抑制することができる。そし
て、内部電極25ａ、25ｂの中央部に列状に配設した複数
のビアホール28ａ、28ｂの一つおきによって基板用電極
27ａ、27ｂと内部電極25ａ、25ｂとを接続し、相対する
内部電極25ａ、25ｂ間でそれらの中を電流が反対方向に
流れるようにすることによって、内部電極25ａ、25ｂ間
で発生する相互インダクタンスを低減することができ
る。そのため、セラミックコンデンサ23に生じるインダ
クタンスを 0.1ｎＨ以下、例えば0.07ｎＨ程度に非常に
小さく抑制することができ、非常に高速でスイッチング
する回路モジュールに使用した場合においても、ノイズ
発生による電圧レベルの変動に起因する回路の誤動作を
生じることがなくなる。

【００３０】チップ本体24を構成する誘電体磁器層に
は、種々の誘電体材料を用いることができ、例えばＢａ
ＴｉＯ₃、ＬａＴｉＯ₃、ＣａＴｉＯ₃、ＮｄＴｉ
Ｏ₃、ＭｇＴｉＯ₃、ＳｒＴｉＯ₃、ＣａＺｒＯ₃、Ｓ
ｒＳｎＯ₃、ＢａＴｉＯ₃にＮｂ₂Ｏ₅、Ｔａ₂Ｏ₅、
ＺｎＯ、ＣｏＯ等を添加した組成物、ＢａＴｉＯ₃の構
成原子であるＢａをＣａで、ＴｉをＺｒやＳｎで部分的
に置換した固溶体等のチタン酸バリウム系材料や、Ｐｂ
（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃、Ｐｂ（Ｆｅ，Ｎｄ，Ｎｂ）
Ｏ₃系ペロブスカイト型構造化合物、Ｐｂ（Ｍｇ_1/3Ｎ
ｂ_2/3）Ｏ₃−ＰｂＴｉＯ₃等の２成分系組成物、Ｐｂ
（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃−ＰｂＴｉＯ₃−Ｐｂ（Ｍｇ
_1/2Ｗ_1/2）Ｏ₃、Ｐｂ（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃−Ｐ
ｂ（Ｚｎ_1/3Ｎｂ_2/3）Ｏ₃−ＰｂＴｉＯ₃、Ｐｂ（Ｍ
ｇ_1/3Ｎｂ_2/3）Ｏ₃−Ｐｂ（Ｚｎ_1/3Ｎｂ_2/3）Ｏ₃
−Ｐｂ（Ｓｍ_1/2Ｎｂ_1/2）Ｏ₃等の３成分系組成物、
あるいはそれらにＭｎＯ、ＭｎＯ₂、ＣｕＯ、ＢａＴｉ
Ｏ₃等を添加したもの等の鉛系リラクサー材料などが挙
げられる。チップ本体24の形成に際しては、これらの誘
電体粉末をバインダーと十分に混合したスリップからセ
ラミックグリーンシートに成形したものを使用する。

【００３１】内部電極25ａ、25ｂを形成する材料として
は、例えばＰｄ、Ａｇ、Ｐｔ、Ｎｉ、Ｃｕ、Ｐｂ及びそ
れらの合金が挙げられる。内部電極25ａ、25ｂの形成に
当たっては、このような電極材料粉末をバインダーと混
合粉砕してペースト状にした導電性ペーストが用いられ
る。この導電性ペーストを、スクリーン印刷法などによ
ってセラミックグリーンシート上に内部電極パターンと
して印刷して、積層、圧着、焼成することにより、所望
の内部電極25ａ、25ｂを形成する。

【００３２】また、基板用電極27ａ、27ｂを形成する材
料は、内部電極27ａ、27ｂと同様であり、導電性ペース
トとしてチップ本体24の底面に塗布し、焼成することに
より、所望の基板用電極27ａ、27ｂを形成する。あるい
は、スパッタリング等の薄膜形成法による導体膜によっ
て形成してもよい。また、このようにして形成した電極
膜に、更にメッキ法によりＮｉ、Ｎｉ−Ｓｎ、Ａｕ等の
メッキ膜を析出させてもよい。

【００３３】基板用電極27ａ、27ｂは、チップ本体24の
内部電極25ａ、25ｂと平行な一主面上に、内部電極25
ａ、25ｂと平行になるように形成されるとともに、内部
電極25ａ、25ｂのほぼ中央部に列状に形成される複数の
ビアホール28ａ、28ｂのそれぞれと一つおきに接続する
ように、ビアホール28ａ、28ｂの列に向かい合って交互
に入り組んだような形状、例えば図１（ｃ）に示した櫛
型状などに形成される。この基板用電極27ａ、27ｂの厚
さは、20μｍ以下とすると、更にインダクタンスが低下
するといった点で好ましい。そして、基板用電極27ａ、
27ｂの各々は、外部の回路モジュールに、その基板上の
接続ランドなどを介して半田などを用いて接続される。

【００３４】ビアホール28ａ、28ｂは、長方形状の内部
電極25ａ、25ｂの短辺方向のほぼ中央部に、長辺方向に
沿って列状に複数形成する。この列は、必ずしも一直線
状である必要はなく、ビアホール28ａ、28ｂ間距離が 2
00μｍ以下の範囲で、千鳥状（ジグザグ状）に配置して
もよい。そのように千鳥状に配置すると、それらに接続
する基板用電極の形状が単純化されるので、基板用電極
の形成が容易となり、製造しやすくなるという利点があ
る。

【００３５】ビアホール28ａ、28ｂの形成に当たって
は、まずセラミックグリーンシートの所定の位置に、後
から印刷する内部電極パターンのほぼ中央部に長辺方向
に沿って列状に並ぶように、穴加工（スルーホール加
工）を施す。この穴加工は、ＭＰＳ（マルチ・パンチン
グ・システム）装置などを使用して行なう。

【００３６】次に、スルーホールを形成したグリーンシ
ート上に、導電性ペーストを所定の内部電極パターン形
状に印刷する。この内部電極パターンには、基板用電極
27ａに接続される内部電極25ａとなるパターンと、基板
用電極27ｂに接続される内部電極25ｂとなるパターンと
の２種類を用いる。これら内部電極パターンの印刷に際
しては、基板用電極と接続するためのビアホールとなる
スルーホール部分には、導電性ペーストの一部がスルー
ホールの淵に掛かるように、スルーホールの径と同じ程
度の大きさの中抜きを施して印刷する。一方、接続しな
いビアホールとなるスルーホール部分には、内部電極と
ビアホールとの電気的な導通を避けて絶縁性を確保する
ため、スルーホール端部から所定のマージン（間隙）を
設定して印刷する。このマージンは、印刷あるいは積層
時のずれを見込んで設定されるが、通常は 150μｍより
小さくなると絶縁不良を起こし易い傾向があるため、そ
れ以上に設定することが好ましい。但しこの数値は、内
部電極パターンの印刷精度や印刷後のグリーンシートの
積層精度、誘電体及び内部電極の材質の選定、ビアホー
ル形成の際の導体のにじみ等により異なるため、それら
に応じて適宜選択すれば良い。なお、スルーホール即ち
ビアホールの形状及び上記所定のマージンの形状は必ず
しも円形である必要はなく、所望の特性を有すれば、三
角形、四角形、六角形等の多角形や楕円形などの種々の
形状であってもよい。

【００３７】次いで、上記のスルーホール加工と内部電
極パターン印刷を施したグリーンシートを、２種類の内
部電極パターンが交互に積層して、コンデンサ部26が形
成されるように所定数積層する。即ち、誘電体磁器層を
介して重なり合う内部電極が、交互に互いに隣り合うビ
アホールに導通するように積層する。その後、互いに繋
がって細長い空洞を形成したスルーホール部に、基板用
電極27ａ、27ｂと内部電極25ａ、25ｂとを接続するため
の導体を、スクリーン印刷、エッチングプレート印刷等
の方法によって充填する。この導体の材料は、安定して
電気的導通を確保できれば特に限定はないが、内部電極
25ａ、25ｂと同種の材料を用いると、焼成時の収縮の違
いによる接続不良が発生せず、接続部が一体化して良好
な導通特性が得られる点で好ましい。このようにして導
体が充填されたスルーホールは、焼成後に、基板用電極
27ａ、27ｂと内部電極25ａ、25ｂとを接続するビアホー
ル28ａ、28ｂとなる。なお、ビアホール28ａ、28ｂの長
さは、インダクタンスの発生に関与し、ビアホールが長
くなるに従ってビアホールの持つ自己インダクタンスが
増加するため、なるべく短くすることが好ましい。

【００３８】そして、必要に応じてチップ本体24の上部
のブランク層となるセラミックグリーンシートを積層
し、熱圧着した後で所定のサイズに切断し、脱バインダ
ーを行ない、焼成する。

【００３９】焼成後に、バレル研磨を行なってチップ本
体24の角面を研磨した後、チップ本体24の底面となる一
主面に端部が露出しているビアホール28ａ、28ｂに対し
て、一対の基板用電極27ａ、27ｂを形成する。この基板
用電極27ａ、27ｂは、互いに隣り合うビアホール28ａ、
28ｂが、それぞれ基板用電極27ａ及び27ｂに接続される
ような形状に形成することにより、一方の基板用電極27
ａ又は27ｂに対して一つおきのビアホール28ａ又は28ｂ
が接続される形とする。この基板用電極27ａ、27ｂは、
前述のように導電性ペーストを用いて形成してもよく、
あるいはスパッタリング等の薄膜形成法によって形成し
てもよい。

【００４０】以下に、本発明のセラミックコンデンサの
具体例を示す。〔例１〕まず、誘電体磁器層の材料として、ＰＭＮ（Ｐ
ｂ（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃）を主成分とする鉛系リラ
クサー材料粉末を用意し、アクリル系樹脂のバインダー
と混合し、得られたスリップを用いて、ドクターブレー
ド法によって厚さ40μｍのセラミックグリーンシートを
成形した。

【００４１】このセラミックグリーンシートの所定の位
置に、ＭＰＳ装置を使用して、後から印刷する内部電極
パターンの中央部に長辺方向に沿って１列に並ぶよう
に、直径 120μｍのスルーホールを、 250μｍ間隔で８
個加工した。

【００４２】このスルーホール加工を施したグリーンシ
ートに、Ａｇ又はＡｇ／Ｐｄからなる導電性ペーストを
用いて、スクリーン印刷法により、長方形状の内部電極
パターンを印刷した。この内部電極パターンの寸法は、
内部電極の短辺の長さＡ＝ 0.8ｍｍ、長辺の長さ（幅）
Ｂ＝ 3.2ｍｍ、短辺と長辺の長さの比Ａ／Ｂ＝0.25とな
り、厚さが８〜10μｍとなるようにした。また、ビアホ
ールと接続する部分には、導電性ペーストの一部がスル
ーホールの淵に掛かるように、スルーホール径と同じ直
径 120μｍの中抜きを設け、ビアホールと接続しない部
分には、スルーホールの周囲にそれぞれ 150μｍのマー
ジンを取り、直径 540μｍの中抜きを設けた。

【００４３】次いで、隣り合うビアホールに交互に導通
するように、２種類の内部電極パターンを印刷したグリ
ーンシートを、交互に５枚ずつ積層した後、細長い空洞
となったスルーホールに、内部電極と同じＡｇ又はＡｇ
／Ｐｄからなる導電性ペーストを充填した。

【００４４】このように積層したグリーンシートを、熱
圧着して一体化した後、長さ4.15ｍｍ、幅2.23ｍｍのチ
ップに切断した。これを乾燥機により 300℃で脱バイン
ダーした後、920 ℃、 3.5時間の条件で焼成して、長さ
3.2ｍｍ、幅 1.6ｍｍ、厚さ1.0ｍｍのチップ本体を作
製した。

【００４５】このチップ本体をバレル研磨にかけて角面
を研磨した後、ビアホールの端部が露出した底面に、Ａ
ｇ又はＡｇ／Ｐｄからなる導電性ペーストを用いて、ス
クリーン印刷法により、基板用電極パターンを印刷し
た。この基板用電極パターンは、図１（ｃ）に示したビ
アホール部が櫛型のものとし、その寸法は、基板用電極
の長さが 3.2ｍｍ、幅が、櫛の歯の先に相当する広い部
分で1.05ｍｍ、歯の根元に相当する狭い部分で 0.4ｍｍ
となるようにし、厚さは20μｍとなるようにした。ま
た、櫛の歯の幅に相当する部分は 0.2ｍｍとし、歯の間
隔に相当する部分は0.15ｍｍとした。これを乾燥後に、
600℃、10分間の条件で焼成して基板用電極を形成し、
セラミックコンデンサ試料Ａを得た。

【００４６】このようにして得た試料Ａについてのイン
ダクタンスの発生状況を、測定器ＹＨＰ4274Ａを用い、
周波数１ｋＨｚ、電圧１Ｖの時の静電容量を測定した
後、測定器ＹＨＰ4191Ａを用い、共振周波数を測定し、
共振周波数ｆ₀と静電容量Ｃ、インダクタンスＬの関係
式ｆ₀＝１／２π√（Ｌ・Ｃ）より、インダクタンスを
算出した。その結果、試料Ａが有するインダクタンス
は、0.074 ｎＨと非常に小さいものであった。

【００４７】これに対し、比較例として図３に示した構
造の長さ 3.2ｍｍ、幅 1.6ｍｍ、暑さ 1.0ｍｍのコンデ
ンサについて、同様にインダクタンスを測定したとこ
ろ、 1.0〜1.2 ｎＨのインダクタンスを有しており、本
発明のセラミックコンデンサが極めて低インダクタンス
であることが確認できた。

【００４８】〔例２〕次に、〔例１〕と同様にしてセラ
ミックコンデンサ試料を作製するに当り、内部電極の短
辺の長さＡ及び長辺の長さＢを変えて、表１に示すよう
に短辺と長辺の長さの比Ａ／Ｂの異なる試料Ｂ〜Ｈを得
た。これらについて〔例１〕と同様にしてインダクタン
スを求めたところ、表１に示した結果が得られた。

【００４９】

【表１】

【００５０】表１の結果より、内部電極の短辺と長辺の
長さの比Ａ／Ｂが 0.5以下のコンデンサ試料Ｅ〜Ｈであ
れば、インダクタンスを 0.1ｎＨ以下と非常に小さく抑
制できることが確認できた。

【００５１】〔例３〕次に、〔例１〕と同様にしてセラ
ミックコンデンサ試料を作製するに当り、内部電極を接
続するビアホールの合計数を、２個、４個及び６個に変
えた。これらのビアホールは、試料Ａの８個のビアホー
ルと両端の位置が同じになるようにし、その間で内部電
極パターンの中央部に長辺方向に沿って１列に並ぶよう
に、等間隔に配置した。そして、ビアホールが２個の場
合は、両端の１つずつが第１パターンと第２パターンの
それぞれの内部電極と基板用電極とを接続するように、
また、４個及び６個の場合はその間で１つおきにそれぞ
れの内部電極と基板用電極とを接続するようにした。こ
のようにして、それぞれ試料Ｉ、Ｊ及びＫを得た。

【００５２】これらについて〔例１〕と同様にしてイン
ダクタンスを求めたところ、表２に示した結果が得られ
た。なお、表２には、試料Ａの結果も併記した。

【００５３】

【表２】

【００５４】表２の結果より、本実施例のセラミックコ
ンデンサにおいては、試料Ｋ及びＡのようにビアホール
の合計数を６個以上に設定することが、インダクタンス
の低減のために好ましいことが分かる。これは、ビアホ
ールの数が減少すると、内部電極中の電流の流れにおい
て内部電極の長辺方向の成分が大きくなるために、セラ
ミックコンデンサの自己インダクタンスが増加してくる
ためと考えられる。

【００５５】また、ＥＳＲを低く抑える点からも、ビア
ホールは、好ましくは合計で６個以上の多数設けること
が良いと考えられる。

【００５６】〔例４〕次に、〔例１〕と同様にしてセラ
ミックコンデンサ試料を作製するに当り、内部電極を接
続するビアホールの配置を、１列の直線状から、千鳥状
の配置に変化させた。その際、ビアホールの径及び内部
電極の長辺方向の間隔は試料Ａと同じとし、短辺方向の
間隔を表３に示すように0.05ｍｍ〜0.25ｍｍにおいて５
段階に変えたものを作製した。また、基板用電極の櫛型
部は、ビアホールの配置に合わせて適宜調節した。この
ようにして、それぞれ試料Ｌ〜Ｐを得た。

【００５７】これらについて〔例１〕と同様にしてイン
ダクタンスを求めたところ、表３に示した結果が得られ
た。なお、表３には、試料Ａの結果も併記した。

【００５８】

【表３】

【００５９】表３の結果より、本実施例のセラミックコ
ンデンサにおいては、ビアホールを千鳥状に配置する場
合、試料Ａ及びＬ〜Ｏのように内部電極の短辺方向の間
隔を0.20ｍｍ以下に設定することが、インダクタンスの
低減のために好ましいことか分かる。これは、ビアホー
ルを千鳥状に配置すると、内部電極の中央部分の相互イ
ンダクタンスが増加するために、全体としてのインダク
タンスが増加するためと考えられる。しかし、ビアホー
ルを千鳥状に配置すると、基板用電極を形成する際の製
造上の容易さの点で有利となるので、その場合のビアホ
ールの配置間隔は、インダクタンスとの兼ね合いで設定
することが望ましい。

【００６０】〔例５〕次に、〔例１〕と同様にしてセラ
ミックコンデンサ試料を作製するに当り、基板用電極の
厚さを変えた。基板用電極パターンを印刷した時の導電
性ペーストの厚さを変えて、基板用電極の厚さを表４に
示すように10〜35μｍの間で５段階に変えたものを作製
し、それぞれ試料Ｑ〜Ｕを得た。

【００６１】これらについて〔例１〕と同様にしてイン
ダクタンスを求めたところ、表４に示した結果が得られ
た。なお、表４には、試料Ａの結果も併記した。

【００６２】

【表４】

【００６３】表４の結果より、本実施例のセラミックコ
ンデンサにおいては、基板用電極の厚さは特に大きな影
響を与えていないが、望ましくは20μｍ以下とすること
で、インダクタンスを更に低く抑えることができること
が分かった。

【００６４】

【発明の効果】以上詳述したように、本発明のセラミッ
クコンデンサによれば、誘電体磁器層と長方形状の内部
電極とを交互に積層して形成されたコンデンサ部におい
て、内部電極の短辺と長辺の長さの比Ａ／Ｂを 0.5以下
とするとともに、チップ本体の内部電極と平行な一主面
上のみに一対の基板用電極を内部電極と平行になるよう
に形成し、この基板用電極と内部電極とを、内部電極の
中央部に長辺方向に沿って列状に配設した一つおきのビ
アホールを介して接続する構成とすることにより、コン
デンサに発生するインダクタンスを非常に小さく抑制す
ることができ、極めて低インダクタンスとしたセラミッ
クコンデンサを提供することができた。

【００６５】また本発明のセラミックコンデンサによれ
ば、非常に高速化された回路モジュールにおいてもノイ
ズ発生による電圧レベルの変動に起因する誤動作を引き
起こさない、極めて低インダクタンスとした面実装タイ
プのセラミックコンデンサを提供することができた。そ
のため、高速化された回路モジュールの動作を安定化す
ることが可能となり、さらなる高速化に対応できるよう
になる。

【図面の簡単な説明】

【図１】（ａ）、（ｂ）及び（ｃ）は、それぞれ本発明
のセラミックコンデンサの構成例を示す横断面図、縦断
面図及び底面図である。

【図２】（ａ）及び（ｂ）は、それぞれ本発明のセラミ
ックコンデンサの構成例における電流の向きを説明する
横断面図及び縦断面図である。

【図３】（ａ）及び（ｂ）は、従来のチップ型コンデン
サの構成を示す横断面図及び縦断面図である。

【図４】（ａ）及び（ｂ）は、従来の他のチップ型コン
デンサの構成を示す横断面図及び縦断面図である。

【図５】従来の他のチップ型コンデンサの構成を示す縦
断面図である。

【図６】従来の他のチップ型コンデンサの構成を示す横
断面図である。

【図７】（ａ）及び（ｂ）は、従来の他のチップ型コン
デンサの構成を示す横断面図及び縦断面図である。

【符号の説明】

２３・・・・・・・・セラミックコンデンサ２４・・・・・・・・チップ本体２５ａ、２５ｂ・・・内部電極２６・・・・・・・・コンデンサ部２７ａ、２７ｂ・・・基板用電極２８ａ、２８ｂ・・・ビアホール

Claims

【特許請求の範囲】

【請求項１】誘電体磁器層と長方形状の内部電極とを
交互に積層して形成されたコンデンサ部を有するチップ
本体と、該チップ本体の前記内部電極と平行な一主面上
に形成された一対の基板用電極とから成るセラミックコ
ンデンサにおいて、前記内部電極の短辺の長さをＡとし
長辺の長さをＢとしたときの比Ａ／Ｂを０．５以下とす
るとともに、前記内部電極の中央部に長辺方向に沿って
複数のビアホールを列状に配設し、前記基板用電極と内
部電極とを一つおきのビアホールを介して接続したこと
を特徴とするセラミックコンデンサ。