CN100354995C - 电容器、布线基板、去耦电路及高频电路 - Google Patents

Abstract

本发明提供一种电容器、布线基板、去耦电路及高频电路。在电介质层(2)的一方主面上形成第1导体层(3)，在电介质层(2)的另一方主面上形成第2导体层(4)的同时，在第1导体层(3)上设置非导体形成区域(13)，在第2导体层(4)上设置非导体形成区域(14)。在非导体形成区域(14)中设置第1贯通导体(5)，在非导体形成区域(13)中设置第2贯通导体(6)，第1贯通导体(5)连接在第1导体层(3)上，第2贯通导体(6)连接在第2导体层(4)上。上述第1贯通导体(5)与第2贯通导体(6)交互成为格子状，例如，汇集配置在电介质(1)中央部上，形成贯通导体群(G)。能够提供实现了低ESL且高容量的电容器。

Description

电容器、布线基板、去耦电路及高频电路

技术领域

本发明涉及能够顺利应用在高频区域中的电容器，以及使用这种电容器构成的布线基板、去耦电路及高频电路。

背景技术

以代表性的电容器(capacitor)-叠层电容器为例进行说明。

在使用电容器的等效电路中，当设电容器的静电电容为C、等效串联电感(ESL：Equivalent Series Inductance)为L时，它的谐振频率(f₀)用下式表示。

F₀＝1/[2π×(L×C)^1/2]

由上式可知，如果降低ESL，谐振频率(f₀)就升高，就能够在更高频率区域使用。因此，为了在微波区域使用叠层电容器，必须谋求叠层电容器更加低ESL化。

另外，叠层电容器被用于向工作站和个人用计算机等微处理器单元(MPU)的MPU芯片供给电源，随着近年MPU的高速、高频化，要求低ESL化。

另外，通常作为去耦电容而连接在布线基板上的叠层电容器，随着近年MPU的高速、高频化，也要求低ESL化。

这里，以图11(a)、(b)为基础，简单地说明以往的叠层电容器。图11(a)是示出第1及第2导体层的重叠状态的(b)的Y-Y线平面剖视图，图11(b)是(a)的X-X线剖视图。

图11所示的以往的叠层电容器50，在电介质层52的一方主面上形成第1导体层53，在另一方主面上形成第2导体层54，这些电介质层52被多层叠层。另外，在这些电介质层52的厚度方向上形成第1及第2贯通导体55、56。第1贯通导体55与第1导体层53连接，第2贯通导体56与第2导体层54连接，这样，形成叠层体51。

而且，第1及第2贯通导体55、56露出在叠层体51的一方的最表面上，分别与第1及第2连接端子57、58连接，构成叠层电容器50。进而，在第1导体层53内，形成不与第2贯通导体56连接的第1非导体形成区域63，在第2导体层54内，形成不与第1贯通导体55连接的第2非导体形成区域64。

而且，第1及第2贯通导体55、56交互地格子状分散配置在范围涉及到第1及第2导体层53、54的整个区域上。

根据上述叠层电容器50，静电电容主要发生在第1及第2导体层53、54内、被第1及第2贯通导体55、56包围的部分上。

另外，上述叠层电容器50的制造方法，在未烘烤状态的叠层体1上进行脱粘合剂处理、烘烤，得到叠层体1后形成第1及第2连接端子7、8(参照专利文献1～4)。

[专利文献1]

特开平7-201651号公报(3-5页、图1-5)

[专利文献2]

特开平11-204372号公报(4-6页、图1-4)

[专利文献3]

特开2001-148324号公报(4-7页、图1-6)

[专利文献4]

特开2001-148325号公报(5-7页、图1-9)

根据上述叠层电容器50，为了谋求低ESL化，在增加第1及第2贯通导体55、56的数目的同时，考虑减小这些贯通导体的中心间距离的方法，这时，由于第1及第2导体层53、54内的非导体形成区域63、64的面积增大，存在叠层电容器50的静电电容降低的问题。

进而，在减小上述中心间的距离的情况下，由于未烘烤状态的叠层体1的处理、烘烤时的电介质层2与第1及第2贯通导体55、56的收缩率的差、向IC管壳安装时的电介质层2与第1及第2贯通导体55、56的热膨胀系数的差等原因，存在产生横跨第1及第2贯通导体55、56那样的裂纹的问题。

另外，根据上述叠层电容器50，由于第1导体层53与第2非导体形成区域64，或者第2导体层54与第1非导体形成区域63重叠的部分，不产生静电电容，叠层电容器50的高容量化就存在限度。

进而，根据上述叠层电容器50，由于静电电容主要发生在第1及第2导体层53、54之间内、被第1及第2贯通导体55、56包围的部分上，不能增大施加的电场，因此，也使叠层电容器50的高容量化存在限度。

另外，根据上述叠层电容器50，由于第1及第2贯通导体55、56交互格子状地分散配置在范围涉及第1及第2导体层53、54的整个区域上，电流流过的距离大，因而低ESL化存在限度。

发明内容

鉴于上述问题，提出本发明，其目的在于提供实现了低ESL和高容量的电容器。

本发明的其他的目的在于提供实现低ESL和高容量，而且能够抑制裂纹产生的电容器。

本发明的进一步的其他的目的在于提供使用上述电容器构成的布线基板、去耦电路及高频电路。

(解决课题的手段)

本发明的电容器，在电介质层的一方主面上配设第1导体层，第1导体层上设置了多个非导体形成区域，在电介质层的另一方主面上配设第2导体层，在第2导体层上设置了多个非导体形成区域，在电介质层的厚度方向上形成由非导体形成区域与上述第2导体层隔开、而且连接在上述第1导体层上的多个第1贯通导体，由非导体形成区域与上述第1导体层隔开、而且连接在上述第2导体层上的多个第2贯通导体，上述第1贯通导体及第2贯通导体交互格子状配置，而且汇集配置在电介质层的一个区域上。

根据本发明的电容器，由于第1贯通导体与第2贯通导体交互格子状地汇集形成贯通导体群，仅仅在贯通导体群内流过的电流流过的距离短，因电流感应产生的磁通引起的自感成分降低。因此，能够降低电容器整体的等效串联电感(ESL)。由于即使不增加第1及第2贯通导体的数目也能够降低ESL，能够实现电容器的高容量化。

另外，在第1贯通导体及第2贯通导体都是柱状，而且非导体形成区域在上述第1贯通导体及上述第2贯通导体的周围都形成同心圆状的情况下，设相互邻近的上述第1贯通导体与上述第2贯通导体的中心间的间隔为P，存在于上述第1导体层中的非导体形成区域的半径为m2，存在于上述第2导体层中的非导体形成区域的半径为m1时，最好存在P≤m1+m2的关系。

如果采用这样的关系，从电介质层的叠层方向看时，形成在第1及第2导体层内的非导体形成区域的一部分相互重合。即俯视为在连结第1贯通导体与上述第2贯通导体的直线上，第1导体层的非导体形成区域和第2导体层的非导体形成区域重叠。因此，即使在第1贯通导体与第2贯通导体之间流过电流，从高电位(例如第1贯通导体)流向低电位(例如第2贯通导体)的电流，不流过该直线部分，电流迂回非导体形成区域，流过静电电容区。当将流过该静电电容区的迂回电流分解成连结上述第1贯通导体与上述第2贯通导体的直线方向和与之成直角方向的矢量时，迂回电流中上述直角方向的电流成分，在连结上述第1贯通导体和上述第2贯通导体的直线的两侧成为相反方向。由于该逆向流过的电流成分，引起一部分磁场抵消，起因于电流感应的磁通的自感成分变得极低。因此，能够进一步降低电容器整体的ESL。

另外，由于在邻近的贯通导体间非导体形成区域重叠，第1导体层与第2非导体形成区域，或者第2导体层与第1非导体形成区域重叠部分的整体面积减少，从电容器整体看时，相对的静电电容区增加，能够实现电容器的更高高容量化。

另外，当将本发明的电容器连接到印刷电路布线基板上时，使用焊锡连接在贯通导体的露出部分(输入输出端子)上，该焊接时的热作为热冲击施加在贯通导体上。但是，在本发明中，在邻近的贯通导体间上，仅只非导体形成区域相互重叠，当在叠层体的剖面方向观察时，没有形成连接两贯通导体之间的导体膜。因此，不存在施加在各贯通导体上的热冲击集中的地方，当将本发明的电容器连接到印刷电路布线基板上时，施加在电容器上的热应力被缓和。因此，能够提高使用本发明的电容器构成的布线基板、去耦电路、高频电路等产品的成品率。

进而，在汇集配置的第1贯通导体及第2贯通导体的周围，存在宽度d以上的上述第1导体层及第2导体层，宽度d和上述间隔P最好满足d≥P的关系。如果这样做，在静电电容区的第1导体层及第2导体层上能够流过更多的电流，由这件事情也能够更有效地降低电容器整体的ESL。另外，由于静电电容产生在贯通导体群的周围，能够增大施加在电容器上的电场，由这件事情也能够实现电容器的高容量化。

另外，本发明的电容器，在上述第1贯通导体及上述第2贯通导体由相互近接的第1贯通导体及上述第2贯通导体成为贯通导体群的同时，这些贯通导体群也可以分散地配置在电介质层中。

根据该结构，由于仅仅在贯通导体群内流过的电流流过的距离短，由电流感应产生的磁通引起的自感成分降低。因此，能够降低电容器整体的等效串联电感(ESL)。另外，由于即使不增加第1及第2贯通导体的数目也能够降低ESL，能够实现电容器的高容量化。进而，由于在贯通导体群之间上存在没有贯通导体的区域，能够防止像横跨多个贯通导体群上那样产生应力，能够抑制电容器产生裂纹。

另外，在第1贯通导体及第2贯通导体都是柱状，而且非导体形成区域都同心圆状地形成在上述第1贯通导体及上述第2贯通导体的周围的情况下，当设近接的上述第1贯通导体的中心与上述第2贯通导体的中心的间隔为P，非导体形成区域的半径为m1、m2时，最好满足P≤m1+m2的关系。

这样做时，形成在第1及第2导体层内的非导体形成区域的一部分，从电介质层的叠层方向看时相互重叠，如上所述，由于连结第1贯通导体和上述第2贯通导体的电流的逆向成分，引起一部分的磁场抵消，因电流感应产生的磁通引起的自感成分成为极低。因此，能够进一步降低电容器整体的ESL。

另外，由于第1导体层与第2非导体形成区域、或者第2导体层与第1非导体形成区域重叠部分的整体面积减少，能够实现电容器的更高容量化。

在上述贯通导体群的周围，存在宽度d以上的上述第1导体层及第2导体层，宽度d和上述间隔P最好满足d≥P的关系。据此，由于在第1导体层及第2导体层的周缘部与贯通导体群之间上，形成没有第1贯通导体、第2贯通导体及非导体形成区域的静电电容区，流过静电电容区的第1导体层及第2导体层的电流的量增大，由这件事请也能够进一步有效地降低电容器整体的ESL。另外，由于静电电容产生在贯通导体群的周围，能够增大施加的电场，由此也能够实现电容器的高容量化。

另外，上述贯通导体群最好进一步配置地使得因流过上述第1贯通导体、上述第1导体层、第2导体层及第2贯通导体的电流感应产生的磁场相互抵消。由此，能够进一步有效地降低电容器整体的ESL。

进而，最好将上述贯通导体群配置地，使之具有一样的距离相互邻近。由此，在贯通导体群间，不会部分地增高ESL，能够进一步有效地降低电容器整体的ESL。

在上述贯通导体群内，最好使上述第1及第2贯通导体实质性地具有位于正方形的各顶点的分布状态，相互邻近地配置。如果这样做，在贯通导体群内不会部分地增高ESL，能够更有效地降低电容器整体的ESL。

附图说明

图1示出本发明的第1实施方式的叠层电容器，(a)是示出沿第1、第2导体层重叠状态的(b)的Y-Y线的剖视图，(b)是沿(a)的X-X线的剖视图。

图2是示出本发明的叠层电容器的其他实施方式的平面剖视图。

图3是示出本发明的叠层电容器的另外的其他实施方式的平面剖视图。

图4是示出本发明的叠层电容器的另外的其他实施方式的平面剖视图。

图5是示出当将本发明的叠层电容器作为去耦电容器使用情况下的MPU的结构例的剖视图。

图6是示出本发明的第2实施方式的电容器，(a)是示出沿第1、第2导体层重叠状态的(b)的Y-Y线剖视图，(b)是(a)的X-X线剖视图。

图7是示出本发明的电容器的其他实施方式的平面剖视图。

图8是示出本发明的电容器的另外的其他实施方式的剖视图。

图9是示出本发明的电容器的另外的其他实施方式的剖视图。

图10是示出本发明的电容器的另外的其他实施方式的剖视图。

图11是示出以往的电容器的图，(a)是示出沿第1、第2导体层重叠状态的(b)的Y-Y线剖视图，(b)是(a)的X-X线剖视图。

具体实施方式

以下，根据附图详细说明本发明的电容器、布线基板、去耦电路及高频电路。

(实施方式1)

图1示出本发明的电容器的一个例子-叠层电容器的图，图1(a)是示出第1导体层及第2导体层重叠状态的图1(b)的Y-Y线剖视图，图1(b)是图1(a)的X-X线剖视图。

在图1中，10表示叠层电容器整体。2是电介质层，3、4是第1及第2导体层(内部电极层)，5、6是第1及第2贯通导体(通路孔导体)，7、8是第1及第2连接端子。

如图1所示，叠层电容器10在电介质层2的一方的主面上形成第1导体层3，在另一方的主面上形成第2导体层4，这些电介质层2被多数叠层。

另外，在这些电介质层2的厚度方向上形成分别连接第1及第2导体层3、4彼此之间的多个第1及第2贯通导体5、6，由此构成叠层体1。

而且，这里，多个第1及第2贯通导体5、6露出在叠层体1的一方的最表面上，在露出的状态下分别与第1及第2连接端子7、8连接，构成叠层电容器10。此外，为了稳定地安装叠层电容器10，也可以在叠层体1的一方主面没有形成连接端子7、8的区域上，形成虚设端子。

进而，在第1导体层3的面内，形成多个与多个第2贯通导体6不连接的圆状的第1非导体形成区域13。在第2导体层4的面内，也形成多个圆状的与多个第1贯通导体5不连接的第2非导体形成区域14。

而且，多个的第1及第2贯通导体5、6交互格子状地汇集配置在第1及第2导体层3、4的略中央区域上。

电介质层2由以钛酸钡为主成分的非还原性电介质材料及包含玻璃成分的电介质材料构成，该电介质层2在图上的上方向上叠层，构成叠层体1。此外，根据电容值能够任意变更电介质层2的形状、厚度、叠层数。

形成在电介质层2的层间上的第1及第2导体层3、4由Ni、Cu或者以这些的合金为主成分的材料构成，它的厚度为1～2μm。

第1及第2连接端子7、8使用焊锡片、焊锡球等。

如上所述，本发明的特征之处在于，第1贯通导体5与第2贯通导体6交互格子状地汇集形成，形成贯通导体群G(参照图1(a))。

具体地说，如图1(a)所示，当设邻近的第1贯通导体5的中心与第2贯通导体6的中心的间隔(节距)为P，第1及第2非导体形成区域13、14的各自的半径为m1、m2(一般m1＝m2)时，满足P≤m1+m2的关系。这里，为了防止等效串联电阻(ESR；Equivalent Series Resistance)增大，将第1及第2贯通导体5、6的半径分别设为r1、r2时，希望满足r1+r2≤P的关系。

此外，第1及第2贯通导体的半径r1、r2，第1及第2非导体形成区域的半径m1、m2也可以分别相等，也可以不相等。

进而，在第1导体层3及第2导体层4内的贯通导体群G的周围，以大于或等于间隔P的宽度d，形成没有第1贯通导体5、第2贯通导体6及非导体形成区域13、14的静电电容区A(参照图1(b))。

其次，说明本发明的叠层电容器10的制造方法，此外，在各附图中，各个符号没有区别烘烤前与烘烤后。

首先，在成为电介质层的陶瓷印刷电路基板2上，由导电膏的印刷、干燥形成导电膜3、4，该导电膜3、4成为第1及第2导体层。这时，同时形成第1及第2非导体形成区域13、14。此外，电介质层2也可以使用具有其他的钙钛矿结构的陶瓷材料和有机铁电体材料。

其次，将形成了导体膜3、4的印刷电路基板2按照需要的枚数交互地叠层，形成叠层体1被选出的大型叠层体。

还有，用激光照射法、使用微型钻孔器或者穿孔器的穿孔法等方法，在大型叠层体的主面上形成贯通导体膜3、4、陶瓷印刷电路基板2的贯通孔。

还有，用与在导体层3、4上使用的导电膏同样的导电膏填充到该贯通孔内，据此，形成导体部5、6，该导体部5、6成为第1及第2贯通导体。

此外，使用微型钻孔器或者穿孔器的穿孔法，预先在成为电介质层的陶瓷印刷电路基板2上开通贯通孔，用网印法在陶瓷印刷电路基板2上印刷导体膜，该导体膜成为导体层3、4，与此同时，也可以将导电膏填充在贯通孔内形成导体部5、6。然后，将陶瓷印刷电路基板2叠层，使之成为将各导体部5、6相互连接的状态。

还有，用切割的刀加工或者划片方式等方法，将大型叠层体切断，得到未烘烤状态的叠层体1。

还有，对该未烘烤状态的叠层体1进行脱粘合剂处理后，烘烤。据此，在内部形成第1及第2导体层3、4，第1及第2贯通导体5、6，同时得到第1及第2贯通导体5、6露出在一方主面上的叠层体1。

这时，由于露出在叠层体1的一方主面上的第1及第2贯通导体5、6表面被氧化，用表面研磨法除去氧化膜。

其次，在第1及第2贯通导体5、6的露出部上形成Ni电镀、Sn电镀。而且，用网印焊锡膏的方法和涂敷焊剂后搭载焊锡球的方法，安装焊锡，这些焊锡将成为第1及第2连接端子7、8，实施回流处理形成第1及第2连接端子7、8。

这样就得到图1所示的叠层电容器10。

图2是示出本发明的叠层电容器10的其他实施方式的概略图。根据该图2，根据要求的封装时的第1及第2连接端子7、8的配置，在电介质层2的周围部上设置贯通导体群G。这时，希望静电电容区A的最短的d，和第1贯通导体5的中心与第2贯通导体6的中心间距P的关系是d≥P的关系。

图3是示出本发明的叠层电容器10的另外的其他实施方式的剖视图。如图所示，第1及第2贯通导体5、6也可以露出在叠层体1的两主面上。在第1及第2贯通导体5、6的两露出部上，大量浸渍焊锡，这些焊锡将成为第1及第2连接端子7、8。根据该结构，能够将本叠层电容器封装在介于IC封装与IC元件之间和IC封装内部。

图4是示出本发明的叠层电容器10的另外的其他实施方式的剖视图。如图4所示，在绝缘基板11的表面上顺序被覆形成第1导体层3、电介质层2、第2导体层4、保护层12。

在电介质层2的厚度方向上，设置由非导体形成区域14与第2导体层4隔开的第1贯通导体5，第1贯通导体5连接在第1导体层3上。另外，还设置由非导体形成区域13与第1导体层3隔开的第2贯通导体6，第2贯通导体6连接在第2导体层4上。第1贯通导体5及第2贯通导体6露出在电介质层2的最表面上。

这样，能够形成薄膜电容器。

将本发明的叠层电容器应用于薄膜电容器上，由于能够进行微细加工，能够实现进一步的低ESL化。

图5是示出将本发明的叠层电容器10作为去耦电容器使用的MPU20的结构例的剖视图。

如图5所示，MPU20具备在下面侧上设置了空腔22的多层结构的布线基板21，布线基板21表面安装在母板31上。

在布线基板21的上面上表面安装MPU芯片40。另外，在布线基板21的空腔22内，收纳作为去耦电容器功能使用的本发明的叠层电容器10。

在布线基板21的内部，形成电源侧导体层23及接地侧导体层24。电源侧导体层23通过电源侧贯通导体25电气连接在叠层电容器10的第1连接端子7上的同时，电气连接在MPU芯片40的特定的端子47上，进而电气的连接在母板31的电源侧导体接合面37上。

接地侧导体层24通过接地侧贯通导体26电气连接在叠层电容器10的第2连接端子8上的同时，电气连接在MPU芯片40的特定端子48上，进而电气连接在母板31的接地侧导体接合面38上。

这样，由于本发明的叠层电容器10的ESL低，即使用在MPU20中的去耦电容器的情况下，也能够充分应对高速工作。进而，也能够应用于具备叠层电容器10的布线基板。

另外，由于本发明的叠层电容器10能够低ESL化，谐振频率(f₀)增高，能够在更高频率下使用。据此，能够充分应对电子电路的高频化，例如，能够顺利地用作高频电路中的旁路电容器和去耦电容器。

(实施例1)

本发明人，制作了图1所示的本发明的叠层电容器10和图11所示的以往的叠层电容器50，测量了它们的静电电容C及等效串联电感L。

这里，叠层电容器10、50两者的尺寸都是3.2mm×3.2mm×0.85mm，叠层数是120层，第1及第2贯通导体5、6的数目两方合计36个，第1及第2贯通导体5、6的半径r1＝r2＝0.07mm，第1及第2非导体形成区域13、14的半径m1＝m2＝0.17mm。另外，近接的第1及第2贯通导体5、6的中心间的距离P，叠层电容器10中是0.25mm，叠层电容器50中是0.40mm。

测量结果，图11所示的以往的叠层电容器50的C＝7.8μF，L＝20pH，而图1所示的本发明的叠层电容器10的C＝10μF，L＝7pH。

另外，在图1的叠层电容器10中，当贯通导体群G与第1及第2导体层3、4的外周的最短距离d为0时，与d≥P的情况相比ESL约增大15％。

从这些结果可知，本发明的叠层电容器10，第1及第2贯通导体5、6交互格子状地汇集配置、形成贯通导体群G的同时，由于存在P≤m1+m2，而且处在d≥P的范围内，能够实现低ESL和高电容。

(实施方式2)

图6是示出本发明的电容器的一个例子-叠层电容器的图。图6(a)是示出第1导体层及第2导体层的重叠状态的图6(b)的Y-Y线剖视图，图6(b)是图6(a)的X-X线剖视图。

在图6中10表示叠层电容器的整体，2是电介质层，3、4是第1及第2导体层(内部电极层)，5、6是第1及第2贯通导体(通路孔导体)，7、8是第1及第2连接端子。

如图6所示，叠层电容器10在电介质层2的一方主面上形成第1导体层3，在另一方主面上形成第2导体层4，将这些电介质层2多个叠层。

另外，在这些电介质层2的厚度方向上，形成分别连接第1及第2导体层3、4彼此之间的多个第1及第2贯通导体5、6，由此，构成叠层体1。

而且，这里，多个第1及第2贯通导体5、6露出在叠层体1的一方的最表面上，以露出的状态分别与第1及第2连接端子7、8连接，构成叠层电容器10。此外，为了稳定地安装叠层电容器10，也可以在叠层体1的一方主面的没有形成连接端子7、8的区域上形成虚设端子。

进而，在第1导体层3的面内，形成与多个的第2贯通导体6不连接的第1非导体形成区域13。在第2导体层4的面内，也形成不与多个的第1贯通导体5连接的多个第2非导体形成区域14。

而且，第1及第2贯通导体5、6，例如2个第1贯通导体5与2个第2贯通导体6共计4个相互成为格子状，构成一个贯通导体群G，该贯通导体群G分散配置在叠层体1上。例如，在图6中，用4个贯通导体群G构成。俯视为各个的贯通导体群G配置在矩形状的叠层体1的四角上。

由于电介质层2、第1导体层3及第2导体层4的材质、厚度等与在第1实施方式中说明过的相同，不再重复。

第1及第2连接端子7、8使用焊锡片、焊锡球等。

本发明的特征是，至少由一对的第1贯通导体5及第2贯通导体6(在图6中是两对)近接而成的贯通导体群G被配置地相互具有规定的距离。

进而，贯通导体群G具有一样的距离相互邻近地被配置。

而且，在贯通导体群G内，具有第1贯通导体5实质上位置在正方形的对角点上，第2贯通导体6实质上位置在正方形的另外的对角点上的分布状态，所述第1贯通导体5和第2贯通导体6相互邻近地配置。

即，贯通导体群G被配置地，使得因流过贯通导体5、6及导体层3、4的电流感应产生的磁场相互抵消。

另外，当将近接而成的第1贯通导体5的中心与第2贯通导体6的中心的间隔设为P，非导体形成区域13、14的半径为m1、m2时，满足P≤m1+m2的关系。这里，为了防止增大等效串联电阻(ESR)，希望当第1及第2贯通导体5、6的半径分别为r1、r2时，满足r1+r2≤P的关系。同样，为了实现高容量，也希望是P＞1.4×m1、P＞1.4×m2的关系。

此外，第1及第2贯通导体的半径r1、r2可以分别相等，也可以不同。第1及第2非导体形成区域的半径m1、m2可以相等，也可以不同。

进而，在第1导体层3及第2导体层4的周围部与贯通导体群G之间上，以间隔P以上的宽度d，形成没有第1贯通导体5、第2贯通导体6及非导体形成区域13、14的静电电容区A。

本发明的叠层电容器10的制造方法，与第1实施方式相比，第1贯通导体5、第2贯通导体6的位置，在第1实施方式中是集中在中央部等的一个地方，而在第2实施方式中是分散的，在这一点上二者是不同的，伴随这点，仅非导体形成区域13、14的位置不同，其他方面与第1实施方式相同，不再重新说明。

在本发明的实施方式中，特别是由于第1贯通导体5及第2贯通导体6是分散配置，而不是集中在一个地方，维持并提高电介质的强度，在烘烤时，能够预先防止在第1贯通导体5、第2贯通导体6产生裂纹。

图7示出本发明的叠层电容器10的其他的实施方式的概略图。在图7中，贯通导体群G是2个，分别由一对的第1及第2贯通导体5、6近接并列构成。而且，构成贯通导体群G的第1及第2贯通导体5、6的排列方向，每个贯通导体群G不同。因此，很少产生跨越多个贯通导体群那样的应力。据此，能够更有效地抑制电容器整体的裂纹。

图8是示出本发明的叠层电容器10的另外的其他实施方式的剖视图。在图8中，第1及第2贯通导体5、6露出在叠层体1的两主面上。由此，能够将本叠层电容器安装在介于IC封装与IC元件之间和IC封装内部。

图9是示出本发明的叠层电容器10的另外的其他的实施方式的剖视图。如图9所示，在绝缘基板11的表面，顺序被覆形成第1导体层3、电介质层2、第2导体层4、保护层12。形成用非导体形成区域14与第2导体层4隔开的第1贯通导体5，第1贯通导体5连接在第1导体层3上。形成用非导体形成区域13与第1导体层3隔开的第2贯通导体6，第2贯通导体6连接在第2导体层4上。第1贯通导体5及第2贯通导体6露出在电介质层2的最表面上。这样，将本发明的的叠层电容器应用于薄膜电容器上，由于能够微细加工，能够实现更进一步的低ESL化。

进而，由于本发明的叠层电容器10的ESL低，如图5所示，即使使用于MPU20中的去耦电容器的情况下，也能够充分对应高速工作。

另外，由于本发明的叠层电容器10能够低ESL化，谐振频率(f0)增高，能够在更高频率下使用。据此，能够充分对应电子电路的高频化，例如，能够顺利地作为高频电路中的旁路电容器和去耦电容器使用。

(实施例2)

本发明人，制作了图6所示的本发明的叠层电容器10和图11所示的以往的叠层电容器50，测量了它们的静电电容C及等效串联电感L。这里，叠层电容  10、50两者的尺寸都是3.2mm×3.2mm×0.85mm，叠层数1 20层，第1及第2贯通导体5、6的数目两方合计36个，第1及第2贯通导体5、6的半径r1＝r2＝0.07mm，第1及第2非导体形成区域13、14的半径m1＝m2＝0.17mm。另外，近接的第1及第2贯通导体5、6的中心间的距离P，叠层电容器10中是0.25mm，叠层电容器50中是0.40mm。测量结果，图11所示的以往的叠层电容器50的C＝7.8μF，L＝20pH，而图6所示的本发明的叠层电容器10的C＝10μF，L＝7pH。

另外，在本发明的图6的叠层电容器10中，当贯通导体群G与第1及第2导体层3、4的外周的最短距离d为0时，与d≥P的情况相比ESL约增大15％。

进而，在图6的叠层电容器10中，未烘烤状态的叠层体1的处理、烘烤时、向IC封装安装时的任何一种情况下，都没有发生裂纹。

从这些结果可知，本发明的叠层电容器10，至少一对的第1及第2贯通导体5、6近接而成的贯通导体群G具有一样的距离配置的同时，由于存在P≤m1+m2的关系，而且在d≥P的范围内，能够实现低ESL和高电容，而且能够抑制裂纹的产生。

图10是示出本发明的电容器的另外的其他实施方式的剖视图。图6中第1及第2贯通导体通过与第1及第2贯通导体相互邻近的贯通导体群散在地分散在电介质层上。与此相对应，图10中，该贯通导体群G1配置为直线状，各贯通导体群G1相互平行分散配置在电介质层2上。

此外，本发明不是仅限于以上实施方式，在不脱离本发明的宗旨的范围内，也可以施加各种变更、改良。例如，在第1、第2的实施方式中，非导体形成区域13、14的形状不是仅限于圆，任何形状都可以。例如，也可以是椭圆，是三角形、四角形等多角形。

Claims (13)

1、一种电容器，其特征在于：

在电介质层的一方主面上配设设置了多个非导体形成区域的第1导体层，在电介质层另一方主面上，配设设置了多个非导体形成区域的第2导体层；

在电介质层的厚度方向上，形成多个第1贯通导体和多个第2贯通导体，所述第1贯通导体用非导体形成区域与上述第2导体层隔开、而且连接在上述第1导体层上，所述第2贯通导体用非导体形成区域与上述第1导体层隔开、而且连接在上述第2导体层上；

上述第1贯通导体及第2贯通导体交互格子状地配置，而且汇集配置在电介质层的一个区域上。

2、根据权利要求1所述的电容器，其特征在于：

当设相互邻近的上述第1贯通导体与上述第2贯通导体的中心间的间隔为P，存在于上述第1导体层中的非导体形成区域的半径为m2，存在于上述第2导体层中的非导体形成区域的半径为m1时，满足P≤m1+m2的关系。

3、根据权利要求1所述的电容器，其特征在于：

在汇集配置的第1贯通导体及第2贯通导体的周围上，存在宽度为d的所述第1导体层及第2导体层，宽度d与相互邻近的所述第一贯通导体和所述第二贯通导体的中心间的间隔P满足d≥P的关系。

4、一种电容器，其特征在于：

在电介质层的一方主面上配设设置了多个非导体形成区域的第1导体层，在电介质层另一方主面上，配设设置了多个非导体形成区域的第2导体层；

在电介质层的厚度方向上，形成多个第1贯通导体和多个第2贯通导体，所述第1贯通导体用非导体形成区域与上述第2导体层隔开、而且连接在上述第1导体层上，所述第2贯通导体用非导体形成区域与上述第1导体层隔开、而且连接在上述第2导体层上；

上述第1贯通导体及第2贯通导体，由相互邻近并相互以格子状配置的第1贯通导体及上述第2贯通导体构成贯通导体群，并且该贯通导体群存在多个，该贯通导体群分散配置在电介质层上。

5、根据权利要求4所述的电容器，其特征在于：

当设构成上述贯通导体群而且邻近的上述第1贯通导体与上述第2贯通导体的中心间的间隔为P，存在于上述第1导体层中的非导体形成区域的半径为m2，存在于上述第2导体层中的非导体形成区域的半径为m1时，满足P≤m1+m2的关系。

6、根据权利要求4所述的电容器，其特征在于：

在上述贯通导体群的周围上，存在宽度为d的上述第1导体层及第2导体层，宽度d与邻近的上述第一贯通导体和上述第二贯通导体的中心间的间隔P满足d≥P的关系。

7、根据权利要求4～权利要求6中任一权利要求所述的电容器，其特征在于：

上述贯通导体群被配置成，使得因流过上述第1贯通导体及第2贯通导体以及上述第1导体层及第2导体层的电流感应产生的磁场相互抵消。

8、根据权利要求4～权利要求6中任一权利要求所述的电容器，其特征在于：

上述贯通导体群以具有一样的距离并相互邻近的方式配置。

9、根据权利要求4～权利要求6中任一权利要求所述的电容器，其特征在于：

在上述贯通导体群内中，上述第1及第2贯通导体具有位于正方形的各顶点上的分布状态、相互邻近地配置。

10、根据权利要求1～6中任一项所述的电容器，其特征在于，

上述电介质层由多层层叠而成。

11、一种印刷电路板，其特征在于：

具备权利要求1～权利要求6的任何一项所述的电容器。

12、一种去耦电路，其特征在于：

具备权利要求1～权利要求6的任何一项所述的电容器。

13、一种高频电路，其特征在于：

具备权利要求1～权利要求6的任何一项所述的电容器。

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