JP2002359450A

JP2002359450A - デカップリング・コンデンサの配置方法

Info

Publication number: JP2002359450A
Application number: JP2002046235A
Authority: JP
Inventors: Robert J Blakely; ロバート・ジェイ・バークリ; John S Atkinson; ジョン・エス・アトキンソン
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 2001-03-06
Filing date: 2002-02-22
Publication date: 2002-12-13
Anticipated expiration: 2022-02-22
Also published as: US20020172023A1; US6618266B2; JP3836384B2; DE10207957A1

Abstract

(57)【要約】（修正有）【課題】デカップリング・コンデンサが、有害な誘導
特性を増すことなく、バイアを共用できるようにしたプ
リント回路基板を提供する。【解決手段】奇数番のデカップリング・コンデンサ１
０４ａ、１０４ｂが上面の第１の金属層１０２ａに取り
付けられ、偶数番のデカップリング・コンデンサ１０４
ｃ、１０４ｄが底面の第２の金属層１０２ｂに取り付け
られる複数のデカップリング・コンデンサを備える。さ
らに、第１の金属層１０２ａ及び第２の金属層１０２ｂ
を金属電力層１０２ｃに電気的に接続する複数の正バイ
ア１１０ｄ、１１０ｅ、１１０ｈと、金属接地層１０２
ｄに電気的に接続する複数の負バイア１１０ｃ、１１０
ｆ、１１０ｇを備え、プリント回路基板の両側に実装さ
れたコンデンサ間でバイアを共用できるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、電子回路
におけるコンデンサの配置に関するものであり、とりわ
け、コンデンサ密度を高め、プリント回路基板上におけ
るコンデンサの配置に必要なバイア数を減少させるバイ
ア共用技法に関するものである。

【０００２】デジタル回路は、スイッチング中に、多量
の瞬時電流を消費する。これらの電流は、大量である
が、持続時間が極めて短く、一般に、スイッチング事象
のほんのわずかな部分しか持続しない。スイッチング中
に、電流を極めて速い速度で小から大及び／または大か
ら小にするという要求は、多くのデジタル回路設計にと
って問題となる可能性がある。

【０００３】デジタル装置によって消費される全ての電
流が、回路電源によって供給される。しかし、インダク
タンス及びタイム・トランスファの物理的特性のため、
スイッチング中にデジタル装置によって必要とされる瞬
時大電流は、電源から直接得ることができない。代わり
に、従来の解決法では、デジタル装置の近くにコンデン
サを配置する。これらのコンデンサは、それを必要とす
る要求があると、電流の形ですぐに解放することが可能
な、電荷の局部貯蔵器の働きをする。このように用いら
れるコンデンサに共通の名称が、「デカップリング・コ
ンデンサ」である。

【０００４】しかし、これらのコンデンサは、欠点とし
て誘導特性も有している。そのインダクタンスは、電源
のインダクタンスよりも大幅に小さいが、超高速スイッ
チング・デジタル回路の場合には、このインダクタンス
も問題になる。通常の解決法は、デジタル装置の電力及
び接地接続を横切る並列グリッド構造をなすように、こ
れらのコンデンサの多くを配置することである。並列に
組み合わせられたコンデンサの総合誘導特性は、弱まる
傾向にあるが、キャパシタンス自体は増大する。

【０００５】最新の高速デジタル・システムには、プリ
ント回路基板（ＰＣＢ）と呼ばれるファイバグラス基板
上に実装された１つ以上の集積回路（ＩＣ）パッケージ
が含まれている。ＰＣＢは、ファイバグラスと銅のよう
な金属の交互積層から形成されている。一般に、各層
は、電力面、接地面、または、回路内のノード間に経路
指定された金属ラインを設ける相互接続層の働きをす
る。

【０００６】先行技術による技法では、外側ＰＣＢ層の
一方（すなわち、上部層または底部層）にデカップリン
グ・コンデンサを取り付け、ＰＣ基板内のそれぞれの電
力面と接地面にコンデンサの正端子と負端子を接続する
要求している。接続は、バイアを介して実施される。当
該技術において既知のように、バイアは、ＰＣにドリル
加工で穴をあけ、銅のような導電体で穴の壁面に電気メ
ッキを施すことによって形成される。ＰＣＢのある特定
の層の金属が、バイアの導電性壁面に導電接続すると、
その特定の層は、バイアに接続したことになる。従っ
て、バイアへの接続を望まない場合には、バイアが形成
されることになる位置のまわりにおいて、金属層にエッ
チングを施して、金属層が確実にバイアに導電接続しな
いようにする。例えば、接地面に接続する全ての負バイ
ア位置のまわりにおいて、金属電力層にエッチングが施
されるが、電力面に接続する正のバイア位置にはエッチ
ングが施されない。

【０００７】デカップリング・コンデンサの数が多いの
は、問題を生じる可能性がある。単位当たりのコストが
累積されて、大きな額になり、市場において製品のコス
ト競争力が低下する可能性がある。ＰＣＢアセンブリに
おけるコンデンサ・グリッドに必要な物理的スペースに
よって、製品が大型化したり、あるいは、そうしなけれ
ば製品の機能を高めることが可能なＩＣを移動させるこ
とになる可能性がある。さらに、デジタルＩＣのデカッ
プリングに必要なコンデンサが増すにつれて、コンデン
サは、デカップリングしようとするＩＣからますます遠
くに配置しなければならなくなる。デカップリング・コ
ンデンサとＩＣの距離が遠くなるほど、その効果は低下
し、利益を減少させることになる。

【０００８】製品の信頼性は、デカップリング・コンデ
ンサの数が増すにつれて低下する。直観的には、これ
は、回路内のデバイスが増えるにつれて、デバイスが故
障する機会及び確率が増すためである。従って、デカッ
プリング・コンデンサの有効度を高めると、その数を減
少させ、製品の信頼性を高めることが可能になる。

【０００９】デカップリング・コンデンサの各例には、
プリント回路基板内に埋め込まれた電力面及び接地面に
それを接続する、少なくとも１対のバイアが含まれてい
る。前述のように、バイアは、基板上及び基板内の導電
層に選択的に接触する金属を内張りされた穴である。バ
イア自体がＰＣＢの占有スペースを増すことになる。デ
カップリング・コンデンサ毎に複数バイア対を設ける
と、スペースがさらに増すという犠牲を払って、実装イ
ンダクタンスを低下させることになる。

【００１０】

【発明が解決しようとする課題】従って、本発明の目的
は、従来のバイア共用に関連した誘導問題を生じること
なく、コンデンサの配置密度を高める方法を提供するこ
とにある。

【００１１】

【課題を解決するための手段】本発明によれば、デカッ
プリング・コンデンサが、有害な誘導特性を増すことな
く、バイアを共用できるようにする技法が得られる。こ
の新規の共用バイア相互接続技法によって、コンデンサ
及びバイアの実装パターン密度を増すことが可能にな
る。

【００１２】本発明によれば、バイアは、ＰＣＢの上部
に実装されたコンデンサと底部に実装されたコンデンサ
の間で共用される。この構成によれば、共用バイアがＰ
ＣＢボードの同じ側に取り付けられたコンデンサに接続
された場合の、先行技術によるバイア共用方法の電流倍
加問題が回避される。例示の実施態様の場合、各デカッ
プリング・コンデンサは、４つのバイアによってＰＣＢ
に接続されている。従って、本発明に従って接続される
多数のコンデンサに関して、コンデンサ当たりの総バイ
ア数は、約２つである。本発明は、ＰＣＢの両側に実装
されたコンデンサ間でバイアを共用することによって、
コンデンサ毎に４つのバイアが使えるようにし、同時
に、コンデンサ当たりほぼ２つのバイアしか実際には提
供されないようにする。

【００１３】デカップリング・コンデンサ毎に与えられ
るバイア数を増すと、実装インダクタンス及び抵抗を減
少させ、従って、デカップリング・コンデンサの有効度
を高めることが可能になる。概して言えば、各デカップ
リング・コンデンサは、先行技術によるデカップリング
・コンデンサより有効であるため、ある特定の用途に必
要とされるデカップリング・コンデンサ数は少なくな
る。

【００１４】本発明は、同様の参照符号が同様の要素を
示すために用いられている図と関連して以下の詳細な説
明によりさらに理解されるであろう。

【００１５】

【発明の実施の形態】本発明の理解は、従来の技術につ
いて簡単に検分してみることによってより明確になるで
あろう。図１は、プリント回路基板（ＰＣＢ）２の上
部層２ａに従来のやり方で実装されたコンデンサ４の側
面図である。例示のように、コンデンサ４は、誘電体材
料５によって第２の導体７から離隔された第１の導体６
を含む、２つのリードを持つデバイスである。各それぞ
れの導体６及び７は、ハンダによって、それぞれの銅パ
ッド（本明細書では「トレース」とも呼ばれる）８ａ及
び８ｂに電気的に接続されている。トレースは、一般
に、バイア１０ａ、１０ｂによって、１つ以上の追加Ｐ
ＣＢ層（例えば、ＰＣＢ層２ｂ）に接続されている。例
示の実施態様の場合、トレース８ａは、バイア１０ａに
電気的に接続され、トレース８ｂは、バイア１０ｂに電
気的に接続される。コンデンサ４は、第１のＰＣＢ層２
ａのトレース８ａ、８ｂを介して、さらに、バイア１０
ａ及び１０ｂを介して、ＰＣＢ２の内部層（例えば、第
２の層２ｂ）に電気的に接触する。

【００１６】デカップリング・コンデンサは、共に、高
速デジタル回路の高速スイッチング電流の要求を満たす
ように取り付けなければならない。コンデンサ間でバイ
アを共用することによってスペース及びコストを節減し
ようと試みると、通常、各コンデンサの有効性が低下す
る。例えば、図２には、それぞれ、バイア１０ｂを共用
するため、トレース８ｂに接続する正のリード７ａ、７
ｂを備える、プリント回路基板２に実装された２つのコ
ンデンサ４ａ及び４ｂが示されている。例示のように、
２つのコンデンサ４間の共用バイア１０ｂは、各コンデ
ンサ４ａ及び４ｂ毎に電流を通す。各コンデンサ４ａ及
び４ｂの電流は、バイア１０ｂを矢印１２で示す同じ方
向に流れる。これによって、バイア１０ｂを通る電流が
実質的に倍加し、誘導損失が２倍になり、従って、コン
デンサ４ａ及び４ｂの両方の有効性が低下する。

【００１７】本発明は、バイアの共用を可能にするが、
先行技術の誘導損失問題を被ることのないコンデンサ実
装パターンである。図３は、本発明に従ってコンデンサ
・デカップリング回路を実施するプリント回路基板１０
２の一部の側面図である。図３の例示の実施態様の場
合、４つのコンデンサ１０４ａ、１０４ｂ、１０４ｃ、
及び、１０４ｄが、ＰＣＢ１０２上に実装される、すな
わち、２つのコンデンサ１０４ａ、１０４ｂがＰＣＢ１
０２の上部層１０２ａに、２つのコンデンサ１０４ｃ、
１０４ｄが底部層１０２ｂに実装される。バイアは、Ｐ
ＣＢ１０２の上部と底部に実装されたコンデンサ間にお
いて共用される。この実装構成によって、後述するよう
に、共用バイアがＰＣＢボードの同じ側に取り付けられ
たコンデンサに接続された場合の、先行技術のバイア共
用方法の電流倍加問題が回避される。

【００１８】図４は、それぞれ、上部及び底部のＰＣＢ
ボード金属層１０２ａ及び１０２ｂだけを例示した、Ｐ
ＣＢボード１０２の一部の平面図である。この図では、
ＰＣＢ１０２の上部層１０２ａに実装された２つのコン
デンサ１０４ａ、１０４ｂだけしか見えない。コンデン
サ１０４ｃ及び１０４ｄは、図３に示すように、底部金
属層１０２ｂ上に、見えているコンデンサ１０４ａ及び
１０４ｂと正反対になるように実装されている。底部金
属層１０２ｂは、上部金属層１０２ａの下に隠れるよう
に示されている。バイア１１０ａ、１１０ｄ、１１０
ｅ、１１０ｈ、及び、１１０ｉは、それぞれ、ＰＣＢ１
０２の１つ以上の電力面（図６に示されている）に接続
している。バイア１１０ｂ、１１０ｃ、１１０ｆ、１１
０ｇ、及び、１１０ｊは、それぞれ、ＰＣＢ１０２の１
つ以上の接地面（やはり図６に示されている）に接続し
ている。例示のように、コンデンサ１０４ａは、その正
端子１０７ａがバイア１１０ａ及び１１０ｄに接続さ
れ、その負端子１０６ａがバイア１１０ｃ及び１１０ｆ
に接続されている。コンデンサ１０４ｂは、その正端子
１０７ｂがバイア１１０ｅ及び１１０ｈに接続され、そ
の負端子１０６ｂがバイア１１０ｇ及び１１０ｊに接続
されている。

【００１９】図５は、やはり、それぞれ、上部及び底部
のＰＣＢボード金属層１０２ａ及び１０２ｂだけを例示
した、図３及び４のプリント回路基板の同じ部分の底面
図である。例示された図は、図４のＰＣＢ図をページか
ら取り出して１８０゜回転させたものに相当する。底部
金属層１０２ｂは、上部金属層１０２ａの上に重なって
隠すように示されている。この図では、ＰＣＢ１０２の
底部層１０２ｂに実装された２つのコンデンサ１０４
ｃ、１０４ｄだけしか見えない。コンデンサ１０４ａ及
び１０４ｂは、図３に示すように、上部金属層１０２ａ
上に、見えているコンデンサ１０４ｃ及び１０４ｄと正
反対になるように実装されている。例示のように、コン
デンサ１０４ｃは、その負端子１０６ｃがバイア１１０
ｂ及び１１０ｃに接続され、その正端子１０７ｃがバイ
ア１１０ｄ及び１１０ｅに接続されている。コンデンサ
１０４ｄは、その負端子１０６ｄがバイア１１０ｆ及び
１１０ｇに接続され、その正端子１０７ｄがバイア１１
０ｈ及び１１０ｉに接続されている。

【００２０】図４及び５から明らかなように、正バイア
１１０ｄは、コンデンサ１０４ａ及び１０４ｃによって
共用され、負バイア１１０ｃは、コンデンサ１０４ａ及
び１０４ｃ、正バイア１１０ｅは、コンデンサ１０４ｂ
及び１０４ｃによって共用され、負バイア１１０ｆは、
コンデンサ１０４ａ及び１０４ｄによって共用され、負
バイア１１０ｇは、コンデンサ１０４ｂ及び１０４ｄに
よって共用され、正バイア１１０ｈは、コンデンサ１０
４ｂ及び１０４ｄによって共用される。

【００２１】図６は、単一電力面１０２ｃ及び単一接地
面１０２ｄも示されて、正の共用バイア１１０ｄ、１１
０ｅ、または、１１０ｈ、及び、負の共用バイア１１０
ｃ、１１０ｆ、または、１１０ｇの電流の流れが例示さ
れた、ＰＣＢ１０２の側面図である。正の共用バイア１
１０ｄ、１１０ｅ、１１０ｈは、ＰＣＢ１０２の正の内
部銅電力面１０２ｃに接続することになる。任意の特定
の時間において、デカップリング電流（矢印１１２ａ及
び１１２ｂで示された）が、バイア１１０ｄ、１１０ｅ
を通って、電力面１０２ｃに流入するかまたは電力面１
０２ｃから流出するが、流入と流出を同時に生じること
はない。従って、デカップリング電流が、バイアの上部
に流入して、底部から流出するか、あるいは、その逆に
なるのは不可能である。さらに、上部に実装されたコン
デンサ１０４ａ、１０４ｂからのバイアを通る電流は、
底部コンデンサ１０４ｃ、１０４ｄからの電流と同様、
電力面１０２ｃに直接流入する。バイア１１０ｄ、１１
０ｅ、１１０ｈのセクション(部分）は、電力面１０２
ｃの境界を除くと、コンデンサ１０４ａ及び１０４ｃま
たは１０４ｂ及び１０４ｄの両方から同時に電流が通る
ことはない。

【００２２】電力面１０２ｃの誘導損失は、バイア構造
と比較すればごくわずかである。電力面１０２ｃの境界
における誘導の影響は、取るに足らないものであり、有
効に無視することが可能である。バイア１１０ｄ、１１
０ｅの部分は、上部及び底部のデカップリング・コンデ
ンサ１０４ａ及び１０４ｃまたは１０４ｂ及び１０４ｄ
の両方から同時に電流が流れないので、誘導損失が、非
共用デカップリング・バイアの誘導損失を超えることは
ない。

【００２３】同じことが、負の共用バイア１１０ｃ、１
１０ｆ、及び、１１０ｇにも当てはまる。図示のよう
に、負の共用バイア１１０ｃ、１１０ｆ、１１０ｇは、
ＰＣＢ１０２の接地面１０２ｄに接続することになる。
任意の特定の時間において、デカップリング電流（矢印
１１２ｃ及び１１２ｄで示された）が、バイア１１０
ｃ、１１０ｆ、１１０ｇを通って、接地面１０２ｄに流
入するかまたは電力面１０２ｄから流出するが、流入と
流出を同時に生じることはない。従って、デカップリン
グ電流が、バイアの上部に流入して、底部から流出する
か、あるいは、その逆になるのは不可能である。さら
に、バイアを通って上部に実装されたコンデンサ１０４
ａ、１０４ｃに達する電流は、底部コンデンサ１０４
ｃ、１０４ｄに達する電流と同様、接地面１０２ｄから
直接流出する。バイア１１０ｃ、１１０ｆ、１１０ｇの
セクション(部分）は、接地面１０２ｄの境界を除く
と、コンデンサ１０４ａ及び１０４ｃまたは１０４ｂ及
び１０４ｄの両方から同時に電流が通ることはない。

【００２４】当該技術において既知のように、同等のイ
ンダクタを並列に組み合わせると、それぞれ、各インダ
クタの値の半分になる。各コンデンサ端子から、本発明
によって、ＰＣＢ電力面に対して２つの同じバイア構造
が形成されることが分かる。コンデンサ自体に関連した
インダクタンスは影響を受けないので、コンデンサ・デ
カップリング回路の全インダクタンスが完全に半分に減
少するというわけではないが、相互接続インダクタンス
が減少する。この結果、コンデンサ・デカップリング回
路の総合インダクタンスが減少することになる。

【００２５】本発明は、相互接続インダクタンスのさら
なる減少、従って、コンデンサの有効性のさらなる向上
を実現するため、コンデンサ端子毎に、電力面または接
地面に対して３つ、４つ、あるいは、それを超える接続
さえ含むように拡張することが可能であることは明らか
である。

【００２６】コンデンサ端子当たり２つ以上のバイアを
備えることに関するもう１つの利点は、コンデンサ・デ
カップリング回路の抵抗が小さくなることである。この
利点は、インダクタンスを減少させるのと同じやり方で
実現される。抵抗が小さくなると、デカップリングの有
効性が増す。

【００２７】図３〜５に例示の取り付けパターンを無限
に反復して、平均のバイア／コンデンサ比を低下させる
ことが可能である。図７は、本発明に従ってプリント回
路基板に実装されたデカップリング・コンデンサ・グリ
ッドの平面図である。

【００２８】以上から明らかなように、一つのコンデン
サに４つのバイアが接続する４バイア接続パターンの場
合、コンデンサ当たりの平均バイア数は、最大で３つで
あり、パターンを反復すると、すぐにほぼ２まで減少す
る。これが、表１に示されている。表１

【００２９】上記表から明らかなように、本発明に従っ
て設けられるバイア数は、数式２ｎ＋２で表現すること
が可能である。ここで、ｎは、プリント回路基板に実装
される背中合わせのコンデンサ数である。

【００３０】図７には、数を増したコンデンサの接続パ
ターンが示されており、一方の金属層に実装された５つ
の奇数番号のコンデンサＣ₁〜Ｃ₉が、２０のバイアＬ₁
〜Ｌ₂ ₀と共に表されている。図３、４、及び、５のパタ
ーンから分かるように、５つの偶数番号のコンデンサＣ
₂〜Ｃ₁₀が、プリント回路基板の反対側において、もう
一方の金属層に実装されている。

【００３１】図７から明らかなように、コンデンサＣ₁
の第１の端子は、バイアＬ₁及びＬ₄に電気的に接続さ
れ、コンデンサＣ₁の第２の端子は、バイアＬ₃及びＬ₆
に電気的に接続されている。プリント回路基板の反対側
において、コンデンサＣ₂の第１の端子は、バイアＬ₂及
びＬ₃に接続され、コンデンサＣ₂の第２の端子は、バイ
アＬ₄及びＬ₅に接続されている。

【００３２】このパターンを敷衍すると、バイアに対す
るコンデンサ端子の接続は、次のように概括することが
可能である。各奇数番ｉのコンデンサ（ここで、ｉは１
〜ｎ−１の番号）の第１の端子は、２ｉ−１及び２ｉ＋
２番のバイアに電気的に接続される。各奇数番ｉのコン
デンサの第２の端子は、２ｉ＋１及び２ｉ＋４番のバイ
アに接続される。同様に、各偶数番ｉのコンデンサ（こ
こで、ｉは２〜ｎの番号）の第１の端子は、２ｉ−２及
び２ｉ−１番のバイアに電気的に接続され、各偶数番ｉ
のコンデンサの第２の端子は、バイア２ｉ及び２ｉ＋１
に接続される。

【００３３】例示のように、コンデンサは、バイアとデ
カップリング・コンデンサの両方の実装密度を高めるパ
ターンに従ってＰＣＢに実装される。このパターンによ
って、有効バイア数が、コンデンサ当たり２から４に増
加するが、大きいパターンの場合、コンデンサ当たりの
バイア数は平均化されて２に近づく。ＰＣＢボードの両
側が利用されるので、デカップリング・コンデンサに必
要なスペースはさらに縮小される本発明の解説は、例示の実施態様に関して行われたが、
当事者には明らかなように、本発明の精神及び範囲を逸
脱することなく、例示の実施態様にさまざまな変更及び
修正を施すことが可能である。例えば、デカップリング
・コンデンサの極性を逆にすることもできるし、あるい
は、金属電力層の電圧を金属接地層に対して負にするこ
とも可能である。本発明の範囲は、決して、図示及び解
説の例証となる実施態様に制限されることを意図したも
のではなく、本発明を規定するのは付属の請求項だけで
ある。

【００３４】本発明は次の実施態様を含んでいる。

【００３５】１．プリント回路基板であって、第１の金
属層（１０２ａ）と、第２の金属層（１０２ｂ）と、金
属電力層（１０２ｃ）と、金属接地層（１０２ｄ）と、
ｉ番目（ここで、ｉ＝１、２、３、…、ｎ）のデカップ
リング・コンデンサが前記プリント回路基板に取り付け
られ、奇数番のデカップリング・コンデンサ（１０４
ａ、１０４ｂ、Ｃ１、Ｃ３、Ｃ５、Ｃ７、Ｃ９）が前記
第１の金属層（１０２ａ）に取り付けられ、偶数番のデ
カップリング・コンデンサ（１０４ｃ、１０４ｄ）が前
記第２の金属層（１０２ｂ）に取り付けられている、複
数ｎのデカップリング・コンデンサ（１０４ａ、１０４
ｂ、１０４ｃ、１０４ｄ、Ｃ１、Ｃ３、Ｃ５、Ｃ７、Ｃ
９）と、前記第１の金属層（１０２ａ）及び前記第２の
金属層（１０２ｂ）を前記金属電力層（１０２ｃ）に電
気的に接続する複数（２ｎ＋２）／２の正バイア（１１
０ｄ、１１０ｅ、１１０ｈ、Ｌ４、Ｌ５、Ｌ８、Ｌ９）
と、前記第１の金属層（１０２ａ）及び前記第２の金属
層（１０２ｂ）を前記金属接地層（１０２ｄ）に電気的
に接続する複数（２ｎ＋２）／２の負バイア（１１０
ｃ、１１０ｆ、１１０ｇ、Ｌ３、Ｌ６、Ｌ７、Ｌ１０）
と、その第１の端子（１０７ａ、１０７ｂ）が正バイア
２ｉ−１及び２ｉ＋２（Ｌ１及びＬ４；Ｌ５及びＬ８）
に電気的に接続され、第２の端子（１０６ａ、１０６
ｂ）が負バイア２ｉ＋１及び２ｉ＋４（Ｌ３及びＬ６；
Ｌ７及びＬ１０）に電気的に接続された奇数番のデカッ
プリング・コンデンサ（１０４ａ、１０４ｂ、Ｃ１、Ｃ
３、Ｃ５、Ｃ７、Ｃ９）と、その第１の端子（１０７
ａ、１０７ｂ）が正バイア２ｉ及び２ｉ＋１（Ｌ４及び
Ｌ５；Ｌ８及びＬ９）に電気的に接続され、第２の端子
（１０６ａ、１０６ｂ）が負バイア２ｉ−２及び２ｉ−
１（Ｌ２及びＬ３；Ｌ６及びＬ７）に電気的に接続され
た偶数番のデカップリング・コンデンサ（１０４ｃ、１
０４ｄ）が含まれている、プリント回路基板。

【００３６】２．第１の金属層（１０２ａ）、第２の金
属層（１０２ｂ）、金属電力層（１０２ｃ）、及び、金
属接地層（１０２ｄ）を含むプリント回路基板にデカッ
プリング・コンデンサを配置するための方法であって、
前記第１の金属層（１０２ａ）及び前記第２の金属層
（１０２ｂ）を前記金属電力層（１０２ｃ）に電気的に
接続するため、複数の正バイア（１１０ｄ、１１０ｅ、
１１０ｈ、Ｌ４、Ｌ５、Ｌ８、Ｌ９）を設けるステップ
と、前記第１の金属層（１０２ａ）及び前記第２の金属
層（１０２ｂ）を前記金属接地層（１０２ｄ）に電気的
に接続するため、複数の負バイア（１１０ｃ、１１０
ｆ、１１０ｇ、Ｌ３、Ｌ６、Ｌ７、Ｌ１０）を設けるス
テップと、前記プリント回路基板上にｎのコンデンサ
（１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、Ｃ１、Ｃ
３、Ｃ５、Ｃ７、Ｃ９）を配置して、少なくとも（２ｎ
−２）／２の正バイアと（２ｎ−２）／２の負バイア
が、前記ｎのコンデンサ間において共用されるようにす
るステップが含まれている、方法。

【００３７】３．前記ｎのコンデンサのそれぞれの第１
の端子（１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ）及
び第２の端子（１０７ａ、１０７ｂ、１０７ｃ、１０７
ｄ）を電気的に接続するのに、２ｎ＋２のバイアだけし
か必要としないことを特徴とする、上記２に記載の方
法。

【００３８】４．前記ｎのコンデンサ（１０４ａ、１０
４ｂ、１０４ｃ、１０４ｄ、Ｃ１、Ｃ３、Ｃ５、Ｃ７、
Ｃ９）のほぼ半分が、前記第１及び第２の金属層（１０
２ａ及び１０２ｂ）のそれぞれに配置されることを特徴
とする、上記２または３に記載の方法。

【００３９】５．第１のコンデンサ（１０４ａ、Ｃ１）
の第１の端子（１０７ａ）を第１の正バイア（１１０
ａ、Ｌ１）及び第２の正バイア（１１０ｄ、Ｌ４）に電
気的に接続し、前記第１のコンデンサ（１０４ａ）の第
２の端子（１０６ａ）を第１の負バイア（１１０ｃ、Ｌ
３）及び第２の負バイア（１１０ｆ、Ｌ６）に電気的に
接続するステップと、第２のコンデンサ（１０４ｂ）の
第１の端子（１０７ｂ）を第３の正バイア（１１０ｅ、
Ｌ５）及び前記第２の正バイア（１１０ｄ、Ｌ４）に電
気的に接続し、前記第２のコンデンサ（１０４ｂ）の第
２の端子（１０６ｂ）を前記第１の負バイア（１１０
ｃ、Ｌ３）及び第３の負バイア（１１０ｂ、Ｌ２）に電
気的に接続するステップと、第３のコンデンサ（１０４
ｃ、Ｃ３）の第１の端子（１０７ｃ）を前記第３の正バ
イア（１１０ｅ、Ｌ５）及び第４の正バイア（１１０
ｈ、Ｌ８）に電気的に接続し、前記第３のコンデンサ
（１０４ｃ）の第２の端子（１０６ｃ）を第４の負バイ
ア（１１０ｇ、Ｌ７）及び第５の負バイア（１１０ｊ、
Ｌ１０）に電気的に接続するステップと、第４のコンデ
ンサ（１０４ｄ）の第１の端子（１０７ｄ）を前記第４
の正バイア（１１０ｈ、Ｌ８）及び第５の正バイア（１
１０ｉ、Ｌ９）に電気的に接続し、前記第４のコンデン
サ（１０４ｄ）の第２の端子（１０６ｄ）を前記第２の
負バイア（１１０ｆ、Ｌ６）及び前記第４の負バイア
（１１０ｇ、Ｌ７）に電気的に接続するステップが含ま
れていることを特徴とする、上記２、３、または、４に
記載の方法。

【００４０】６．第１の金属層（１０２ａ）、第２の金
属層（１０２ｂ）、金属電力層（１０２ｃ）、及び、金
属接地層（１０２ｄ）を含むプリント回路基板（１０
２）に、ｎのデカップリング・コンデンサ（１０４ａ、
１０４ｂ、１０４ｃ、１０４ｄ、Ｃ１、Ｃ３、Ｃ５、Ｃ
７、Ｃ９）のうちｉ番目（ここで、ｉ＝１、２、３、
…、ｎ−２、ｎ−１、ｎ）のデカップリング・コンデン
サを配置するための方法であって、前記第１の金属層及
び前記第２の金属層を前記電力層に電気的に接続するた
め、複数のバイア（１１０ｄ、１１０ｅ、１１０ｈ、Ｌ
４、Ｌ５、Ｌ８、Ｌ９）を設けるステップと、前記第１
の金属層及び前記第２の金属層を前記接地層に電気的に
接続するため、複数のバイア（１１０ｃ、１１０ｆ、１
１０ｇ、Ｌ３、Ｌ６、Ｌ７、Ｌ１０）を設けるステップ
と、バイアを共用するため、前記プリント回路基板上に
前記ｎのデカップリング・コンデンサを配置して、奇数
番ｉのデカップリング・コンデンサ（ｉ＝１、３、５、
…、ｎ−１）の第１の端子（１０７ａ、１０７ｂ）が、
２ｉ−１番及び２ｉ＋２番のバイアに電気的に接続さ
れ、その第２の端子（１０６ａ、１０６ｂ）が、２ｉ＋
１番及び２ｉ＋４番のバイアに電気的に接続され、偶数
番ｉのデカップリング・コンデンサ（ｉ＝２、４、６、
…、ｎ）の第１の端子（１０７ｃ、１０７ｄ）が、２ｉ
番及び２ｉ＋１番のバイアに電気的に接続され、その第
２の端子（１０６ｃ、１０６ｄ）が、２ｉ−２及び２ｉ
−１番のバイアに電気的に接続されるようにするステッ
プが含まれている、方法。

【００４１】７．前記デカップリング・コンデンサの第
１の端子（１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ）
が、正の極性であり、前記デカップリング・コンデンサ
の第２の端子（１０６ａ、１０６ｂ、１０６ｃ、１０６
ｄ）が、負の極性であることを特徴とする、上記６に記
載の方法。

【図面の簡単な説明】

【図１】プリント回路基板に従来式に実装されたコンデ
ンサの側面図である。

【図２】プリント回路基板に従来式に実装された、バイ
アを共用する２つのコンデンサの側面図である。

【図３】本発明に従ってコンデンサ・デカップリング回
路を実施するプリント回路基板の一部の側面図である。

【図４】本発明に従って実施されるコンデンサ・デカッ
プリング回路を備えたプリント回路基板の平面図であ
る。

【図５】図３及び４のプリント回路基板の同じ部分の底
面図である。

【図６】共用バイアの電流の流れを例示したプリント回
路基板の側面図である。

【図７】本発明に従ってプリント回路基板に実装された
デカップリング・コンデンサ・グリッドの平面図であ
る。

【符号の説明】

１０２ａ第１の金属層１０２ｂ第２の金属層１０２ｃ金属電力層１０２ｄ金属接触層１０４ａ、１０４ｂ、１０４ｃ、１０４ｄ、Ｃ１、Ｃ
３、Ｃ５、Ｃ７、Ｃ９デカップリングコンデンサ１０６ａ、１０６ｂ、１０６ｃ、１０６ｄコンデンサ
の第２の端子１０７ａ、１０７ｂ、１０７ｃ、１０７ｄコンデンサ
の第１の端子１１０ｃ、１１０ｆ、１１０ｇ、Ｌ３、Ｌ６、Ｌ７、Ｌ
１０負バイア１１０ｄ、１１０ｅ、１１０ｈ、Ｌ４、Ｌ５、Ｌ８、Ｌ
９正バイア

フロントページの続き (72)発明者ジョン・エス・アトキンソンアメリカ合衆国コロラド80525−9006 フォートコリンズニューゲートセンタ 2613 Ｆターム(参考） 5E317 AA24 BB01 BB11 CD34 GG11 GG14 5E336 AA04 AA12 AA14 BB02 BC15 BC34 CC32 CC42 CC53 EE01 GG11 GG30 5E338 AA02 AA03 BB02 BB13 BB25 BB75 CC01 CC04 CC06 CD02 CD12 CD32 EE11 EE23

Claims

【特許請求の範囲】

【請求項１】プリント回路基板であって、第１の金属層（１０２ａ）と、第２の金属層（１０２ｂ）と、金属電力層（１０２ｃ）と、金属接地層（１０２ｄ）と、ｉ番目（ここで、ｉ＝１、２、３、…、ｎ）のデカップ
リング・コンデンサが前記プリント回路基板に取り付け
られ、奇数番のデカップリング・コンデンサ（１０４
ａ、１０４ｂ、Ｃ１、Ｃ３、Ｃ５、Ｃ７、Ｃ９）が前記
第１の金属層（１０２ａ）に取り付けられ、偶数番のデ
カップリング・コンデンサ（１０４ｃ、１０４ｄ）が前
記第２の金属層（１０２ｂ）に取り付けられている、複
数ｎのデカップリング・コンデンサ（１０４ａ、１０４
ｂ、１０４ｃ、１０４ｄ、Ｃ１、Ｃ３、Ｃ５、Ｃ７、Ｃ
９）と、前記第１の金属層（１０２ａ）及び前記第２の金属層
（１０２ｂ）を前記金属電力層（１０２ｃ）に電気的に
接続する複数（２ｎ＋２）／２の正バイア（１１０ｄ、
１１０ｅ、１１０ｈ、Ｌ４、Ｌ５、Ｌ８、Ｌ９）と、前記第１の金属層（１０２ａ）及び前記第２の金属層
（１０２ｂ）を前記金属接地層（１０２ｄ）に電気的に
接続する複数（２ｎ＋２）／２の負バイア（１１０ｃ、
１１０ｆ、１１０ｇ、Ｌ３、Ｌ６、Ｌ７、Ｌ１０）と、その第１の端子（１０７ａ、１０７ｂ）が正バイア２ｉ
−１及び２ｉ＋２（Ｌ１及びＬ４；Ｌ５及びＬ８）に電
気的に接続され、第２の端子（１０６ａ、１０６ｂ）が
負バイア２ｉ＋１及び２ｉ＋４（Ｌ３及びＬ６；Ｌ７及
びＬ１０）に電気的に接続された奇数番のデカップリン
グ・コンデンサ（１０４ａ、１０４ｂ、Ｃ１、Ｃ３、Ｃ
５、Ｃ７、Ｃ９）と、その第１の端子（１０７ａ、１０７ｂ）が正バイア２ｉ
及び２ｉ＋１（Ｌ４及びＬ５；Ｌ８及びＬ９）に電気的
に接続され、第２の端子（１０６ａ、１０６ｂ）が負バ
イア２ｉ−２及び２ｉ−１（Ｌ２及びＬ３；Ｌ６及びＬ
７）に電気的に接続された偶数番のデカップリング・コ
ンデンサ（１０４ｃ、１０４ｄ）とが含まれている、プ
リント回路基板。