JP2009027044A - 積層コンデンサ及びコンデンサ内蔵配線基板 - Google Patents
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Abstract
【課題】 広い周波数帯域でデカップリングが可能なコンデンサを得ることと、部品点数を増やすことなく、静電容量の異なる複数のコンデンサを組み合わせた回路を組み立てることができるようにすること。
【解決手段】 第一の貫通電極４ａまたは第二の貫通電極４ｂの一部は、寸断部分６によって寸断されている。寸断部分６が形成された貫通電極は、導電接続される内部電極の枚数が減少するので、取り出される静電容量が小さくなる。また、寸断部分６を何層目に形成するかによって取り出される静電容量を調整することができる。
【選択図】 図１
【解決手段】 第一の貫通電極４ａまたは第二の貫通電極４ｂの一部は、寸断部分６によって寸断されている。寸断部分６が形成された貫通電極は、導電接続される内部電極の枚数が減少するので、取り出される静電容量が小さくなる。また、寸断部分６を何層目に形成するかによって取り出される静電容量を調整することができる。
【選択図】 図１
Description
本発明は、複数の静電容量を有する積層コンデンサと複数の静電容量を有するコンデンサを内蔵した配線基板に関するものである。
近年、マイクロプロセッサ等の半導体装置を含むデジタル回路の高速化、高集積化が進んできている。それに伴いデジタル回路中に流れる高周波の電源電流が増加しており、これによって誤作動や放射ノイズといった問題が引き起こされている。これを解決する手段として、半導体装置の電源とグランド間にコンデンサを挿入し、電源ラインのインピーダンスを下げること、すなわちデカップリングによる電源ラインの安定化が行われている。
このようなデカップリングに用いられるコンデンサは、高周波領域での動作が要求されている。より高い周波数で動作するには、コンデンサの自己共振周波数（ｆ０）がより高い周波数にあることが必要である。ここでコンデンサは、静電容量と、等価直列インダクタンス（ＥＳＬ）と等価直列抵抗（ＥＳＲ）が直列に接続された等価回路で表すことができる。コンデンサの自己共振周波数ｆ０は、ｆ０＝１／〔２π×（Ｌ×Ｃ）１／２〕であるので、インダクタンスＬすなわちＥＳＬを小さくすることによって自己共振周波数ｆ０をより高周波領域に移動させることができる。
このようなＥＳＬを低減したコンデンサとしては特開２００１−１８５４４２号公報に開示されている積層コンデンサが挙げられる。このコンデンサは、内部電極を流れる電流の方向が交互に逆方向になるようにして、発生する磁界を相殺することによって低ＥＳＬを実現している。特開２００１−１８５４４２号公報に開示されている積層コンデンサでは、このようにして自己共振周波数ｆ０をより高周波領域に移動させることによって、より高周波領域でのデカップリングを可能としている。
しかしながら、特開２００１−１８５４４２号公報に開示されている積層コンデンサは、多数の貫通電極を通じて半導体装置と接地との間に介在しているものの、実質的には単一の静電容量を有するコンデンサであるので、デカップリングが可能な周波数帯域の幅はそのコンデンサの周波数特性に依存する。そのため、より広い周波数帯域でデカップリングを行うことが困難であった。
より広い周波数帯域でデカップリングを行うための手段として、図６の等価回路図に示すように、静電容量の異なる複数のコンデンサを並列に接続する方法がある。自己共振周波数は静電容量によって変化するので、自己共振周波数が異なるコンデンサを並列に接続された回路が得られる。この方法によれば、図７のグラフに示すように、各コンデンサの周波数特性が合成された形になり、より広い周波数帯域でのデカップリングが可能になる。しかしながら、このような方法では、複数のコンデンサを用意する必要があり、部品点数が増えてしまうという問題があった。
本発明では、部品点数を増やさなくても、静電容量の異なる複数のコンデンサを並列に接続する方法と同等の効果が得られる積層コンデンサ及びこのコンデンサをコア基板とした配線基板を提案するものである。
本発明では、第一の内部電極と第二の内部電極が前記セラミック誘電体を介して交互に積層されかつ前記第一の内部電極及び前記第二の内部電極が前記セラミック誘電体によって埋設された積層体と、前記第一の内部電極と前記第二の内部電極の積層方向に向かって前記積層体を貫通しかつ前記第二の内部電極と絶縁されるとともに前記第一の内部電極と接続された複数の第一の貫通電極と、前記第一の内部電極と前記第二の内部電極の積層方向に向かって前記積層体を貫通しかつ前記第一の内部電極と絶縁されるとともに前記第ニの内部電極と接続された複数の第ニの貫通電極と、を有する積層コンデンサにおいて、前記第一の貫通電極及び前記第二の貫通電極のいずれかの一部が、寸断されている積層コンデンサを提案する。
上記提案の積層コンデンサでは、第一の内部電極と第二の内部電極によって形成される静電容量が、一対となる第一の貫通電極及び第二の貫通電極によって取り出される。第一の貫通電極及び第二の貫通電極のいずれかの一部が寸断された構造にすることにより、寸断された貫通電極に導通する内部電極の枚数が分割される。寸断された貫通電極とその貫通電極と対になる貫通電極から取り出される静電容量は分割されて、寸断部分が形成されていない他の一対の貫通電極から取り出される静電容量より小さくなる。取り出される静電容量は、貫通電極を寸断する位置によって調整することができる。これによって一つのコンデンサ内に複数の異なる静電容量を形成することが可能になる。従って、帯域幅の広い周波数−インピーダンス特性の静電容量を具備した積層コンデンサを提供することができる。このことから、半導体装置の電源ライン回路に本発明の積層コンデンサを挿入すれば、広い周波数帯域でデカップリングが可能になる。
また、本発明では、コンデンサ電極を埋設したセラミック基板の少なくとも一方の面に、絶縁層と配線導体とを交互に積層した配線層が形成されたコンデンサ内蔵配線基板において、前記セラミック基板が上記提案の積層コンデンサと同様の構造を有するコンデンサ内蔵配線基板を提案する。
このようなコンデンサ内蔵配線基板では、コアとなるセラミック基板が、第一の内部電極と第二の内部電極によって形成される静電容量を、一対となる第一の貫通電極及び第二の貫通電極によって取り出す構造を有する。第一の貫通電極及び第二の貫通電極のいずれかの一部が寸断された構造にすることにより、寸断された貫通電極に導通する内部電極の枚数が分割される。寸断された貫通電極とその貫通電極と対になる貫通電極から取り出される静電容量は分割されて、寸断部分が形成されていない他の一対の貫通電極から取り出される静電容量より小さくなる。取り出される静電容量は、貫通電極を寸断する位置によって調整することができる。これによって特定の一対の貫通電極から取り出される静電容量を、他の一対の貫通電極から取り出される静電容量と異なるようにすることが可能になる。これにより一つのセラミック基板内に静電容量の異なる複数のコンデンサを形成させることができる。このセラミック基板をコア基板とした配線基板を用いることにより、配線基板上に実装する部品点数を少なくすることができる。
本発明によれば、異なる複数の静電容量を一つのコンデンサ内に形成することができるので、静電容量の異なる複数のコンデンサを並列に接続した回路と同等の効果を得ることができ、広い周波数帯域でデカップリングが可能なコンデンサを得ることができる。また、特定の一対の貫通電極から取り出される静電容量を、他の一対の貫通電極から取り出される静電容量と異なるようにすることが可能になるので、部品点数を増やすことなく、静電容量の異なる複数のコンデンサを組み合わせた回路を組み立てることができるコンデンサ内蔵配線基板を得ることができる。
本発明の積層コンデンサに係る実施形態を、図面に基づいて説明する。図１は本発明の積層コンデンサを示す模式断面図、図２は本発明の積層コンデンサの分解斜視図である。なお、図１は図２のＡ−Ａ線における断面を示す。
積層コンデンサ１は、第一の内部電極３ａと第二の内部電極３ｂがセラミック誘電体２を挟んで対向して、交互に複数枚積み重ねられており、この積み重ねられた第一の内部電極３ａ及び第二の内部電極３ｂがセラミック誘電体２からなる積層体の内部に埋設されている構造を有する。そして、静電容量を取り出すため、第一の内部電極３ａ及び第二の内部電極３ｂの積層方向に貫通するスルーホールによって形成された複数本の第一の貫通電極４ａが第一の内部電極３ａと導電接続され、同様に第一の内部電極３ａ及び第二の内部電極３ｂの積層方向に貫通するスルーホールによって形成された複数本の第ニの貫通電極４ｂが第ニの内部電極３ｂと導電接続されている。第一の貫通電極４ａは、積層体表面で第一の端子電極５ａと接続され、第二の貫通電極４ｂは第二の端子電極５ｂと接続されている。
第一の貫通電極４ａまたは第二の貫通電極４ｂの一部は、寸断部分６によって寸断されている。図１においては、一番右の第一の貫通電極４ａと、左から３番目の第二の貫通電極４ｂと、に寸断部分６が形成されている。寸断部分６が形成された貫通電極は、導電接続される内部電極の枚数が減少するので、取り出される静電容量が小さくなる。また、寸断部分６を何層目に形成するかによって取り出される静電容量を調整することができる。これにより、積層コンデンサ１に複数の静電容量を形成することができる。
このような積層コンデンサ１は、図２に示すように、シート化されたセラミック誘電体２に、第一の内部電極３ａまたは第二の内部電極３ｂとなる導電膜と、第一の貫通電極４ａまたは第二の貫通電極４ｂとなるスルーホールを形成したものを積み重ねて形成される。セラミック誘電体２に用いられる材料としては、チタン酸バリウム（ＢａＴｉＯ３）やチタン酸ジルコン酸バリウム（ＢａＴｉＺｒＯ３）等の高誘電率のセラミックスや、アルミナやシリカ系のフィラーを分散させた絶縁性のガラスセラミックス等が挙げられる。これらの材料を、有機バインダー等と混合してセラミックスラリーを形成し、このセラミックスラリーをドクターブレード法等でシート状に成形することによってセラミックグリーンシートが得られる。
第一の貫通電極４ａまたは第二の貫通電極４ｂとなるスルーホールは、このセラミックグリーンシートにピンやレーザ加工機による孔あけによって形成される。ここで、寸断部分６に対応する位置については孔あけを行わない。第一の内部電極３ａ及び第二の内部電極３ｂは、スクリーン印刷法によって導電ペーストをセラミックグリーンシート上に塗布して形成される。ここで、内部電極となる導電膜の形成と同時にスルーホールに導電ペーストが充填される。第一の内部電極３ａとなる導電膜は、第二の貫通電極４ｂとなるスルーホールの周囲に空白部を有するように形成されており、第ニの内部電極３ｂとなる導電膜は、第一の貫通電極４ａとなるスルーホールの周囲に空白部を有するように形成されている。内部電極が形成されないセラミックグリーンシートについては、スルーホールへの導電ペースト充填のみが行われる。内部電極及び貫通電極を構成する金属としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ等が挙げられ、用いられるセラミック誘電体の材料等によって適宜選択される。
導電ペーストを塗布したセラミックグリーンシートを積み重ねて圧着し、焼成することによって内部電極が埋設されたセラミック積層体が形成される。第一の端子電極５ａ及び第二の端子電極５ｂは、このセラミック積層体の、第一の貫通電極４ａ及び第二の貫通電極４ｂの露出部分に導電ペーストを塗布して焼付けることによって形成される。なお、第一の端子電極５ａ及び第二の端子電極５ｂは、セラミック積層体の焼成前に導電ペーストを塗布して、セラミック基体の焼成と同時に焼付けしても良い。端子電極を構成する金属としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ等が挙げられる。
なお端子電極の並び方については、図２においては、端子電極が格子状に並べられた形状が開示されているが、例えば図３に開示されているように、実装する半導体装置の端子形状に合わせて略ロの字状に並べられた形状でも良く、様々に設計が可能である。
次に、本発明の積層コンデンサの使用例について説明する。図４は、図１の積層コンデンサ１に半導体装置７を実装してデカップリングコンデンサとして使用しているものを示している。半導体装置７の電源端子Ｖｃｃと積層コンデンサ１の第一の端子電極５ａとを接続し、半導体装置７のグランド端子ＧＮＤと積層コンデンサ１の第ニの端子電極５ｂとを接続して、第一の貫通電極４ａを電源ライン、第二の貫通電極４ｂをグランドラインとしている。
積層コンデンサ１は、２ヶ所の寸断部分６によって、３種類の静電容量を有している。すなわち、内部電極が６層のＣ１、内部電極が４層のＣ２及び内部電極が２層のＣ３である。これを等価回路で表すと図５のようになる。Ｃ１、Ｃ２及びＣ３は互いに並列になっているので、図５の等価回路を整理すると図６に示すようなものになる。また、積層コンデンサ１の周波数−インピーダンス特性は、図７に示すグラフのようになる。
自己共振周波数は静電容量によって変化するので、Ｃ１の周波数−インピーダンス特性、Ｃ２の周波数−インピーダンス特性及びＣ３の周波数−インピーダンス特性はそれぞれ異なる。これらを並列に接続すると、それぞれの周波数−インピーダンス特性が合成されて、点線で示したＣ０の周波数−インピーダンス特性になる。このＣ０のような周波数−インピーダンス特性を有している積層コンデンサ１によれば、単一の静電容量のコンデンサに比べてより広い周波数帯域でインピーダンスを低減させることができる。
また、本発明の積層コンデンサの使用例の別例を、図８及び図９に示す。図８の積層コンデンサ１は、半導体装置７の電源端子Ｖｃｃと接続された第一の貫通電極４ａ全てが寸断部分６によって下面側の端子電極との導通を寸断されているものである。この場合の等価回路は図９のようになる。
この場合、積層コンデンサ１は電源ＶｃｃとグランドＧＮＤとの間に直列に接続される構成となり、電源回路の出力コンデンサとして用いることができる。そのため、出力コンデンサの分の部品点数を削減することが可能となる。なお、このような積層コンデンサ１は、内部電極が形成されないセラミックグリーンシートのうちの１枚を、第一の貫通電極４ａとなるスルーホールを形成せず、第ニの貫通電極４ｂとなるスルーホールのみを形成したものにして、これを積層コンデンサ１の下面側に積層することによって得られる。
次に、本発明のコンデンサ内蔵配線基板に係る実施形態をについて説明する。図１０に示すコンデンサ内蔵配線基板１０は、コンデンサを内蔵したセラミック基板１１をコア基板とし、このセラミック基板１１の上面に配線層２０が形成され、下面に配線層３０が形成されている。配線層２０は、絶縁層２１、配線導体２１１、絶縁層２２、配線導体２２１、絶縁層２３及び配線導体２３１を順次積層して形成されている。一方配線層３０は、絶縁層３１、配線導体３１１、絶縁層３２、配線導体３２１、絶縁層３３及び配線導体３３１を順次積層して形成されている。なお、コンデンサ内蔵配線基板１０は、図１１に示すように、セラミック基板１１の上面のみにビルドアップ層２０を形成したものでも良い。
セラミック基板１１は、第一のコンデンサ電極１３ａと第二のコンデンサ電極１３ｂがセラミック誘電体１２を挟んで対向して、交互に複数枚積み重ねられており、この積み重ねられた第一のコンデンサ電極１３ａ及び第二のコンデンサ電極１３ｂがセラミック誘電体１２からなる積層体の内部に埋設されている構造を有する。そして、静電容量を取り出すため、第一のコンデンサ電極１３ａ及び第二のコンデンサ電極１３ｂの積層方向に貫通するスルーホールによって形成された複数本の第一の貫通導体１４ａが第一のコンデンサ電極１３ａと導電接続され、同様に第一のコンデンサ電極１３ａ及び第二のコンデンサ電極１３ｂの積層方向に貫通するスルーホールによって形成された複数本の第ニの貫通導体１４ｂが第ニのコンデンサ電極１３ｂと導電接続されている。第一の貫通導体１４ａは、基体表面で第一の端子電極１５ａと接続され、第二の貫通導体１４ｂは第二の端子電極１５ｂと接続される。
第一の貫通導体１４ａまたは第二の貫通導体１４ｂの一部は、寸断部分１６によって寸断されている。寸断部分１６が形成された貫通導体は、導電接続されるコンデンサ電極の枚数が減少するので、取り出される静電容量が小さくなる。また、寸断部分１６を何層目に形成するかによって取り出される静電容量を調整することができる。これにより、セラミック基板１１に複数の静電容量を形成することができる。なお、セラミック基板１１を構成する材料、及びセラミック基板１１の形成方法に関しては、前出の積層コンデンサ１の場合とほとんど同じである。
配線層２０及び配線層３０は、予め用意した配線基板をセラミック基板１１に貼り合せる方法、セラミック基板１１となる焼成前の積層体に配線導体を形成したセラミックグリーンシートを積層して焼成する方法及びセラミック基板１１上に絶縁樹脂と配線導体を交互に積層するビルドアップ法等によって形成される。
予め用意した配線基板をセラミック基板１１に貼り合せる方法では、配線層２０及び配線層３０となる配線基板を、接着剤等を用いてセラミック基板１１に貼り合せる。よって配線基板の材質については特に制限は無く、ガラス−エポキシ樹脂基板等の樹脂製の配線基板や、アルミナ、ガラスセラミックスまたは低温焼成セラミックス等のセラミック製の配線基板を用いても良い。
セラミック基板１１となる焼成前の積層体に配線導体を形成したセラミックグリーンシートを積層して焼成する方法では、セラミック基板１１を構成するセラミック誘電体１２と同時焼成が可能な材料が選ばれる。絶縁層としては、例えばセラミック誘電体１２と略同組成のセラミック誘電体や、セラミック誘電体１２と焼結温度や収縮特性が略同じであるセラミックスが用いられる。また、配線導体については例えばセラミック基板１１に埋設されているコンデンサ電極と同様の金属材料が用いられる。
ビルドアップ法では、既存のビルドアップ層を形成する方法を用いることができる。セラミック基板１１の上面に絶縁層２１を形成し、次いで絶縁層２１上に配線導体２１１を形成する。以後絶縁層２２、配線導体２２１、絶縁層２３及び配線導体２３１を順次積層して配線層２０を形成する。一方同様にしてセラミック基板１１の下面に配線層３０を形成する。絶縁層を構成する材料としては、エポキシ樹脂やポリイミド樹脂等が挙げられる。また、配線導体は所定のパターンでメッキレジストを形成して無電解Ｃｕメッキまたは電解Ｃｕメッキで金属層を形成した後レジストを除去する方法、全面に無電解Ｃｕメッキまたは電解Ｃｕメッキによって金属層を形成した後エッチングによって所定のパターンに形成する方法および銅箔を貼り付けた後エッチングによって所定のパターンに形成する方法等によって形成される。
このようなコンデンサ内蔵配線基板１０は、複数種類の静電容量が形成されているので、実装する電子部品のうち、セラミック基板１１に埋設されているコンデンサ電極で形成可能な静電容量のコンデンサを削減することができる。このコンデンサ内蔵配線基板１０内に形成されるコンデンサは、貫通導体の数によって個数が調整され、寸断部分１６の位置によって静電容量が調整される。
以上、本発明の積層コンデンサ及びコンデンサ内蔵配線基板について説明したが、上記の実施例に限定されることはなく、本発明の範囲内で適宜変更可能である。
１ 積層コンデンサ
２ セラミック誘電体
３ａ 第一の内部電極
３ｂ 第ニの内部電極
４ａ 第一の貫通電極
４ｂ 第ニの貫通電極
５ａ 第一の端子電極
５ｂ 第ニの端子電極
６ 寸断部分
７ 半導体装置
１０ コンデンサ内蔵配線基板
１１ セラミック基板
１２ セラミック誘電体
１３ａ 第一のコンデンサ電極
１３ｂ 第ニのコンデンサ電極
１４ａ 第一の貫通導体
１４ｂ 第ニの貫通導体
１５ａ 第一の端子電極
１５ｂ 第ニの端子電極
１６ 寸断部分
２０、３０ 配線層
２１、２２、２３、３１、３２、３３ 絶縁層
２１１、２２１、２３１、３１１、３２１、３３１ 配線導体
２ セラミック誘電体
３ａ 第一の内部電極
３ｂ 第ニの内部電極
４ａ 第一の貫通電極
４ｂ 第ニの貫通電極
５ａ 第一の端子電極
５ｂ 第ニの端子電極
６ 寸断部分
７ 半導体装置
１０ コンデンサ内蔵配線基板
１１ セラミック基板
１２ セラミック誘電体
１３ａ 第一のコンデンサ電極
１３ｂ 第ニのコンデンサ電極
１４ａ 第一の貫通導体
１４ｂ 第ニの貫通導体
１５ａ 第一の端子電極
１５ｂ 第ニの端子電極
１６ 寸断部分
２０、３０ 配線層
２１、２２、２３、３１、３２、３３ 絶縁層
２１１、２２１、２３１、３１１、３２１、３３１ 配線導体
Claims (2)
- 第一の内部電極と第二の内部電極とがセラミック誘電体を介して交互に積層されかつ前記第一の内部電極及び前記第二の内部電極が前記セラミック誘電体によって埋設された積層体と、前記第一の内部電極と前記第二の内部電極の積層方向に向かって前記積層体を貫通しかつ前記第二の内部電極と絶縁されるとともに前記第一の内部電極と接続された複数の第一の貫通電極と、前記第一の内部電極と前記第二の内部電極の積層方向に向かって前記積層体を貫通しかつ前記第一の内部電極と絶縁されるとともに前記第ニの内部電極と接続された複数の第ニの貫通電極と、を有する積層コンデンサにおいて、
前記第一の貫通電極及び前記第二の貫通電極のいずれかの一部が、寸断されている
ことを特徴とする積層コンデンサ。 - コンデンサ電極を埋設したセラミック基板の少なくとも一方の面に、絶縁層と配線導体とを交互に積層した配線層が形成されたコンデンサ内蔵配線基板において、
前記セラミック基板は、第一のコンデンサ電極と第二のコンデンサ電極とが前記セラミック誘電体を介して交互に積層されかつ前記第一の内部電極及び前記第二の内部電極が前記セラミック誘電体によって埋設された積層体と、前記第一のコンデンサ電極と前記第二のコンデンサ電極の積層方向に向かって前記積層体を貫通しかつ前記第二の内部電極と絶縁されるとともに前記第一のコンデンサ電極と接続された複数の第一の貫通導体と、前記第一のコンデンサ電極と前記第二のコンデンサ電極の積層方向に向かって前記積層体を貫通しかつ前記第一の内部電極と絶縁されるとともに前記第ニのコンデンサ電極と接続された複数の第ニの貫通導体と、を有しており、
前記第一の貫通導体及び前記第二の貫通導体のいずれかの一部が、寸断されている
ことを特徴とするコンデンサ内蔵配線基板。
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