JP2001155953A - 三次元搭載用多端子積層セラミックコンデンサ - Google Patents
三次元搭載用多端子積層セラミックコンデンサInfo
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Abstract
(57)【要約】
【課題】 低ＥＳＬで、且つ、低ＥＳＲなコンデンサと
してパソコン等の動作周波数が高速化する電子機器搭載
用に好適で、電子機器の小型化から部品全体の高さ方向
を低く抑えて三次元の多層プリント基板等に表面実装す
るのに好適な三次元搭載用多端子積層セラミックコンデ
ンサを構成する。 【解決手段】 第１，第２の内部電極１１…，１２…を
セラミック層２…と交互に複数積層させて積層チップ素
体を形成し、この積層チップ素体を形成するセラミック
層２…の短辺側を部品本体の高さ方向Ｈとし、第１，第
２の各内部電極１ １…，１２…と積層方向に並ぶ同列の
引出し部１ｂ，１ｃ、１ｄ，１ｅ、１ｂ’，１ｃ’、１
ｂ’，１ｃ’で電気的に導通する外部電極３ａ，３ｂ，
３ｃ，３ｄをセラミック層２…の長辺による積層チップ
素子の積層面に設け、各外部電極３ａ，３ｂ，３ｃ，３
ｄを回路基板の異なる回路パターンと直に対面させて電
気的に接合する多端子の三次元搭載用として構成した。
してパソコン等の動作周波数が高速化する電子機器搭載
用に好適で、電子機器の小型化から部品全体の高さ方向
を低く抑えて三次元の多層プリント基板等に表面実装す
るのに好適な三次元搭載用多端子積層セラミックコンデ
ンサを構成する。 【解決手段】 第１，第２の内部電極１１…，１２…を
セラミック層２…と交互に複数積層させて積層チップ素
体を形成し、この積層チップ素体を形成するセラミック
層２…の短辺側を部品本体の高さ方向Ｈとし、第１，第
２の各内部電極１ １…，１２…と積層方向に並ぶ同列の
引出し部１ｂ，１ｃ、１ｄ，１ｅ、１ｂ’，１ｃ’、１
ｂ’，１ｃ’で電気的に導通する外部電極３ａ，３ｂ，
３ｃ，３ｄをセラミック層２…の長辺による積層チップ
素子の積層面に設け、各外部電極３ａ，３ｂ，３ｃ，３
ｄを回路基板の異なる回路パターンと直に対面させて電
気的に接合する多端子の三次元搭載用として構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、低ＥＳＬで、且
つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波
数が高速化する電子機器搭載用に好適で、電子機器の小
型化から高さ方向を低く保って三次元の多層プリント基
板等に表面実装するのに適する三次元搭載用の多端子積
層セラミックコンデンサに関するものである。
つ、低ＥＳＲなコンデンサとしてパソコン等の動作周波
数が高速化する電子機器搭載用に好適で、電子機器の小
型化から高さ方向を低く保って三次元の多層プリント基
板等に表面実装するのに適する三次元搭載用の多端子積
層セラミックコンデンサに関するものである。
【０００２】
【従来の技術】従来、多端子積層セラミックコンデンサ
としては、図５で示すように長方形に形成されたセラミ
ック層１０の面内で長手方向に亘る長方形の主要部１１
ａを有し、且つ、その主要部１１ａの各長辺からセラミ
ック層１０の各長辺まで延びる複数の引出し部１１ｂ，
１１ｃ、１１ｄ，１１ｅを設けた第１の内部電極１１１
と、第１の内部電極１１１の主要部と相対位置する同じ
形状の主要部１１ａ’をセラミック層１０の面内に有
し、且つ、この主要部１１ａ’の各長辺で第１の内部電
極１１１に設けた引出し部１１ｂ，１１ｃ、１１ｄ，１
１ｅと互い違いの異なる位置からセラミック層１０の各
長辺まで延びる複数の引出し部１１ｂ’，１１ｃ’、１
１ｄ’，１１ｅ’を設けた第２の内部電極１１２とを備
えて構成するものが知られている（ＵＳＰ５，８８０，
９２５）。
としては、図５で示すように長方形に形成されたセラミ
ック層１０の面内で長手方向に亘る長方形の主要部１１
ａを有し、且つ、その主要部１１ａの各長辺からセラミ
ック層１０の各長辺まで延びる複数の引出し部１１ｂ，
１１ｃ、１１ｄ，１１ｅを設けた第１の内部電極１１１
と、第１の内部電極１１１の主要部と相対位置する同じ
形状の主要部１１ａ’をセラミック層１０の面内に有
し、且つ、この主要部１１ａ’の各長辺で第１の内部電
極１１１に設けた引出し部１１ｂ，１１ｃ、１１ｄ，１
１ｅと互い違いの異なる位置からセラミック層１０の各
長辺まで延びる複数の引出し部１１ｂ’，１１ｃ’、１
１ｄ’，１１ｅ’を設けた第２の内部電極１１２とを備
えて構成するものが知られている（ＵＳＰ５，８８０，
９２５）。
【０００３】その多端子積層セラミックコンデンサは、
図６で示すように第１，第２の内部電極１１１，１１２
をセラミック層１０と交互に複数積層させて積層チップ
素体を形成すると共に、第１，第２の各内部電極１
１１，１１２と積層方向に並ぶ同列の引出し部１１ｂ，
１１ｃ、１１ｄ，１１ｅ、１１ｂ’，１１ｃ’、１１
ｄ’，１１ｅ’で電気的に導通する外部電極１２ａ，１
２ｂ(一部のみ図示)をセラミック層１０の長辺による積
層チップ素子の積層面に設けることにより構成されてい
る。
図６で示すように第１，第２の内部電極１１１，１１２
をセラミック層１０と交互に複数積層させて積層チップ
素体を形成すると共に、第１，第２の各内部電極１
１１，１１２と積層方向に並ぶ同列の引出し部１１ｂ，
１１ｃ、１１ｄ，１１ｅ、１１ｂ’，１１ｃ’、１１
ｄ’，１１ｅ’で電気的に導通する外部電極１２ａ，１
２ｂ(一部のみ図示)をセラミック層１０の長辺による積
層チップ素子の積層面に設けることにより構成されてい
る。
【０００４】その多端子積層セラミックコンデンサは、
各外部電極１２ａ，１２ｂを回路基板１３の板面より直
立方向に位置させて部品全体を回路基板１３の板面上に
載置し、内部電極１１１，１１２並びにセラミック層１
０の積層方向を部品全体の高さ方向Ｈとして外部電極１
２ａ，１２ｂの側面と回路パターン１４ａ，１４ｂのラ
ンド部とを半田盛り１５…で接合固定することにより表
面実装されている。
各外部電極１２ａ，１２ｂを回路基板１３の板面より直
立方向に位置させて部品全体を回路基板１３の板面上に
載置し、内部電極１１１，１１２並びにセラミック層１
０の積層方向を部品全体の高さ方向Ｈとして外部電極１
２ａ，１２ｂの側面と回路パターン１４ａ，１４ｂのラ
ンド部とを半田盛り１５…で接合固定することにより表
面実装されている。
【０００５】この多端子積層セラミックコンデンサで
は、内部電極１１１，１１２並びにセラミック層１０の
積層方向を部品全体の高さ方向Ｈとして表面実装するも
のであるため、必要とされる電気的特性から積層数を多
くすると、部品全体の高さ方向を低く抑えることができ
ない。
は、内部電極１１１，１１２並びにセラミック層１０の
積層方向を部品全体の高さ方向Ｈとして表面実装するも
のであるため、必要とされる電気的特性から積層数を多
くすると、部品全体の高さ方向を低く抑えることができ
ない。
【０００６】ところで、パソコン等の電子機器において
は動作周波数が５００ＭＨｚから1ＧＨｚへと高速化が
進んでおり、その電源回路には低ＥＳＬで、且つ、低Ｅ
ＳＲな積層セラミックコンデンサが必要とされている。
また、電子機器の小型化から高さ方向を低く抑えて三次
元のプリント基板等に確実に表面実装可能で所定の特性
も得られる多端子の積層セラミックコンデンサが要請さ
れている。
は動作周波数が５００ＭＨｚから1ＧＨｚへと高速化が
進んでおり、その電源回路には低ＥＳＬで、且つ、低Ｅ
ＳＲな積層セラミックコンデンサが必要とされている。
また、電子機器の小型化から高さ方向を低く抑えて三次
元のプリント基板等に確実に表面実装可能で所定の特性
も得られる多端子の積層セラミックコンデンサが要請さ
れている。
【０００７】上述した実装構造から多端子積層セラミッ
クコンデンサを三次元の多層プリント基板等に三次元搭
載すると、回路基板に形成する回路パターンが長くな
り、ランド部の引回しが長くなってインダクタンス成分
に影響を与える。特に、上部位置のランド部と下部位置
のランド部とで構成される回路パターンが長くなり、ラ
ンド部の引回しが長くなってインダクタンス成分に影響
を与えることとなり、ノイズの発生を避けられない。
クコンデンサを三次元の多層プリント基板等に三次元搭
載すると、回路基板に形成する回路パターンが長くな
り、ランド部の引回しが長くなってインダクタンス成分
に影響を与える。特に、上部位置のランド部と下部位置
のランド部とで構成される回路パターンが長くなり、ラ
ンド部の引回しが長くなってインダクタンス成分に影響
を与えることとなり、ノイズの発生を避けられない。
【０００８】また、ＥＳＬを低くし、例えば、半導体等
の端子近傍に表面実装搭載すると、三次元のプリント基
板等に実装時におけるランド部の引回しによるインダク
タンス成分の影響を無視できず、上述した如く積層数如
何によって部品全体の高さ方向を低く抑えられないこと
を含め、三次元搭載用の多端子積層セラミックコンデン
サとして適さない。
の端子近傍に表面実装搭載すると、三次元のプリント基
板等に実装時におけるランド部の引回しによるインダク
タンス成分の影響を無視できず、上述した如く積層数如
何によって部品全体の高さ方向を低く抑えられないこと
を含め、三次元搭載用の多端子積層セラミックコンデン
サとして適さない。
【０００９】
【発明が解決しようとする課題】本発明は、低ＥＳＬ
で、且つ、低ＥＳＲなコンデンサとしてパソコン等の動
作周波数が高速化する電子機器搭載用に好適で、電子機
器の小型化から部品全体の高さ方向を低く抑えて三次元
の多層プリント基板等に表面実装するのに好適な三次元
搭載用多端子積層セラミックコンデンサを提供すること
を目的とする。
で、且つ、低ＥＳＲなコンデンサとしてパソコン等の動
作周波数が高速化する電子機器搭載用に好適で、電子機
器の小型化から部品全体の高さ方向を低く抑えて三次元
の多層プリント基板等に表面実装するのに好適な三次元
搭載用多端子積層セラミックコンデンサを提供すること
を目的とする。
【００１０】
【課題を解決するための手段】本発明に係る三次元搭載
用多端子積層セラミックコンデンサにおいては、長方形
に形成されたセラミック層の面内で長手方向に亘る長方
形の主要部を有し、且つ、その主要部の各長辺からセラ
ミック層の各長辺まで延びる複数の引出し部を設けた第
１の内部電極と、第１の内部電極の主要部と相対位置す
る同じ形状の主要部をセラミック層の面内に有し、且
つ、この主要部の各長辺で第１の内部電極に設けた引出
し部と互い違いの異なる位置からセラミック層の各長辺
まで延びる複数の引出し部を設けた第２の内部電極とを
備え、その第１，第２の内部電極をセラミック層と交互
に複数積層させて積層チップ素体を形成し、この積層チ
ップ素体を形成するセラミック層の短辺側を部品本体の
高さ方向とし、第１，第２の各内部電極と積層方向に並
ぶ同列の引出し部で電気的に導通する外部電極をセラミ
ック層の長辺による積層チップ素子の積層面に設け、各
外部電極を回路基板の異なる回路パターンと直に対面さ
せて電気的に接合する多端子の三次元搭載用として構成
されている。
用多端子積層セラミックコンデンサにおいては、長方形
に形成されたセラミック層の面内で長手方向に亘る長方
形の主要部を有し、且つ、その主要部の各長辺からセラ
ミック層の各長辺まで延びる複数の引出し部を設けた第
１の内部電極と、第１の内部電極の主要部と相対位置す
る同じ形状の主要部をセラミック層の面内に有し、且
つ、この主要部の各長辺で第１の内部電極に設けた引出
し部と互い違いの異なる位置からセラミック層の各長辺
まで延びる複数の引出し部を設けた第２の内部電極とを
備え、その第１，第２の内部電極をセラミック層と交互
に複数積層させて積層チップ素体を形成し、この積層チ
ップ素体を形成するセラミック層の短辺側を部品本体の
高さ方向とし、第１，第２の各内部電極と積層方向に並
ぶ同列の引出し部で電気的に導通する外部電極をセラミ
ック層の長辺による積層チップ素子の積層面に設け、各
外部電極を回路基板の異なる回路パターンと直に対面さ
せて電気的に接合する多端子の三次元搭載用として構成
されている。
【００１１】
【発明の実施の形態】以下、図１〜図４を参照して説明
すると、図示実施に形態に係る三次元搭載用の多端子積
層セラミックコンデンサは、図１で示すように所定パタ
ーンの内部電極１１，１２…と長方形のセラミック層２
…とを交互に複数積層させて積層チップ素体を形成し、
その積層チップ素体の内部電極１１，１２…と電気的に
導通する外部電極３ａ，３ｂ，３ｃ，３ｄ（上面側のみ
図示）をセラミック層２…の長辺で形成される積層チッ
プ素体の積層面に設けることにより構成されている。
すると、図示実施に形態に係る三次元搭載用の多端子積
層セラミックコンデンサは、図１で示すように所定パタ
ーンの内部電極１１，１２…と長方形のセラミック層２
…とを交互に複数積層させて積層チップ素体を形成し、
その積層チップ素体の内部電極１１，１２…と電気的に
導通する外部電極３ａ，３ｂ，３ｃ，３ｄ（上面側のみ
図示）をセラミック層２…の長辺で形成される積層チッ
プ素体の積層面に設けることにより構成されている。
【００１２】内部電極１１，１２…は、Ｎｉ等の導電性
ペーストをセラミックグリーンシートのシート面に塗
布，焼付処理することによりＮｉ若しくはＮｉ合金層等
として形成でき、また、卑金属のＣｕ，貴金属のＰｄ若
しくはＰｄ−Ａｇ合金層等でも形成できる。セラミック
層２…は、チタン酸バリウム系，チタン系，ジルコン酸
系等のセラミック材料を主成分とするセラミックペース
トをベースフィルムのフィルム面上に塗布してから焼
成，燒結処理することにより形成される。
ペーストをセラミックグリーンシートのシート面に塗
布，焼付処理することによりＮｉ若しくはＮｉ合金層等
として形成でき、また、卑金属のＣｕ，貴金属のＰｄ若
しくはＰｄ−Ａｇ合金層等でも形成できる。セラミック
層２…は、チタン酸バリウム系，チタン系，ジルコン酸
系等のセラミック材料を主成分とするセラミックペース
トをベースフィルムのフィルム面上に塗布してから焼
成，燒結処理することにより形成される。
【００１３】内部電極１１，１２…は、図２で示すよう
に長方形に形成されたセラミック層２…の面内で長手方
向に亘る長方形の主要部１ａを有し、且つ、その主要部
１ａの各長辺からセラミック層２…の各長辺まで延びる
複数の引出し部１ｂ，１ｃ、１ｄ，１ｅを設けた第１の
内部電極１１と、第１の内部電極１１の主要部と相対位
置する同じ形状の主要部１ａ’をセラミック層２…の面
内に有し、且つ、この主要部１ａ’の各長辺で第１の内
部電極１１に設けた引出し部１ｂ，１ｃ、１ｄ，１ｅと
互い違いの異なる位置からセラミック層２…の各長辺ま
で延びる複数の引出し部１ｂ’，１ｃ’、１ｄ’，１
ｅ’を設けた第２の内部電極１２とから形成されてい
る。
に長方形に形成されたセラミック層２…の面内で長手方
向に亘る長方形の主要部１ａを有し、且つ、その主要部
１ａの各長辺からセラミック層２…の各長辺まで延びる
複数の引出し部１ｂ，１ｃ、１ｄ，１ｅを設けた第１の
内部電極１１と、第１の内部電極１１の主要部と相対位
置する同じ形状の主要部１ａ’をセラミック層２…の面
内に有し、且つ、この主要部１ａ’の各長辺で第１の内
部電極１１に設けた引出し部１ｂ，１ｃ、１ｄ，１ｅと
互い違いの異なる位置からセラミック層２…の各長辺ま
で延びる複数の引出し部１ｂ’，１ｃ’、１ｄ’，１
ｅ’を設けた第２の内部電極１２とから形成されてい
る。
【００１４】その内部電極１１，１２…は、長方形のセ
ラミック層２…を隔て交互に複数積層させて積層チップ
素体を形成し、更には内部電極を設けないセラミック層
を最外層の保護層として積層することにより多端子積層
コンデンサ用の積層チップ素体を構成できる。
ラミック層２…を隔て交互に複数積層させて積層チップ
素体を形成し、更には内部電極を設けないセラミック層
を最外層の保護層として積層することにより多端子積層
コンデンサ用の積層チップ素体を構成できる。
【００１５】その積層チップ素体を部品本体とし、図
２，図３で示すようにセラミック層２…の短辺で形成さ
れる積層側を部品全体の高さ方向Ｈ、セラミック層２…
の長辺で形成される積層面を上下面とし、第１の内部電
極１１…並びに第２の内部電極１２…とセラミック層２
の各長辺に延びる各引出し部１ｂ，１ｃ、１ｂ’，１
ｃ’で電気的に導通する外部電極３ａ，３ｂ，３ｃ，３
ｄ（上面側のみ図示）をセラミック層２…の長辺で形成
される積層面に設ける（下面側は、各引出し部１ｄ，１
ｅ、１ｄ’，１ｅ’で電気的に導通する外部電極４ａ，
４ｂ，４ｃ，４ｄをセラミック層２…の長辺で形成され
る積層面に設ける）。
２，図３で示すようにセラミック層２…の短辺で形成さ
れる積層側を部品全体の高さ方向Ｈ、セラミック層２…
の長辺で形成される積層面を上下面とし、第１の内部電
極１１…並びに第２の内部電極１２…とセラミック層２
の各長辺に延びる各引出し部１ｂ，１ｃ、１ｂ’，１
ｃ’で電気的に導通する外部電極３ａ，３ｂ，３ｃ，３
ｄ（上面側のみ図示）をセラミック層２…の長辺で形成
される積層面に設ける（下面側は、各引出し部１ｄ，１
ｅ、１ｄ’，１ｅ’で電気的に導通する外部電極４ａ，
４ｂ，４ｃ，４ｄをセラミック層２…の長辺で形成され
る積層面に設ける）。
【００１６】その外部電極３ａ，３ｂ，３ｃ，３ｄ（４
ａ，４ｂ，４ｃ，４ｄ）はＣｕペーストを塗布，乾燥す
ることにより下地層とし、Ｎｉ及びＳｎのメッキ層を下
地層に被着することにより形成できる。この外部電極３
ａ，３ｂ，３ｃ，３ｄ（４ａ，４ｂ，４ｃ，４ｄ）によ
っては、回路基板の異なる回路パターンと各々直に対面
させて電気的に接合する三次元搭載用の多端子積層セラ
ミックコンデンサとして構成されている。
ａ，４ｂ，４ｃ，４ｄ）はＣｕペーストを塗布，乾燥す
ることにより下地層とし、Ｎｉ及びＳｎのメッキ層を下
地層に被着することにより形成できる。この外部電極３
ａ，３ｂ，３ｃ，３ｄ（４ａ，４ｂ，４ｃ，４ｄ）によ
っては、回路基板の異なる回路パターンと各々直に対面
させて電気的に接合する三次元搭載用の多端子積層セラ
ミックコンデンサとして構成されている。
【００１７】その多端子積層セラミックコンデンサは、
具体的に、部品全体の寸法を高さ０．５±０．１ｍｍ、
幅１．６±０．１ｍｍ、長さ３．２±０．１ｍｍの大き
さに構成できる。セラミック層一層分としては厚み４μ
ｍで、形状的には短辺０．５±０．１ｍｍ、長辺３．２
±０．１ｍｍの長方形に形成できる。外部電極の相対間
隔は、積層チップ素体の上下面でセラミック層の短辺に
相当する長さに設定できる。
具体的に、部品全体の寸法を高さ０．５±０．１ｍｍ、
幅１．６±０．１ｍｍ、長さ３．２±０．１ｍｍの大き
さに構成できる。セラミック層一層分としては厚み４μ
ｍで、形状的には短辺０．５±０．１ｍｍ、長辺３．２
±０．１ｍｍの長方形に形成できる。外部電極の相対間
隔は、積層チップ素体の上下面でセラミック層の短辺に
相当する長さに設定できる。
【００１８】このように構成する多端子の積層セラミッ
クコンデンサＣは、図４で示すような半導体装置Ｄを備
える電源回路の回路基板５に組付け搭載できる。その三
次元搭載は、外部電極３ａ，３ｂ，３ｃ，３ｄの片側一
組を半導体装置Ｄのいずれかの端子と接続し、外部電極
４ａ，４ｂ，４ｃ，４ｄの他側一組を回路基板５の異な
る回路パターン６ａ，６ｂと直に対面させて+極／―極
（ＧＮＤ）として電気的に接合することにより行える。
この三次元搭載では、部品全体の高さ方向Ｈを低く保て
ることにより、ランド部の引回しが長くなることによる
インダクタンス成分の影響を少なくできる。
クコンデンサＣは、図４で示すような半導体装置Ｄを備
える電源回路の回路基板５に組付け搭載できる。その三
次元搭載は、外部電極３ａ，３ｂ，３ｃ，３ｄの片側一
組を半導体装置Ｄのいずれかの端子と接続し、外部電極
４ａ，４ｂ，４ｃ，４ｄの他側一組を回路基板５の異な
る回路パターン６ａ，６ｂと直に対面させて+極／―極
（ＧＮＤ）として電気的に接合することにより行える。
この三次元搭載では、部品全体の高さ方向Ｈを低く保て
ることにより、ランド部の引回しが長くなることによる
インダクタンス成分の影響を少なくできる。
【００１９】その回路パターンのインダクタンスを低減
させるに、ＥＳＬ値は８０〜１００ｐＨ、ＥＳＲ値は１
０ｍΩと低い積層セラミックコンデンサＣを回路基板５
に搭載することによりランド部のインダクタンス成分を
無視できる。これにより、静電容量が同じ従来例に係る
多端子積層セラミックコンデンサと、本発明に係る多端
子積層セラミックコンデンサとのＥＳＬ及びＥＳＲを比
較すると、従来に係る多端子積層セラミックコンデンサ
が８％であるのに対し、本発明に係る多端子積層セラミ
ックコンデンサは２〜３％と低くできた。
させるに、ＥＳＬ値は８０〜１００ｐＨ、ＥＳＲ値は１
０ｍΩと低い積層セラミックコンデンサＣを回路基板５
に搭載することによりランド部のインダクタンス成分を
無視できる。これにより、静電容量が同じ従来例に係る
多端子積層セラミックコンデンサと、本発明に係る多端
子積層セラミックコンデンサとのＥＳＬ及びＥＳＲを比
較すると、従来に係る多端子積層セラミックコンデンサ
が８％であるのに対し、本発明に係る多端子積層セラミ
ックコンデンサは２〜３％と低くできた。
【００２０】それは、本発明に係る多端子積層セラミッ
クコンデンサでは相対する外部電極の間隔が短く、部品
全体の高さ方向を低く抑えられるため、多層基板に搭載
しても、ランド部の引回しによるトータルインダクタン
スを少なくできて多層基板に形成するランドも簡素化で
きることによる。
クコンデンサでは相対する外部電極の間隔が短く、部品
全体の高さ方向を低く抑えられるため、多層基板に搭載
しても、ランド部の引回しによるトータルインダクタン
スを少なくできて多層基板に形成するランドも簡素化で
きることによる。
【００２１】
【発明の効果】以上の如く、本発明に係る三次元搭載用
多端子積層セラミックコンデンサに依れば、第１，第２
の内部電極をセラミック層と交互に複数積層させて積層
チップ素体を形成し、この積層チップ素体を形成するセ
ラミック層の短辺側を部品本体の高さ方向とし、第１，
第２の各内部電極と積層方向に並ぶ同列の引出し部で電
気的に導通する外部電極をセラミック層の長辺による積
層チップ素子の積層面に設け、各外部電極を回路基板の
異なる回路パターンと直に対面させて電気的に接合する
多端子の三次元搭載用として構成することにより、外部
電極の間隔を短くしかも部品全体の高さ方向を低く抑え
られるため、多層基板に搭載しても、ランド部の引回し
によるトータルインダクタンスを少なくできて多層基板
に形成するランドも簡素化でき、低ＥＳＬで、且つ、低
ＥＳＲなコンデンサとしてパソコン等の動作周波数が高
速化する電子機器搭載用に好適で、電子機器の小型化か
ら部品全体の高さ方向を低く抑えて三次元の多層プリン
ト基板等に表面実装するのに好適なものとして構成する
ことができる。
多端子積層セラミックコンデンサに依れば、第１，第２
の内部電極をセラミック層と交互に複数積層させて積層
チップ素体を形成し、この積層チップ素体を形成するセ
ラミック層の短辺側を部品本体の高さ方向とし、第１，
第２の各内部電極と積層方向に並ぶ同列の引出し部で電
気的に導通する外部電極をセラミック層の長辺による積
層チップ素子の積層面に設け、各外部電極を回路基板の
異なる回路パターンと直に対面させて電気的に接合する
多端子の三次元搭載用として構成することにより、外部
電極の間隔を短くしかも部品全体の高さ方向を低く抑え
られるため、多層基板に搭載しても、ランド部の引回し
によるトータルインダクタンスを少なくできて多層基板
に形成するランドも簡素化でき、低ＥＳＬで、且つ、低
ＥＳＲなコンデンサとしてパソコン等の動作周波数が高
速化する電子機器搭載用に好適で、電子機器の小型化か
ら部品全体の高さ方向を低く抑えて三次元の多層プリン
ト基板等に表面実装するのに好適なものとして構成する
ことができる。
【図１】本発明に係る三次元搭載用多端子積層セラミッ
クコンデンサを内部構造の透視状態で示す斜視図であ
る。
クコンデンサを内部構造の透視状態で示す斜視図であ
る。
【図２】本発明に係る三次元搭載用多端子積層セラミッ
クコンデンサを構成する内部電極のパターン形状を示す
説明図である。
クコンデンサを構成する内部電極のパターン形状を示す
説明図である。
【図３】本発明に係る三次元搭載用多端子積層セラミッ
クコンデンサの外部電極を含む外観を示す斜視図であ
る。
クコンデンサの外部電極を含む外観を示す斜視図であ
る。
【図４】本発明に係る三次元搭載用多端子積層セラミッ
クコンデンサの多層基板における挟込み搭載構造を示す
説明図である。
クコンデンサの多層基板における挟込み搭載構造を示す
説明図である。
【図５】従来例に係る多端子積層セラミックコンデンサ
を構成する内部電極のパターン形状を示す説明図であ
る。
を構成する内部電極のパターン形状を示す説明図であ
る。
【図６】従来例に係る多端子積層セラミックコンデンサ
の実装構造を示す説明図である。
の実装構造を示す説明図である。
Ｃ 三次元搭載用多端子積層セラミックコンデ
ンサ １１… 第１の内部電極 １ａ 第１の内部電極の主要部 １ｂ，１ｃ、１ｄ，１ｅ 第１の内部電極の引出し部 １２… 第２の内部電極 １ａ’ 第２の内部電極の主要部 １ｂ’，１ｃ’、１ｂ’，１ｃ’ 第２の内部電極の
引出し部 ２… セラミック層 ３ａ，３ｂ，３ｃ，３ｄ 外部電極 ４ａ，４ｂ，４ｃ，４ｄ 外部電極 ５、６ 回路基板 ７ａ，７ｂ、８ａ，８ｂ 回路パターン Ｈ 部品全体の高さ方向
ンサ １１… 第１の内部電極 １ａ 第１の内部電極の主要部 １ｂ，１ｃ、１ｄ，１ｅ 第１の内部電極の引出し部 １２… 第２の内部電極 １ａ’ 第２の内部電極の主要部 １ｂ’，１ｃ’、１ｂ’，１ｃ’ 第２の内部電極の
引出し部 ２… セラミック層 ３ａ，３ｂ，３ｃ，３ｄ 外部電極 ４ａ，４ｂ，４ｃ，４ｄ 外部電極 ５、６ 回路基板 ７ａ，７ｂ、８ａ，８ｂ 回路パターン Ｈ 部品全体の高さ方向
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E001 AB03 AC02 AC04 AC09 AC10 AE00 AE02 AE03 AF00 AF03 AF06 AH01 AH07 AH09 AJ01 AJ02 AJ03 5E082 AA01 AB03 BB05 BB10 BC14 BC39 EE04 EE16 EE23 EE26 EE35 FG06 FG26 FG27 FG46 FG54 GG10 GG11 GG26 GG28 GG30 HH43 JJ03 JJ05 JJ12 JJ21 JJ23 LL02 MM24
Claims (1)
- 【請求項１】 長方形に形成されたセラミック層の面内
で長手方向に亘る長方形の主要部を有し、且つ、その主
要部の各長辺からセラミック層の各長辺まで延びる複数
の引出し部を設けた第１の内部電極と、第１の内部電極
の主要部と相対位置する同じ形状の主要部をセラミック
層の面内に有し、且つ、この主要部の各長辺で第１の内
部電極に設けた引出し部と互い違いの異なる位置からセ
ラミック層の各長辺まで延びる複数の引出し部を設けた
第２の内部電極とを備え、 その第１，第２の内部電極をセラミック層と交互に複数
積層させて積層チップ素体を形成し、この積層チップ素
体を形成するセラミック層の短辺側を部品本体の高さ方
向とし、第１，第２の各内部電極と積層方向に並ぶ同列
の引出し部で電気的に導通する外部電極をセラミック層
の長辺による積層チップ素子の積層面に設け、各外部電
極を回路基板の異なる回路パターンと直に対面させて電
気的に接合する多端子の三次元搭載用として構成したこ
とを特徴とする三次元搭載用多端子積層セラミックコン
デンサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33655099A JP2001155953A (ja) | 1999-11-26 | 1999-11-26 | 三次元搭載用多端子積層セラミックコンデンサ |
| US09/611,310 US6292351B1 (en) | 1999-11-17 | 2000-07-06 | Multilayer ceramic capacitor for three-dimensional mounting |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33655099A JP2001155953A (ja) | 1999-11-26 | 1999-11-26 | 三次元搭載用多端子積層セラミックコンデンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001155953A true JP2001155953A (ja) | 2001-06-08 |
Family
ID=18300306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33655099A Pending JP2001155953A (ja) | 1999-11-17 | 1999-11-26 | 三次元搭載用多端子積層セラミックコンデンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001155953A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004040084A (ja) * | 2002-04-15 | 2004-02-05 | Avx Corp | めっき端子 |
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| WO2006049429A1 (en) * | 2004-11-03 | 2006-05-11 | Yu-Seon Shin | Method for forming multi-layered ceramic chip and multi-layered ceramic capacitor |
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| US8240091B2 (en) | 2005-03-21 | 2012-08-14 | Industrie Ilpea S.P.A. | Double-seal gasket for refrigerator cabinets with high heat insulation properties |
| KR101548814B1 (ko) | 2013-11-08 | 2015-08-31 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 그 실장 기판 |
| JP2018129435A (ja) * | 2017-02-09 | 2018-08-16 | Tdk株式会社 | 積層貫通コンデンサ及び電子部品装置 |
| WO2023089870A1 (ja) * | 2021-11-18 | 2023-05-25 | 京セラ株式会社 | 積層セラミックコンデンサおよびその実装構造体 |
-
1999
- 1999-11-26 JP JP33655099A patent/JP2001155953A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030930 |