KR20170109823A - 커패시터 및 그 제조방법 - Google Patents

커패시터 및 그 제조방법 Download PDF

Info

Publication number
KR20170109823A
KR20170109823A KR1020160033906A KR20160033906A KR20170109823A KR 20170109823 A KR20170109823 A KR 20170109823A KR 1020160033906 A KR1020160033906 A KR 1020160033906A KR 20160033906 A KR20160033906 A KR 20160033906A KR 20170109823 A KR20170109823 A KR 20170109823A
Authority
KR
South Korea
Prior art keywords
dummy electrode
electrodes
electrode
electrode pattern
dummy
Prior art date
Application number
KR1020160033906A
Other languages
English (en)
Other versions
KR102466203B1 (ko
Inventor
최혜영
최재열
구현희
김범수
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020160033906A priority Critical patent/KR102466203B1/ko
Priority to US15/296,695 priority patent/US10062506B2/en
Priority to JP2016207287A priority patent/JP7103573B2/ja
Publication of KR20170109823A publication Critical patent/KR20170109823A/ko
Priority to US15/944,376 priority patent/US10978250B2/en
Application granted granted Critical
Publication of KR102466203B1 publication Critical patent/KR102466203B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H01G2/065—Mountings specially adapted for mounting on a printed-circuit support for surface mounting, e.g. chip capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

본 개시의 일 실시 예에 따른 커패시터는 제1면, 제2면 및 상기 제1면 및 제2면을 연결하는 제3면 및 제4면을 포함하며, 제2면에 노출되도록 형성된 제1 및 제2 리드부를 갖는 제1 및 제2 내부전극을 포함하는 바디, 바디의 제2면에 형성되며, 상기 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극 및 바디의 제3면 및 제4면에 형성되되 제2면과 접하는 모서리로부터 연장되어 형성된 더미 전극을 포함함으로써, 용량 극대화와 동시에 회로기판과의 고착강도를 향상시킬 수 있다.

Description

커패시터 및 그 제조방법{CAPACITOR AND MANUFACTURING METHOD OF THE SAME}
본 개시는 커패시터 및 그 제조방법에 관한 것이다.
소형화된 IT 제품 성능 향상에 따라 소형의 초고용량 제품의 필요성이 대두되고 있다. 이에 기존 적층 세라믹 커패시터(MLCC; Multilayer Ceramic Capacitor) 에서 외부전극이 실장면에 구성된 BLCC(Bottom Land Ceramic Capacitor)이 새로운 공법으로 연구되고 있다. 외부전극을 실장면에 구성함으로써 길이 방향(Length direction)의 크기 증가는 물론, 용량 구현이 가능한 내부전극의 형성 면적이 증가될 수 있으며, 이로 인해 중첩(overlap) 영역 증가로 동일 커패시터 크기 내에서 용량의 극대화가 가능해질 수 있다. 또한, 어쿠스틱 노이즈(acoustic noise) 감소 및 휨강도 등 특성 개선 효과를 확보할 수 있다.
그러나, 육면체의 바디(body)에서 실장면에만 외부전극이 구성됨으로써 발생하는 한계점이 있다. 구체적으로, 커패시터 로딩(loading)시 외부전극이 형성된 실장면 방향을 선별하여 로딩(loading) 해야 하므로, 생산 작업성과 함께 고객사의 사용 편리함이 감소할 수 있다. 또한, 종래 MLCC 대비 솔더링(soldering) 면적이 감소되어, 실장 기판과의 고착강도가 취약하다는 문제점이 발생할 수 있다.
따라서, 생산 작업성의 용이성과 실장 기판과의 고착강도를 개선할 수 있는 커패시터의 구조가 개발되어야 한다.
하기 선행기술문헌에 기재된 특허문헌들은 커패시터에 관한 설명이다.
일본공개특허공보 제2011-228326호 한국공개특허공보 제2015-0033520호
한편, 실장면에만 형성된 외부전극은 회로기판에 실장시 솔더링 면적 감소로 인한 고착 강도가 취약하다는 문제점이 있다.
본 개시의 여러 목적 중 하나는 바디의 단면에 더미 전극을 형성함으로써, 회로기판에 실장시 기판과의 고착강도를 개선할 수 있다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 제1면, 제2면 및 상기 제1면 및 제2면을 연결하는 제3면 및 제4면을 포함하며, 제2면에 노출되도록 형성된 제1 및 제2 리드부를 갖는 제1 및 제2 내부전극을 포함하는 바디, 바디의 제2면에 형성되며, 상기 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극 및 바디의 제3면 및 제4면에 형성되되 제2면과 접하는 모서리로부터 연장되어 형성된 더미 전극을 포함함으로써, 용량 극대화와 동시에 회로기판과의 고착강도를 향상시킬 수 있도록 하는 것이다.
본 개시의 일 실시 예에 따른 커패시터는 바디의 단면에 더미 전극을 형성시켜 용량 극대화와 동시에 회로기판에 실장시 기판과의 고착강도를 개선할 수 있으며, 커패시터 로딩 작업성 개선 및 용이성을 확보하도록 하는 것이다.
도 1은 본 개시의 일 실시 예에 따른 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 본 개시의 일 실시 예에 따른 바디의 분해도를 개략적으로 도시한 것이다.
도 3은 본 개시의 일 실시 예에 따른 바디의 사시도를 개략적으로 도시한 것이다.
도 4 및 5는 본 개시의 일 실시 예에 따른 바디의 정면도를 개략적으로 도시한 것이다.
도 6은 본 개시의 일 실시 예에 따른 커패시터의 제조방법에 대한 측면도를 개략적으로 도시한 것이다.
도 7은 본 개시의 일 실시 예에 따른 커패시터가 회로기판에 실장된 사시도를 개략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 보다 상세히 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
이하, 본 개시에 의한 커패시터에 대하여 설명한다.
도 1은 본 개시의 일 실시 예에 따른 커패시터의 사시도를 개략적으로 도시한 것이며, 도 2는 본 개시의 일 실시 예에 따른 바디의 분해도를 개략적으로 도시한 것이다.
도 1 및 2를 참조하면, 본 개시의 일 실시 예에 따른 커패시터(100)는 제1면(1), 제2면(2) 및 상기 제1면 및 제2면을 연결하는 제3면(3) 및 제4면(4)을 포함하며, 제2면(2)에 노출되도록 형성된 제1 및 제2 리드부(125, 126)를 갖는 제1 및 제2 내부전극(121, 122)을 포함하는 바디(110), 바디의 제2면(2)에 형성되며 제1 및 제2 내부전극(121, 122)과 각각 전기적으로 연결된 제1 및 제2 외부전극(131, 132) 및 바디의 제3면(3) 및 제4면(4)에 형성되되 제2면(2)과 접하는 모서리로부터 연장되어 형성된 더미 전극(140)을 포함한다.
상기 바디(110)는 폭(W) 방향으로 마주보는 제1면(1) 및 제2면(2)과, 유전체층의적층 방향(두께(T) 방향)으로 마주보는 제3면(3) 및 제4면(4)과 길이(L) 방향으로 마주보는 제5면(5) 및 제6면(6)을 포함하는 육면체 형상일 수 있으나, 이에 한정되는 것은 아니다.
상기 바디의 제1면 및 제2면은 상기 바디의 상면 및 하면에 각각 대응된다.
상기 바디는 상면, 하면 및 상기 상면과 하면을 연결하며 유전체층의 적층 방향으로 마주보는 양 단면을 포함하며, 하면에 노출되도록 형성된 제1 및 제2 리드부를 갖는 제1 및 제2 내부전극을 포함한다. 상기 바디의 하면은 상기 바디의 제2면에 대응되며, 회로기판의 실장 영역에 배치되는 실장면이 될 수 있다.
상기 바디(110)는 복수의 유전체층(111)이 적층되어 형성된다.
상기 바디(110)를 구성하는 복수의 유전체층은 소결된 상태로서, 인접하는 유전체층의 경계는 육안으로 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 유전체층의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 페로브스카이트(perovskite) 재료를 포함할 수 있다. 상기 페로브스카이트 재료는 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등 일 수 있다.
상기 바디(110)의 내부에는 내부전극(121, 122)이 형성된다. 상기 내부전극은 제1 극성의 제1 내부전극(121)과 제2 극성의 제2 내부전극(122)을 한 쌍으로 포함하며, 일 유전체층을 사이에 두고 서로 대향하도록 적층될 수 있다.
상기 제1 및 제2 내부전극(121, 122)은 커패시터의 실장면인 제2면에 수직으로 배치될 수 있다.
상기 제1 및 제2 내부전극(121, 122)은 금속 재료를 포함하는 도전성 페이스트에 의하여 형성될 수 있다. 상기 금속 재료는 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으나 이에 제한되는 것은 아니다.
상기 유전체층을 형성하는 유전체층 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 제1 및 제2 내부전극을 인쇄할 수 있다.
상기 제1 및 제2 내부전극이 인쇄된 유전체층을 번갈아가며 적층하고 소성하여 바디를 형성할 수 있다.
본 개시에서 제1 및 제2는 서로 다른 극성을 의미할 수 있다.
제1 및 제2 내부전극(121, 122)은 상기 바디의 제2면에 노출되도록 형성된 제1 및 제2 리드부(125, 126)를 가진다.
종래의 커패시터는 제1 및 제2 내부전극이 바디의 제1면 및 제2면을 연결하는 연결하는 양 측면으로 각각 노출된 구조였으나, 본 개시의 커패시터는 제1 및 제2 내부전극이 상기 바디의 제2면으로 노출되는 구조이다. 상기 구조는, 종래의 커패시터 대비 내부전극의 중첩되는 영역의 면적이 증가될수 있어, 커패시터의 고용량을 구현할 수 있다.
본 개시의 일 실시 형태에 따른 커패시터는 상기 내부전극이 수직 적층형일 수 있다.
상기 제1 및 제2 리드부(125, 126)는 제1 및 제2 내부전극이 형성하는 내부전극 패턴에서 폭(W) 방향으로 폭이 증가하여 바디의 제2면으로 노출된 영역을 의미할 수 있다. 상기 제1 및 제2 리드부는 상기 내부전극의 중첩되는 영역에서 폭이 증가되되 상기 내부전극의 중첩되는 영역보다 길이보다 길이가 작은 영역일 수 있다.
상기 제1 및 제2 내부전극(121, 122)은 중첩되는 영역(122, 132)에 의하여 정전용량을 형성하며, 서로 다른 극성의 제1 및 제2 외부전극(131, 132)과 연결되는 제1 및 제2 리드부(125, 126)는 중첩되는 영역을 가지지 않는다.
상기 제1 및 제2 리드부(125, 126)는 중첩되지 않고 절연되어 있으므로, 바디 제조를 위한 적층체의 절단 시 절단 스트레스에 의해 서로 대향하는 내부전극의 밀림 현상에 따른 내부전극 간 쇼트 불량을 개선할 수 있다.
도 2를 참조하면, 상기 제1 및 제2 내부전극(121, 122)의 제1 및 제2 리드부가 상기 바디(110)의 제2면, 즉 하면에 교대로 노출되고 있음을 알 수 있다.
또한, 상기 제1 및 제2 내부전극(121, 122)은 상기 바디(110)의 제2면의 모서리와 일정 거리 이격되어 있다.
도 1을 참조하면, 본 개시의 일 실시 형태에 따른 커패시터는 상기 바디의 제2면으로 인출된 제1 내부전극의 제1 리드부(125)와 연결되도록 형성된 제1 외부전극(131) 및 상기 바디의 제2면으로 인출된 제2 내부전극의 제2 리드부(126)와 연결되도록 형성된 제2 외부전극(132)을 포함한다. 즉, 상기 제1 및 제2 외부전극은 상기 바디의 제2면 즉, 하면에 형성될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 상기 바디의 제2면(2)과 제3면(3) 및 제4면(4)이 접하는 모서리까지 형성될 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 상기 바디의 제2면과 제5면 및 제6면이 접하는 모서리까지 형성되거나, 상기 모서리에서 이격되어 형성될 수 있다.
상기 제1 및 제2 외부전극(131, 132) 사이의 거리는 30~40μm 이상 일 수 있으며, 이로 인해 제1 및 제2 외부전극 간의 쇼트(short)를 방지할 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 금속 재료를 포함할 수 있다.
상기 금속 재료는 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 절연성 물질을 더 포함할 수 있으며, 예를 들어 상기 절연성 물질은 글라스일 수 있다.
상기 제1 및 제2 외부전극(131, 132)은 각각 제1 및 제2 리드부와 연결되기 위하여 상기 바디의 제2면(2)에 형성된다.
상기 제1 및 제2 외부전극이 상기 바디의 제2면에만 형성될 경우, 솔더 필렛(solder fillet)이 바디 대비 돌출되는 부분을 감소시킬 수 있으며, 상기 돌출되는 부분이 감소된 영역만큼의 커패시터의 사이즈를 증가시킬 수 있다. 이로 인해, 동일 사이즈 대비 용량 극대화 효과를 얻을 수 있다. 그러나, 바디의 제2면에만 형성된 제1 및 제2 외부전극을 포함하는 커패시터의 경우, 솔더 필렛과 접하는 면적이 감소되어 회로기판과의 고착강도가 취약하다는 단점이 있다.
도 3은 본 개시의 일 실시 예에 따른 바디의 사시도를 개략적으로 도시한 것이며, 도 4 및 5는 본 개시의 일 실시 예에 따른 바디의 정면도를 개략적으로 도시한 것이다.
도 3 내지 5를 참조하면, 본 개시의 일 실시 형태에 따른 커패시터는 상기 바디의 제3면(3) 및 제4면(4)에 형성되되 상기 바디의 제2면(2)과 접하는 모서리로부터 연장되어 형성된 더미 전극(140)을 포함한다. 즉, 상기 더미 전극은 상기 바디의 양 단면에 형성된다.
상기 더미 전극을 포함함으로써, 상기 바디의 표면에 도전성 재료가 형성된 면적이 증가할 수 있어 도금층 형성이 용이하며, 이로 인해 커패시터의 용량 극대화와 동시에 회로기판과의 고착강도를 향상시킬 수 있다. 또한, 커패시터 로딩시 작업성 개선 및 용이성이 향상될 수 있다.
상기 더미 전극(140)은 상기 제1 및 제2 내부전극과 동일한 재료로 이루어질 수 있으며, 예를 들면 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으나 이에 제한되는 것은 아니다.
상기 더미 전극(140)이 내부전극과 동일한 재료로 이루어질 경우, 공정 진행시 상기 바디의 상면 및 하면에 내부전극용 도전성 페이스트를 인쇄함으로써 더미 전극을 형성시킬 수 있다.
상기 더미 전극(140)은 도금층을 형성하기 위한 씨드층(seed layer)의 역할을 할 수 있다. 즉, 상기 도금층은 상기 제1 및 제2 외부전극 및 더미 전극 상에 형성된다.
상기 도금층은 상기 제1 및 제2 외부전극 외에 상기 바디의 제3면 및 제4면 상에 도금층이 형성될 수 있으며, 커패시터 실장시 솔더 필렛과 접하는 면적이 증가시켜 고착강도를 개선할 수 있다.
상기 바디의 제2면에 형성된 제1 및 제2 외부전극(131, 132)은 실제 외부와 전기적으로 연결되는 전극 역할을 하는 것이며, 상기 바디의 제3면 및 제4면에 형성된 더미 전극(140)은 최소한의 두께로 형성되어 회로기판 실장시 고착강도를 개선하는 역할을 할 수 있다.
상기 더미 전극(140)은 상기 내부전극과 직접적으로 연결되지 않으며, 상기 제1 외부전극 또는 제2 외부전극을 통하여 상기 내부전극과 간접적으로 연결된다.
도 3을 참조하면, 상기 더미 전극(140)은 상기 바디의 제3면 및 제4면의 일부에 형성될 수 있다.
상기 더미 전극(140)은 상기 바디의 제3면(3) 및 제4면(4)에서 상기 제1 및 제2 외부전극(131, 132)의 단부와 대응되는 위치에 형성될 수 있다.
상기 더미 전극(140)은 상기 제1 및 제2 외부전극과 인접한 영역에 형성되며, 이후에 도금층 형성시 상기 제1 및 제2 외부전극과 더미 전극 상에 형성된 도금층이 하나의 도금층으로 형성될 수 있도록 하는 것이다.
상기 더미 전극(140)은 상기 바디의 제3면 및 제4면 중 적어도 하나의 면에 2개 이하로 형성될 수 있다. 상기 더미 전극(140)은 상기 바디의 제3면 및 제4면 각각 2개씩 형성될 수 있으며, 상기 제3면 및 제4면에 각각 1개씩 형성될 수 있다.
도 3의 (b)를 참조하면, 상기 바디의 제3면 및 제4면에 각각 하나의 더미 전극(140)이 형성되는 경우, 예를 들면 상기 바디의 제3면에서 하나의 더미 전극이 상기 제2 외부전극과 대응하는 위치에 형성되면, 상기 바디의 제4면에서 다른 하나의 더미 전극이 제1 외부전극과 대응하는 위치에 형성될 수 있다. 즉, 상기 바디의 제3면 및 제4면에 형성된 각각의 더미 전극은 대각선으로 대향하여 배치될 수 있다.
상기 더미 전극(140)에서 상기 바디의 제3면에 형성된 더미 전극과 상기 바디의 제4면에 형성된 더미 전극은 서로 다른 형상을 가질 수 있다.
도 3의 (d)를 참조하면, 상기 제3면에 형성된 더미 전극은 삼각형의 형상을 가질 수 있으며, 상기 제4면에 형성된 더미 전극은 사각형의 형상을 가질 수 있음을 나타낸다.
상기 더미 전극이 삼각형 형상을 가질 경우, 상기 더미 전극의 한변이 상기 바디의 제2면과 제3면 및 제4면과 접하는 모서리에 형성된다. 즉, 상기 바디의 제2면과 제3면 및 제4면과 접하는 모서리는 상기 제1 및 제2 외부전극과 인접한 영역에 해당한다.
도 4를 참조하면, 상기 바디의 폭을 Lt, 상기 바디의 제2면과 접하는 모서리에 형성된 상기 더미 전극의 길이를 La라 하면, 10μm≤La≤(Lt/2)-10μm일 수 있다. 또한, 상기 바디의 폭을 Wt, 상기 더미 전극의 폭을 Wa라 하면, 10μm≤Wa≤Wt일 수 있다.
상기 모서리에 형성된 상기 더미 전극의 길이 및 폭(La, Wa)이 10μm 이상을 만족하면, 상기 제1 및 제2 외부전극과 인접한 영역에서 도전성 재료가 형성된 면적이 증가시킬 수 있다.
상기 더미 전극이 상기 바디의 제3면 및 제4면에 각각 2개씩 형성될 수 있으며, 상기 더미 전극 간에 전극 산포로 인한 쇼트(short) 불량이 발생할 수 있으므로, La는 (Lt/2)-10μm 이하일 수 있다.
구분 Wa(μm) La(μm) 커패시터의 고착강도 불량률(%)
1* 10 1 2.5
2* 10 5 1.8
3 10 10 0.0
4 10 50 0.0
5 10 100 0.0
6* 1 10 1.6
7* 5 10 1.9
8 10 10 0.0
9 50 10 0.0
10 100 10 0.0
*: 비교예
상기 표 1은 커패시터의 La와 Wa에 따른 고착강도의 불량률을 나타낸 것이다. 커패시터의 고착강도의 기준은 커패시터 사이즈에 따라 다를 수 있으며, 예를 들면 커패시터 사이즈 0603(L: 0.6 mm, W: 0.3mm)에서는 고착강도의 기준이 300gf일 수 있다.
상기 표 1을 참조하면, La 및 Wa가 10μm 보다 작은 경우 고착강도 불량률이 발생하는 것을 알 수 있다. 즉, 상기 더미 전극을 형성하더라고 길이와 폭, 즉 도금층을 형성할 면적이 크지 않아, 고착강도 불량이 발생한 것을 알 수 있다.
도 5를 참조하면 상기 바디의 제3면에 형성된 더미 전극에 대하여 설명하지만 이는 상기 바디의 제3면에 형성된 더미 전극에 한정되는 것이 아니라 상기 바디의 제4면에 형성된 더미 전극에 적용된다.
상기 더미 전극(140)은 삼각형(도 5의 (d)), 사각형((도 5의 (a, b, e, f)) 및 사다리꼴(도 5의 (c)) 중 적어도 하나의 형상을 가질 수 있다.
상술한 바와 같이, 상기 바디의 제3면 또는 제4면에는 하나 또는 두 개의 더미 전극이 형성될 수 있으며, 상기 더미 전극의 폭은 10μm 이상일 수 있다.
상기 더미 전극(140)은 상기 바디의 길이방향으로 상기 바디의 제3면(3)과 상기 바디의 제5면(5) 및 제6면(6)과 접하는 모서리까지 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 더미 전극(140)은 상기 내부전극과 동일한 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 더미 전극은 상기 바디의 제3면 및 제4면에 도금층이 형성될 수 있도록 씨드 역할을 하는 것으로, 최소한의 두께로 형성될 수 있다.
상기 도금층은 상기 더미 전극 및 제1 및 제2 외부전극을 덮도록 형성되며, 이로 인해, 커패시터의 용량 구현과 함께 고착강도를 증가시킬 수 있어, 어쿠스틱 노이즈를 감소시킬 수 있다.
도 7은 본 개시의 일 실시 예에 따른 커패시터가 회로기판에 실장된 사시도를 개략적으로 도시한 것이다.
도 7을 참조하면, 상기 제1 및 제2 외부전극(131, 132) 및 상기 더미 전극(140) 상에 도금층(151, 152)이 형성된다. 외부전극 상에 형성된 도금층과 더미 전극 상에 형성된 도금층은 하나의 연결된 층으로 형성되며, 그 두께는 1~10μm일 수 있다.
상기 도금층(150)은 상기 제1 및 제2 외부전극(131, 132) 및 상기 더미 전극(140)의 표면에 균일한 두께로 형성될 수 있다. 즉, 상기 도금층(150)은 상기 바디의 제2면에서 제3면 면 제4면까지 연장 형성된 형태일 수 있다. 이로 인해, 커패시터의 외관 보호 및 회로기판의 고착강도를 개선할 수 있다.
상기 도금층(151, 152)은 회로기판 실장시 솔더 필렛과의 접합을 위한 것일 수 있다.
상기 도금층(151, 152)은 니켈(Ni), 주석(Sn), 또는 이들의 합금일 수 있으나, 이에 제한되는 것은 아니다.
이하, 본 개시에 의한 커패시터 제조방법에 대하여 설명한다.
도 6은 본 개시의 일 실시 예에 따른 커패시터의 제조방법에 대한 측면도를 개략적으로 도시한 것이다.
도 6을 참조하면, 본 개시의 일 실시 예에 따른 커패시터의 제조방법은 내부전극 패턴이 형성된 복수의 유전체층을 적층 및 소성하여, 제1면, 제2면 및 상기 제1면 및 제2면을 연결하는 제3면 및 제4면을 포함하고, 상기 제2면에 내부전극 패턴의 일부가 노출되며, 상기 제3면 및 제4면에 더미 전극 패턴(140)이 배치된 바디(110)를 얻는 단계 및 바디의 제2면에 외부전극 페이스트(131, 132)를 도포하는 단계를 포함한다.
상기 적층체는 상부에 내부전극 패턴이 형성된 복수개의 유전체층과 더미 전극 패턴이 형성된 유전체층을 적층하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 더미 전극 패턴은 상기 내부전극 패턴이 형성된 복수개의 유전체층이 적층된 적층체의 제3면 및 제4면에 도전성 페이스트를 도포하여 형성될 수도 있다. 상기 더미 전극 패턴이 형성된 유전체층은 커버층일 수 있다.
상기 내부전극 패턴은 상기 적층체의 제2면에 노출되도록 형성되며, 상기 더미 전극 패턴은 상기 적층체의 제3면 및 제4면 상에 배치된다. 이후에 적층체를 소성하여 바디를 얻는다.
상기 외부전극(131, 132)을 형성하는 방법은 상기 바디의 제2면에 노출된 내부전극 패턴과 전기적으로 연결되도록 외부전극 페이스트를 도포하여 형성할 수 있다.
상기 외부전극 페이스트는 양각 및 음각 지그를 이용하여 도포되거나 휠 타입(wheel type) 설비 또는 스크린 인쇄 공법으로 인쇄될 수 있다.
상기 외부전극(131, 132)을 형성한 후, 상기 바디 및 외부전극을 소성하여 외부전극과 내부전극이 연결된 바디(110)를 얻을 수 있다.
도 6의 (a)를 참조하면, 상기 더미 전극 패턴(140)이 형성된 적층체를 소성하여 바디를 얻는다.
상기 더미 전극 패턴(140)은 상기 내부전극 패턴과 동일한 도전성 페이스트를 스크린 인쇄를 상기 적층체의 제3면 및 제4면에 도포함으로써 형성될 수 있다.
상기 더미 전극 패턴을 형성한 이후에 상기 내부전극 패턴과 상기 더미 전극 패턴을 동시에 소성하여 제3면 및 제4면에 더미 전극 패턴이 형성된 바디(110)를 얻는다. 상기 더미 전극 패턴은 상기 바디의 양 단면에 형성된다.
상기 더미 전극 패턴(140)은 상기 바디의 제2면과 상기 제3면 및 제4면과 접하는 모서리로부터 연장되어 형성될 수 있다.
상기 더미 전극 패턴(140)은 상기 내부전극과 전기적으로 연결되지 않으며, 이후에 도금층 형성시 씨드층의 역할을 할 수 있다.
다음, 도 6의 (b)를 참조하면, 상기 더미 전극 패턴이 형성된 바디에 외부전극 페이스트를 도포한다.
상기 외부전극 페이스트는 상기 바디(110)의 제2면과 제3면 및 제4면이 접하는 모서리까지 도포될 수 있다. 즉, 상기 외부전극 페이스트는 상기 바디의 하면에 도포될 수 있다.
상기 외부전극 페이스트는 상기 더미 전극 패턴(140)과 인접하도록 형성될 수 있다.
이후에, 소성과정을 거쳐 외부전극(131, 132)과 내부전극이 연결된 바디(110)를 얻을 수 있다.
다음, 도 6의 (c)를 참조하면, 상기 더미 전극 패턴(140) 및 외부전극(131, 132)이 형성된 바디(110)에 도금층(150)을 형성한다.
상기 도금층(150)은 상기 더미 전극 패턴(140) 및 외부전극(131, 132)의 표면을 따라 형성될 수 있다. 상기 더미 전극 패턴 상에 형성된 도금층과 상기 외부전극 상에 형성된 도금층은 하나의 층으로서 형성된다.
즉, 상기 도금층(150)은 상기 바디의 제2면으로부터 상기 바디의 제3면 및 제4면에 연장되도록 형성될 수 있다.
상기 도금층(150)은 니켈(Ni), 주석(Sn), 또는 이들의 합금일 수 있으나, 이에 제한되는 것은 아니다.
본 개시는 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 개시의 범위에 속한다고 할 것이다.
100: 커패시터
110: 바디
121, 122: 제1 및 제2 내부전극
131, 132: 제1 및 제2 외부전극
140: 더미 전극

Claims (16)

  1. 제1면, 제2면 및 상기 제1면 및 제2면을 연결하는 제3면 및 제4면을 포함하며, 상기 제2면에 노출되도록 형성된 제1 및 제2 리드부를 갖는 제1 및 제2 내부전극을 포함하는 바디;
    상기 바디의 제2면에 형성되며, 상기 제1 및 제2 리드부과 각각 전기적으로 연결된 제1 및 제2 외부전극; 및
    상기 바디의 제3면 및 제4면에 형성되되, 상기 제2면과 접하는 모서리로부터 연장되어 형성된 더미 전극;을 포함하는 커패시터.
  2. 제1항에 있어서,
    상기 더미 전극은 상기 제1 및 제2 내부전극과 동일한 재료로 이루어진 커패시터.
  3. 제1항에 있어서,
    상기 더미 전극은 상기 제1 및 제2 외부전극의 단부와 대응되는 위치에 형성된 커패시터.
  4. 제1항에 있어서,
    상기 더미 전극은 상기 제3면 및 제4면 중 적어도 하나의 면에 2개 이하로 형성된 커패시터.
  5. 제1항에 있어서,
    상기 바디의 폭을 Lt, 상기 바디의 제2면과 접하는 모서리에 형성된 상기 더미 전극의 길이를 La라 하면, 10μm≤La≤(Lt/2)-10μm인 커패시터.
  6. 제1항에 있어서,
    상기 바디의 폭을 Wt, 상기 더미 전극의 폭을 Wa라 하면, 10μm≤Wa≤Wt인 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 외부전극은 상기 바디의 제2면과 제3면 및 제4면이 접하는 모서리까지 형성된 커패시터.
  8. 제1항에 있어서,
    상기 더미 전극은 삼각형, 사각형 및 사다리꼴 중 적어도 하나의 형상을 갖는 커패시터.
  9. 제1항에 있어서,
    상기 더미 전극에서 상기 제3면에 형성된 더미 전극과 상기 제4면에 형성된 더미 전극은 서로 다른 형상을 갖는 커패시터.
  10. 내부전극 패턴이 형성된 복수의 유전체층을 적층 및 소성하여, 제1면, 제2면 및 상기 제1면 및 제2면을 연결하는 제3면 및 제4면을 포함하고, 상기 제2면에 내부전극 패턴의 일부가 노출되며, 상기 제3면 및 제4면에 더미 전극 패턴이 배치된 바디를 얻는 단계; 및
    상기 바디의 제2면에 상기 내부전극 패턴의 노출부와 전기적으로 연결되도록 외부전극 페이스트를 도포하는 단계;를 포함하는 커패시터의 제조방법.
  11. 제10항에 있어서,
    상기 더미 전극 패턴은 상기 내부전극 패턴과 동일한 도전성 페이스트로 형성된 커패시터의 제조방법.
  12. 제10항에 있어서,
    상기 바디의 폭을 Lt, 상기 바디의 제2면과 접하는 모서리에 형성된 상기 더미 전극 패턴의 길이를 La라 하면, 10μm≤La≤(Lt/2)-10μm인 커패시터의 제조방법.
  13. 제10항에 있어서,
    상기 바디의 폭을 Wt, 상기 더미 전극 패턴의 폭을 Wa라 하면, 10μm≤Wa≤Wt인 커패시터의 제조방법.
  14. 제10항에 있어서,
    상기 외부전극 페이스트는 상기 바디의 제2면과 제3면 및 제4면이 접하는 모서리까지 도포된 커패시터의 제조방법.
  15. 제10항에 있어서,
    상기 더미 전극 패턴은 삼각형, 사각형 및 사다리꼴 중 적어도 하나의 형상을 갖는 커패시터의 제조방법.
  16. 제10항에 있어서,
    상기 더미 전극에서 상기 제3면에 형성된 더미 전극과 상기 제4면에 형성된 더미 전극은 서로 다른 형상을 갖는 커패시터의 제조방법.
KR1020160033906A 2016-03-22 2016-03-22 커패시터 및 그 제조방법 KR102466203B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020160033906A KR102466203B1 (ko) 2016-03-22 2016-03-22 커패시터 및 그 제조방법
US15/296,695 US10062506B2 (en) 2016-03-22 2016-10-18 Capacitor and method of manufacturing same
JP2016207287A JP7103573B2 (ja) 2016-03-22 2016-10-21 キャパシタ及びその製造方法
US15/944,376 US10978250B2 (en) 2016-03-22 2018-04-03 Method of manufacturing capacitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160033906A KR102466203B1 (ko) 2016-03-22 2016-03-22 커패시터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20170109823A true KR20170109823A (ko) 2017-10-10
KR102466203B1 KR102466203B1 (ko) 2022-11-11

Family

ID=59896576

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160033906A KR102466203B1 (ko) 2016-03-22 2016-03-22 커패시터 및 그 제조방법

Country Status (3)

Country Link
US (2) US10062506B2 (ko)
JP (1) JP7103573B2 (ko)
KR (1) KR102466203B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200048970A (ko) * 2018-10-31 2020-05-08 삼성전기주식회사 전자 부품

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015214627A1 (de) * 2015-07-31 2017-02-02 BSH Hausgeräte GmbH Verbinden thermisch aufgespritzter Schichtstrukturen von Heizeinrichtungen
US10778692B2 (en) 2018-04-25 2020-09-15 Open Text Sa Ulc Systems and methods for role-based permission integration
JP2022166463A (ja) * 2021-04-21 2022-11-02 太陽誘電株式会社 セラミック電子部品および実装基板
KR20230102299A (ko) * 2021-12-30 2023-07-07 삼성전기주식회사 세라믹 전자부품

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011228326A (ja) 2010-04-15 2011-11-10 Murata Mfg Co Ltd 電子部品
JP2013004569A (ja) * 2011-06-13 2013-01-07 Tdk Corp 積層コンデンサ及び積層コンデンサの製造方法
KR20150033520A (ko) 2013-09-24 2015-04-01 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10289837A (ja) * 1997-04-15 1998-10-27 Murata Mfg Co Ltd 積層電子部品
JP2003007566A (ja) * 2001-06-25 2003-01-10 Kyocera Corp 積層型電子部品
KR101548774B1 (ko) 2011-08-26 2015-08-31 삼성전기주식회사 적층 세라믹 커패시터
US9627142B2 (en) 2013-09-24 2017-04-18 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor and board for mounting of the same
JP2014239204A (ja) * 2014-01-31 2014-12-18 株式会社村田製作所 電子部品及び電子部品の実装構造体
KR102076150B1 (ko) * 2014-05-02 2020-02-11 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
US9922770B2 (en) * 2014-12-26 2018-03-20 Taiyo Yuden Co., Ltd. Through-type multilayer ceramic capacitor
JP2017103375A (ja) * 2015-12-03 2017-06-08 株式会社村田製作所 積層セラミック電子部品

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011228326A (ja) 2010-04-15 2011-11-10 Murata Mfg Co Ltd 電子部品
JP2013004569A (ja) * 2011-06-13 2013-01-07 Tdk Corp 積層コンデンサ及び積層コンデンサの製造方法
KR20150033520A (ko) 2013-09-24 2015-04-01 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200048970A (ko) * 2018-10-31 2020-05-08 삼성전기주식회사 전자 부품

Also Published As

Publication number Publication date
KR102466203B1 (ko) 2022-11-11
JP2017175105A (ja) 2017-09-28
US20180226192A1 (en) 2018-08-09
JP7103573B2 (ja) 2022-07-20
US10062506B2 (en) 2018-08-28
US10978250B2 (en) 2021-04-13
US20170278631A1 (en) 2017-09-28

Similar Documents

Publication Publication Date Title
KR101867982B1 (ko) 커패시터 및 그 실장 기판
KR101548859B1 (ko) 적층 세라믹 전자부품 및 그 실장 기판
KR101376921B1 (ko) 적층 세라믹 커패시터 및 그 제조방법
KR102004776B1 (ko) 적층 세라믹 전자부품 및 그 실장 기판
KR101792282B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 회로기판
KR20170098560A (ko) 적층 세라믹 전자부품 및 그 제조 방법
KR20180007865A (ko) 적층형 커패시터 및 그 실장 기판
KR20140081360A (ko) 적층 세라믹 커패시터, 그 제조방법 및 적층 세라믹 커패시터가 실장된 회로기판
KR102466203B1 (ko) 커패시터 및 그 제조방법
US10187994B2 (en) Capacitor and method of manufacturing the same
JP6879620B2 (ja) 積層セラミックキャパシタ及びその実装基板
US11145464B2 (en) Multilayer ceramic capacitor and method of manufacturing the same
KR101813365B1 (ko) 적층형 커패시터 및 그 실장 기판
KR20180068911A (ko) 커패시터 및 그 실장 기판
KR101792396B1 (ko) 커패시터 및 그 제조방법
KR102048155B1 (ko) 적층 세라믹 전자부품
KR102483617B1 (ko) 적층형 전자 부품
US20230162922A1 (en) Multilayer ceramic capacitor
KR20190116171A (ko) 적층형 전자 부품
WO2017204338A1 (ja) 積層型コンデンサ
US11776743B2 (en) Multilayer capacitor and board having the same mounted thereon
KR102004809B1 (ko) 적층 세라믹 커패시터, 및 그 제조방법
KR20210032890A (ko) 적층형 커패시터
KR102067178B1 (ko) 적층 세라믹 전자 부품 및 그 실장 기판
JP2022083958A (ja) 積層型キャパシター及びその実装基板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant