KR20150033520A - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

적층 세라믹 커패시터 및 그 실장 기판 Download PDF

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KR20150033520A
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Abstract

본 발명은 복수의 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 폭 방향 제1 측면으로 노출되는 제1 인출부를 가지는 제1 내부전극과 상기 세라믹 본체의 폭 방향 제1 측면으로 노출되되 상기 제1 인출부와 소정의 간격 이격된 제3 인출부를 가지는 제2 내부전극; 및 상기 세라믹 본체의 폭 방향 제1 측면에 배치되며, 상기 제1 및 제3 인출부와 각각 연결되는 제1 내지 제3 외부전극;을 포함하며, 상기 제1 인출부와 제3 인출부 사이의 거리를 a, 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 인출부까지의 거리를 b, 상기 제3 인출부의 상기 세라믹 본체의 길이 방향 길이를 G1 및 제1 인출부의 상기 세라믹 본체의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
최근 전자 제품의 소형화, 고용량화됨에 따라 전자 제품에 사용되는 전자 부품도 소형화, 고용량화가 요구되고 있다. 이에 따라 적층형 세라믹 전자 부품에 대한 수요가 증대되고 있다.
적층 세라믹 커패시터의 경우 등가 직렬 인덕턴스(Equivalent Series Inductance, 이하 “ESL”)가 커지면 전자 제품의 성능이 저하될 수 있으며, 전자 부품이 소형화, 고용량화 될수록 ESL의 증가가 전자 부품의 성능 저하에 미치는 영향은 상대적으로 커진다.
소위 “LICC(Low Inductance Chip Capacitor)”는 외부 단자 간의 거리를 감소시켜 전류 흐름의 경로를 감소시키고 이로 인하여 커패시터의 인덕턴스를 줄이기 위한 것이다.
한편, 상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
이러한 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에서 압전 현상이 발생하여 진동이 나타날 수 있다.
이러한 진동은 적층 세라믹 커패시터의 솔더를 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 방사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.
상기 진동음은 사람에게 불쾌감을 주는 20 내지 20000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
상기 어쿠스틱 노이즈를 감소하기 위한 적층 세라믹 커패시터에 대한 연구는 여전히 요구되는 실정이다.
한국공개특허 제2008-0110180호
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
본 발명의 일 실시형태는 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 일 측면으로 노출되는 제1 노이즈 조절부를 가지는 제1 내부전극과 상기 세라믹 본체의 상기 일 측면으로 노출되되 상기 제1 노이즈 조절부와 소정의 간격 이격된 제3 노이즈 조절부를 가지는 제2 내부전극 및 상기 세라믹 본체의 상기 일 측면에 배치되며, 상기 제1 및 제3 노이즈 조절부와 각각 연결되는 제1 내지 제3 외부전극을 포함하며, 상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리와 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리 및 상기 제1 노이즈 조절부와 제3 노이즈 조절부의 상기 세라믹 본체의 길이 방향 길이를 조절하여 어쿠스틱 노이즈를 조절하는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 실시형태는 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 폭 방향 제1 측면으로 노출되는 제1 인출부를 가지는 제1 내부전극과 상기 세라믹 본체의 폭 방향 제1 측면으로 노출되되 상기 제1 인출부와 소정의 간격 이격된 제3 인출부를 가지는 제2 내부전극과 상기 세라믹 본체의 폭 방향 제1 측면에 배치되며, 상기 제1 및 제3 인출부와 각각 연결되는 제1 내지 제3 외부전극을 포함하며, 상기 제1 인출부와 제3 인출부 사이의 거리를 a, 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 인출부까지의 거리를 b, 상기 제3 인출부의 상기 세라믹 본체의 길이 방향 길이를 G1 및 제1 인출부의 상기 세라믹 본체의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족하는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 실시형태는 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 두께 방향 제2 주면으로 노출되는 제1 인출부를 가지는 제1 내부전극과 상기 세라믹 본체의 두께 방향 제2 주면으로 노출되되 상기 제1 인출부와 소정의 간격 이격된 제3 인출부를 가지는 제2 내부전극과 상기 세라믹 본체의 두께 방향 제2 주면에 배치되며, 상기 제1 및 제3 인출부와 각각 연결되는 제1 내지 제3 외부전극을 포함하며, 상기 제1 인출부와 제3 인출부 사이의 거리를 a, 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 인출부까지의 거리를 b, 상기 제3 인출부의 상기 세라믹 본체의 길이 방향 길이를 G1 및 제1 인출부의 상기 세라믹 본체의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족하는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 실시형태는 상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판과 상기 인쇄회로기판 위에 설치된 상기 적층 세라믹 커패시터를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
본 발명에 따르면 외부전극 사이의 길이가 짧아서 적층 세라믹 커패시터에서 발생된 진동의 기판 전달이 저하되어, 어쿠스틱 노이즈(acoustic noise)를 감소시킬 수 있다.
또한, 본 발명에 따른 적층 세라믹 커패시터를 기판에 실장시 실장 면적을 줄일 수 있는 효과가 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 도 1의 세라믹 본체를 나타낸 모식도이다.
도 3은 도 2의 분해 사시도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 6은 도 4 및 도 5의 분해 사시도이다.
도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 8은 도 7의 세라믹 본체를 나타낸 모식도이다.
도 9는 도 8의 분해 사시도이다.
도 10은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 11은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 12는 도 10 및 도 11의 분해 사시도이다.
도 13은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 14는 도 7의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.
적층 세라믹 커패시터
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 복수의 유전체층을 포함하는 세라믹 본체와 상기 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 일 측면으로 노출되는 제1 노이즈 조절부를 가지는 제1 내부전극과 상기 세라믹 본체의 상기 일 측면으로 노출되되 상기 제1 노이즈 조절부와 소정의 간격 이격된 제3 노이즈 조절부를 가지는 제2 내부전극 및 상기 세라믹 본체의 상기 일 측면에 배치되며, 상기 제1 및 제3 노이즈 조절부와 각각 연결되는 제1 내지 제3 외부전극을 포함하며, 상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리와 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리 및 상기 제1 노이즈 조절부와 제3 노이즈 조절부의 상기 세라믹 본체의 길이 방향 길이를 조절하여 어쿠스틱 노이즈를 조절한다.
본 발명의 일 실시형태에 따르면, 상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리와 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리 및 상기 제1 노이즈 조절부와 제3 노이즈 조절부의 상기 세라믹 본체의 길이 방향 길이를 조절함으로써, 상기 적층 세라믹 커패시터를 인쇄회로기판에 실장 후 전압 인가시 어쿠스틱 노이즈를 저감할 수 있다.
특히, 상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리는 등가 직렬 인덕턴스(ESL) 값과 어쿠스틱 노이즈 증감과 관련이 있다.
또한, 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리는 그 값에 따라 어쿠스틱 노이즈가 증감될 수 있다.
또한, 상기 제1 노이즈 조절부와 제3 노이즈 조절부의 상기 세라믹 본체의 길이 방향 길이는 그 값에 따라 어쿠스틱 노이즈와 등가 직렬 인덕턴스(ESL)의 증감에 영향을 미칠 수 있다.
즉, 본 발명의 일 실시형태에 따르면 상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리와 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리 및 상기 제1 노이즈 조절부와 제3 노이즈 조절부의 상기 세라믹 본체의 길이 방향 길이를 조절함으로써, 상기 적층 세라믹 커패시터의 등가 직렬 인덕턴스를 줄이고, 어쿠스틱 노이즈를 저감할 수 있다.
상기 제1 내부전극은 상기 세라믹 본체의 상기 일 측면과 마주보는 타 측면으로 노출되는 제2 노이즈 조절부를 더 포함하며, 상기 제2 내부전극은 상기 세라믹 본체의 상기 타 측면으로 노출되되 상기 제2 노이즈 조절부와 일정거리 이격되어 배치된 제4 노이즈 조절부를 더 포함할 수 있다.
상기 세라믹 본체의 상기 타 측면에는 절연층이 더 배치될 수 있다.
상기 세라믹 본체의 상기 타 측면에 배치되며, 상기 제2 및 제4 노이즈 조절부와 각각 연결되는 제4 내지 제6 외부전극을 더 포함할 수 있다.
상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리를 a, 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리를 b, 상기 제3 노이즈 조절부의 상기 세라믹 본체의 길이 방향 길이를 G1 및 제1 노이즈 조절부의 상기 세라믹 본체의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족할 수 있다.
이하에서는, 상기 본 발명의 일 실시형태의 다양한 변형예에 대하여 도면을 참조하여 설명하나, 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 본체를 나타낸 모식도이다.
도 3은 도 2의 분해 사시도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(1)는 복수의 유전체층(11)을 포함하는 세라믹 본체(10)와 상기 세라믹 본체(10)의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체(10)의 두께 방향 제2 주면(S2)으로 노출되는 제1 인출부(21a, 21a')를 가지는 제1 내부전극(21)과 상기 세라믹 본체(10)의 두께 방향 제2 주면(S2)으로 노출되되 상기 제1 인출부(21a, 21a')와 소정의 간격 이격된 제3 인출부(22a)를 가지는 제2 내부전극(22) 및 상기 세라믹 본체(10)의 두께 방향 제2 주면(S2)에 배치되며, 상기 제1 및 제3 인출부(21a, 21a', 22a)와 각각 연결되는 제1 내지 제3 외부전극(31, 32, 33)을 포함하며, 상기 제1 인출부(21a, 21a')와 제3 인출부(22a) 사이의 거리를 a, 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a, 21a')까지의 거리를 b, 상기 제3 인출부(22a)의 상기 세라믹 본체(10)의 길이 방향 길이를 G1 및 제1 인출부(21a, 21a')의 상기 세라믹 본체(10)의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족한다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
도 2를 참조하면, 본 발명의 일 실시형태에서, 세라믹 본체(10)는 서로 대향하는 제1 주면(S1) 및 제2 주면(S2)과 상기 제1 주면 및 제2 주면을 연결하는 폭 방향 제1 측면(S5), 제2 측면(S6) 및 길이 방향 제1 측면(S3) 및 제2 측면(S4)을 가진다. 상기 세라믹 본체(10)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
도 3을 참조하면, 상기 유전체층(11)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층(11)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 유전체층(11) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.
상기 유전체층(11)의 두께는 특별히 제한되는 것은 아니며, 예를 들어 3μm 이하일 수 있다.
상기 제1 및 제2 내부전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 제1 내부전극 및 제2 내부전극(21, 22)은 상기 유전체층(11)을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 본체(10)의 두께 방향 제2 주면(S2)으로 교대로 노출될 수 있다.
상기 제1 및 제2 내부 전극(21, 22)은 이웃하는 내부 전극과 중첩되어 용량 형성에 기여하는 용량부 및 상기 용량부의 일부가 연장되어 상기 세라믹 본체의 외부로 인출되는 인출부를 포함할 수 있다.
상기 인출부는 특별히 제한되는 것은 아니나, 예를 들어 상기 용량부를 구성하는 내부전극의 상기 세라믹 본체(10)의 길이 방향 길이에 비하여 더 짧은 길이를 가질 수 있다.
상기 제1 내부전극(21)은 상기 세라믹 본체(10)의 두께 방향 제2 주면(S2)으로 노출되는 제1 인출부(21a, 21a')를 가질 수 있다.
또한, 상기 제1 내부전극(21)은 상기 세라믹 본체(10)의 길이 방향 제1, 제2 측면(S3, S4)으로부터 일정거리 이격되어 배치될 수 있다.
상기 제1 내부전극(21)이 상기 세라믹 본체(10)의 길이 방향 제1, 제2 측면(S3, S4)으로부터 일정거리 이격되어 배치된다는 것은, 상기 제1 내부전극(21)이 상기 제1, 제2 측면(S3, S4)으로 노출되지 않아 절연된 상태를 의미한다.
한편, 상기 제2 내부전극(22)은 상기 세라믹 본체(10)의 두께 방향 제2 주면(S2)으로 노출되되 상기 제1 인출부(21a, 21a')와 소정의 간격 이격된 제3 인출부(22a)를 가질 수 있다.
상기 "소정의 간격 이격된"이라는 의미는 서로 중첩되지 않아 절연된 상태를 의미하며, 이하에서는 동일한 의미로 사용된다.
또한, 상기 제2 내부전극(22)은 상기 세라믹 본체(10)의 길이 방향 제1, 제2 측면(S3, S4)으로부터 일정거리 이격되어 배치될 수 있다.
상기 제1 인출부(21a, 21a')는 상기 제3 인출부(22a)와 각각 이격되어 형성되는 2개의 인출부로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 도 1 내지 도 3에 도시된 바와 같이 상기 제1 및 제2 내부전극(21, 22)이 상기 세라믹 본체(10)의 두께 방향 제2 주면(S2)에 수직으로 적층된 수직 적층형 세라믹 커패시터일 수 있으며, 3단자일 수 있으나 이에 제한되는 것은 아니다.
즉, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 세라믹 본체 내에 적층된 내부전극이 기판의 실장면에 대하여 수직으로 적층된 형태일 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(1)는 상술한 바와 같이 수직 적층형 세라믹 커패시터이기 때문에, 기판에 실장시 전류 경로가 짧아지므로 등가 직렬 인덕턴스(ESL)가 더욱 낮아지는 효과가 있다.
구체적으로, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(1)를 기판에 실장시, 별도의 전류 경로 없이 회로 기판의 전극 패드로부터 외부전극의 두께를 통해 내부 전극으로 직접 전류가 흐를 수 있다.
따라서, 후술하는 바와 같이 회로 기판에 내부전극이 수평으로 실장되는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)에 비하여 등가 직렬 인덕턴스(ESL)가 더욱 낮아지는 효과가 있다.
일반적인 적층 세라믹 전자 부품은 세라믹 본체의 길이 방향으로 서로 마주 보는 측면에 외부 전극이 배치되어 있을 수 있다.
이 경우 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성될 수 있으며, 유도 자기장의 크기가 커져 인덕턴스가 증가할 수 있다.
상기의 문제를 해결하기 위하여, 본 발명의 일 실시형태에 따르면 전류의 경로를 감소시키기 위하여 세라믹 본체(10)의 두께 방향 제2 주면(S2)에 제1 내지 제3 외부 전극(31, 32, 33)이 배치될 수 있다.
또한, 상기 제1 내지 제3 외부 전극(31, 32, 33)은 상기 세라믹 본체(10)의 길이 방향 제1 및 제2 측면(S5, S6)에 연장하여 형성될 수 있다.
이 경우, 제1 내지 제3 외부 전극(31, 32, 33) 간의 길이가 작기 때문에 전류 경로가 작아지고, 이로 인하여 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다.
상술한 바와 같이 상기 제1 내지 제3 외부 전극(31, 32, 33)이 상기 세라믹 본체(10)의 두께 방향 제2 주면(S2)에에 형성될 수 있으며, 정전 용량 형성을 위하여 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있다.
즉, 상기 제1 내지 제2 외부전극(31, 32)은 상기 제1 내부전극(21)과 연결될 수 있으며, 상기 제3 외부전극(33)은 상기 제2 내부전극(22)과 연결될 수 있다.
상기 제1 내지 제3 외부 전극(31, 32, 33)은 상기 제1 및 제2 내부전극(21, 22)과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
상기 제1 내지 제3 외부 전극(31, 32, 33)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
상기 세라믹 본체(10)의 폭(W)은 상기 폭 방향 제1 측면(S5)과 상기 제2 측면(S6) 사이의 거리이고, 상기 세라믹 본체(10)의 길이(L)는 상기 길이 방향 제1 측면(S3)과 상기 제2 측면(S4) 사이의 거리일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(10)의 폭 방향 제1 및 제2 측면(S5, S6) 사이의 폭(W)은 상기 세라믹 본체(10)의 길이 방향 제1 측면(S3)과 상기 제2 측면(S4) 사이의 길이(L)보다 짧거나 동일할 수 있다.
이로 인하여 제1 내지 제3 외부 전극(31, 32, 33) 간의 거리가 작아지기 때문에 전류 경로가 작아지고, 이로써 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다.
도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(1)에 있어서 상기 제1 인출부(21a)와 제3 인출부(22a) 사이의 거리를 a, 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리를 b, 상기 제3 인출부(22a)의 상기 세라믹 본체의 길이 방향 길이를 G1 및 제1 인출부(21a)의 상기 세라믹 본체의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족할 수 있다.
도 2에서는 상기 제1 인출부(21a)와 제3 인출부(22a) 사이의 거리를 a로 표시하였으나, 이에 제한되는 것은 아니며, 다른 제1 인출부(21a')와 제3 인출부(22a) 사이의 거리를 의미할 수도 있다.
또한, 도 2에서는 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리를 b로 표시하였으나, 이에 제한되는 것은 아니며, 세라믹 본체(10)의 길이 방향 단부에서 다른 제1 인출부(21a')까지의 거리를 의미할 수도 있다.
또한, 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리(b)는 상기 제1 인출부(21a)와 인접한 세라믹 본체(10)의 길이 방향 제1 측면(S3)에서 제1 인출부(21a)까지의 거리를 의미하며, 세라믹 본체(10)의 길이 방향 단부에서 다른 제1 인출부(21a')까지의 거리는 상기 세라믹 본체(10)의 길이 방향 제2 측면(S4)에서 제1 인출부(21a')까지의 거리를 의미할 수 있다.
상기 제1 인출부(21a)와 제3 인출부(22a) 사이의 거리(a), 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리(b), 상기 제3 인출부(22a)의 상기 세라믹 본체의 길이 방향 길이(G1)와 제1 인출부(21a)의 상기 세라믹 본체의 길이 방향 길이(G2) 사이의 관계가 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족하도록 조절함으로써, 커패시터의 등가 직렬 인덕턴스를 줄일 수 있고, 어쿠스틱 노이즈를 저감할 수 있으며, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
상기 식((G1+2*G2)/[2*(a+b)])에 의한 값이 0.235 미만일 경우에는 적층 세라믹 커패시터의 등가 직렬 인덕턴스(ESL)가 높아질 수 있다.
한편, 상기 식((G1+2*G2)/[2*(a+b)])에 의한 값이 2.500을 초과하는 경우에는 어쿠스틱 노이즈가 증가할 수 있으며, 적층 세라믹 커패시터를 기판에 실장 후 쇼트 불량이 발생할 수 있다.
상기 식((G1+2*G2)/[2*(a+b)])에서, 제3 인출부(22a)의 상기 세라믹 본체의 길이 방향 길이(G1)는 어쿠스틱 노이즈와 등가 직렬 인덕턴스(ESL)에 관계가 있으며, 상기 G1의 값이 커질 경우 등가 직렬 인덕턴스(ESL)는 저감되나 어쿠스틱 노이즈가 증가할 수 있다.
또한, 상기 식((G1+2*G2)/[2*(a+b)])에서, 제1 인출부(21a)와 제3 인출부(22a) 사이의 거리(a)는 감소할수록 등가 직렬 인덕턴스(ESL)는 저감되나 어쿠스틱 노이즈가 증가할 수 있다.
또한, 상기 식((G1+2*G2)/[2*(a+b)])에서, 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리(b)는 증가할수록 어쿠스틱 노이즈가 저감될 수 있다.
즉, 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리(b)가 0보다 크고 증가할수록 상기 적층 세라믹 커패시터를 기판에 실장시 상기 적층 세라믹 커패시터의 길이 방향 단부에 도포되는 솔더량이 절대적으로 작아 기판에 전달되는 변위량이 작아지므로, 어쿠스틱 노이즈가 저감될 수 있다.
구체적으로, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 내부전극(21, 22)의 배치가 실장되는 기판에 수직한 형태로서 상기 내부전극(21, 22)은 세라믹 본체(10)의 길이 방향 제1 측면(S3) 및 제2 측면(S4)으로 노출되지 않아 제1 내지 제3 외부전극(31, 32, 33)이 상기 세라믹 본체(10)의 길이 방향 제1 측면(S3) 및 제2 측면(S4)에 배치되지 않으므로, 상기 적층 세라믹 커패시터의 길이 방향 단부에 도포되는 솔더량이 절대적으로 작아 기판에 전달되는 변위량이 작아지므로, 어쿠스틱 노이즈가 저감될 수 있다.
반면, 일반적으로 내부전극의 배치가 실장되는 기판에 수직한 적층 세라믹 커패시터의 경우에는 외부전극이 세라믹 본체의 길이 방향 측면에도 배치되기 때문에 어쿠스틱 노이즈가 증가할 수 있다.
또한, 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리(b)가 0보다 크기 때문에 세라믹 본체의 소성 시 세라믹 본체의 단부측이 세라믹끼리 결합하므로, 크랙 또는 딜라미네이션 등의 불량 발생이 저감될 수 있다.
즉, 본 발명의 일 실시형태에 따르면 커패시터의 등가 직렬 인덕턴스를 줄일 수 있고, 어쿠스틱 노이즈를 저감할 수 있도록 하기 위하여 상기 식((G1+2*G2)/[2*(a+b)])에 의한 값이 0.235 이상 2.500 이하의 수치 범위를 만족하도록 조절하는데 특징이 있다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 6은 도 4 및 도 5의 분해 사시도이다.
도 4 내지 도 6을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 있어서 상기 제1 내부전극(21)이 상기 세라믹 본체(10)의 두께 방향 제1 주면(S1)으로 노출되는 제2 인출부(21b, 21b')를 더 포함하며, 상기 제2 내부전극(22)이 상기 세라믹 본체(10)의 두께 방향 제1 측면(S1)으로 노출되되 상기 제2 인출부(21b, 21b')와 일정거리 이격되어 배치된 제4 인출부(22b)를 더 포함할 수 있다.
상기 제2 인출부(21b, 21b')는 상기 제4 인출부(22b)와 각각 이격되어 형성되는 2개의 인출부로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 상기 세라믹 본체(10)의 두께 방향 제1 주면(S1)에 제4 내지 제6 외부전극(34, 35, 36)이 더 배치될 수 있다.
이 경우, 상기 제4 내지 제6 외부전극(34, 35, 36)은 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있다.
상기 제4 내지 제6 외부전극(34, 35, 36)은 상기 세라믹 본체(10)의 폭 방향 제1 및 제2 측면(S5, S6)에 연장하여 형성될 수 있다.
도 5를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 상기 세라믹 본체(10)의 두께 방향 제1 주면(S1)에 절연층(41)이 더 배치될 수 있다.
이 경우, 상기 제2 인출부(21b, 21b')와 상기 제4 인출부(22b)는 상기 세라믹 본체(10)의 두께 방향 제1 주면(S1)으로 노출되나, 상기 절연층(41)에 의해 절연되어 신뢰성 저하의 문제는 발생하지 않는다.
도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 8은 도 7의 세라믹 본체를 나타낸 모식도이다.
도 9는 도 8의 분해 사시도이다.
도 7 내지 도 9를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)을 포함하는 세라믹 본체(110)와 세라믹 본체(110)의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체(110)의 폭 방향 제1 측면(S5)으로 노출되는 제1 인출부(121a, 121a')를 가지는 제1 내부전극(121)과 상기 세라믹 본체(110)의 폭 방향 제1 측면(S5)으로 노출되되 상기 제1 인출부(121a, 121a')와 소정의 간격 이격된 제3 인출부(122a)를 가지는 제2 내부전극(122) 및 상기 세라믹 본체(110)의 폭 방향 제1 측면(S5)에 배치되며, 상기 제1 및 제3 인출부(121a, 121a', 122a)와 각각 연결되는 제1 내지 제3 외부전극(131, 132, 133)을 포함하며, 상기 제1 인출부(121a, 121a')와 제3 인출부(122a) 사이의 거리를 a, 상기 세라믹 본체(110)의 길이 방향 단부에서 상기 제1 인출부(121a, 121a')까지의 거리를 b, 상기 제3 인출부(122a)의 상기 세라믹 본체(110)의 길이 방향 길이를 G1 및 제1 인출부(121a, 121a')의 상기 세라믹 본체(110)의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족한다.
상기 제1 인출부(121a, 121a')는 상기 제3 인출부(122a)와 각각 이격되어 형성되는 2개의 인출부로 구성될 수 있다.
상기 유전체층(111)의 두께는 3μm 이하일 수 있다.
상기 제1 내지 제3 외부전극(131, 132, 133)은 상기 세라믹 본체(110)의 폭 방향 제1 및 제2 측면(S5, S6)에 연장하여 형성될 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 도 7 내지 도 9에 도시된 바와 같이 상기 제1 및 제2 내부전극(121, 122)이 상기 세라믹 본체(110)의 두께 방향 제1 주면(S1)과 제2 주면(S2)에 수평으로 적층된 적층 세라믹 커패시터일 수 있으며, 3단자일 수 있으나 이에 제한되는 것은 아니다.
즉, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 상기 세라믹 본체 내에 적층된 내부전극이 기판의 실장면에 대하여 수평으로 적층된 형태일 수 있다.
따라서, 도 7을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 7의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의할 수 있으며, 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 제1 내부전극 및 제2 내부전극(121, 122)이 상기 세라믹 본체(110)의 폭 방향 제1 측면(S5)으로 교대로 노출됨으로써, 후술하는 바와 같이 RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)를 구현할 수 있다.
일반적인 적층 세라믹 전자 부품은 세라믹 본체의 길이 방향으로 서로 마주 보는 측면에 외부 전극이 배치되어 있을 수 있다.
이 경우 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성될 수 있으며, 유도 자기장의 크기가 커져 인덕턴스가 증가할 수 있다.
상기의 문제를 해결하기 위하여, 본 발명의 일 실시형태에 따르면 전류의 경로를 감소시키기 위하여 세라믹 본체(110)의 폭 방향으로 서로 마주 보는 측면(S5, S6) 중 제1 측면(S5)에 제1 내지 제3 외부 전극(131, 132, 133)이 배치될 수 있다.
또한, 상기 제1 내지 제3 외부 전극(131, 132, 133)은 상기 세라믹 본체(110)의 제1 및 제2 주면(S1, S2)에 연장하여 형성될 수 있다.
이 경우, 제1 내지 제3 외부 전극(131, 132, 133) 간의 길이가 작기 때문에 전류 경로가 작아지고, 이로 인하여 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다.
상술한 바와 같이 상기 제1 내지 제3 외부 전극(131, 132, 133)이 상기 세라믹 본체(110)의 폭 방향으로 서로 마주 보는 측면(S5, S6) 중 제1 측면(S5)에 배치될 수 있으며, 정전 용량 형성을 위하여 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.
즉, 상기 제1 내지 제2 외부전극(131, 132)은 상기 제1 내부전극(121)과 연결될 수 있으며, 상기 제3 외부전극(133)은 상기 제2 내부전극(122)과 연결될 수 있다.
상기 세라믹 본체(110)의 폭(W)은 상기 폭 방향 제1 측면(S5)과 상기 제2 측면(S6) 사이의 거리이고, 상기 세라믹 본체(110)의 길이(L)는 상기 길이 방향 제1 측면(S3)과 상기 제2 측면(S4) 사이의 거리일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 내지 제3 외부 전극(131, 132, 133)이 형성된 제1 및 제2 측면(S5, S6) 사이의 폭(W)은 상기 세라믹 본체(110)의 길이 방향 제1 측면(S3)과 상기 제2 측면(S4) 사이의 길이(L)보다 짧거나 동일할 수 있다.
이로 인하여 제1 내지 제3 외부 전극(131, 132, 133) 간의 거리가 작아지기 때문에 전류 경로가 작아지고, 이로써 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다.
이처럼 제1 내지 제3 외부 전극(131, 132, 133)을 세라믹 본체(110)의 폭 방향 제1 및 제2 측면(S5, S6)에 형성하여, 상기 세라믹 본체(110)의 폭(W)이 상기 세라믹 본체(110)의 길이(L)보다 짧거나 동일한 적층 세라믹 전자 부품을 RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)라 할 수 있다.
본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 상술한 바와 같이 RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)이기 때문에, 기판에 실장시 전류 경로가 짧아지므로 등가 직렬 인덕턴스(ESL)가 낮아지는 효과가 있다.
또한, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 상기 제1 내지 제3 외부 전극(131, 132, 133)이 상기 세라믹 본체(110)의 폭 방향으로 서로 마주 보는 측면(S5, S6) 중 제1 측면(S5)에 배치되므로, 외부전극 사이의 길이가 짧아서 적층 세라믹 커패시터에서 발생된 진동의 기판 전달이 저하되어, 어쿠스틱 노이즈(acoustic noise)를 감소시킬 수 있다.
도 10은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 11은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 12는 도 10 및 도 11의 분해 사시도이다.
도 10 내지 도 12를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 있어서 상기 제1 내부전극(121)이 상기 세라믹 본체(110)의 폭 방향 제2 측면(S6)으로 노출되는 제2 인출부(121b, 121b')를 더 포함하며, 상기 제2 내부전극(122)이 상기 세라믹 본체(110)의 폭 방향 제2 측면(S6)으로 노출되되 상기 제2 인출부(121b, 121b')와 일정거리 이격되어 배치된 제4 인출부(122b)를 더 포함할 수 있다.
상기 제2 인출부(121b, 121b')는 상기 제4 인출부(122b)와 각각 이격되어 형성되는 2개의 인출부로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 10을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 상기 세라믹 본체(110)의 폭 방향 제2 측면(S6)에 제4 내지 제6 외부전극(134, 135, 136)이 더 배치될 수 있다.
이 경우, 상기 제4 내지 제6 외부전극(134, 135, 136)은 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.
상기 제4 내지 제6 외부전극(134, 135, 136)은 상기 세라믹 본체(110)의 제1 및 제2 주면(S1, S2)에 연장하여 형성될 수 있다.
도 11을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 상기 세라믹 본체(110)의 폭 방향 제2 측면(S6)에 절연층(141)이 더 배치될 수 있다.
이 경우, 상기 제2 인출부(121b, 121b')와 상기 제4 인출부(122b)는 상기 세라믹 본체(110)의 폭 방향 제2 측면(S6)으로 노출되나, 상기 절연층(141)에 의해 절연되어 신뢰성 저하의 문제는 발생하지 않는다.
그 외 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 특징은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 특징과 동일하므로, 여기서는 생략하도록 한다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 200 내지 400층 적층하여 액티브층을 형성하고, 상기 액티브층의 상면 또는 하면에 세라믹 그린시트를 적층하여 커버층을 형성함으로써, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체를 만들었다.
다음으로, 상기 세라믹 본체의 폭 방향 제1 측면에 제1 내지 제3 외부전극을 형성할 수 있다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
실험예
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8 ㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 내부 전극을 형성한다.
상기 세라믹 그린 시트를 약 200 층으로 적층하되, 내부 전극이 형성되지 않은 세라믹 그린 시트를 내부 전극이 형성된 세라믹 그린 시트의 하부에서 상부보다 더 많이 적층을 하였다. 이 적층체를 85 ℃에서 1000 kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.
압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230 ℃, 60 시간 유지하여 탈바인더를 진행하였다.
이후, 1200 ℃에서 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 적층 칩 커패시터의 칩 사이즈는 길이×폭(L×W)은 약 1.0 mm ×0.5 mm(L×W, 1005 사이즈)이었다. 여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1 mm 내의 범위로 정하였고, 이를 만족하면서 실험하여 기판 실장 후 쇼트 불량 발생 여부, 등가 직렬 인덕턴스(ESL) 및 어쿠스틱 노이즈 측정 테스트를 실시하였다.
각 시험은 샘플 시료 100개에 대하여 수행되었다.
상기 어쿠스틱 노이즈 측정값이 30dB 이하인 경우를 양호로 판단하였으며, 등가 직렬 인덕턴스(ESL) 값은 60 pH 이하인 경우를 양호로 판단하였다.
아래 표 1에서는 상기 제1 인출부(21a)와 제3 인출부(22a) 사이의 거리(a), 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리(b), 상기 제3 인출부(22a)의 상기 세라믹 본체의 길이 방향 길이(G1)와 제1 인출부(21a)의 상기 세라믹 본체의 길이 방향 길이(G2) 사이의 관계식((G1+2*G2)/[2*(a+b)])의 값에 따른 커패시터의 기판 실장 후 쇼트 불량 발생 여부, 등가 직렬 인덕턴스(ESL) 및 어쿠스틱 노이즈 측정값을 나타내었다.
Figure pat00001
×: 불량율 50% 이상
△: 불량율 1%~50%
○: 불량율 0.01%~1%
◎: 불량율 0.01% 미만
* : 비교예
상기 표 1을 참조하면, 시료 1 내지 11, 15 내지 20 및 23 내지 27의 경우 상기 관계식 (G1+2*G2)/[2*(a+b)]의 값이 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족하는 경우로서 어쿠스틱 노이즈가 저감되고, 등가 직렬 인덕턴스(ESL)도 저감되며 커패시터를 기판에 실장 후에도 쇼트 불량 문제가 없음을 알 수 있다.
반면, 상기 본 발명의 수치 범위를 벗어나는 비교예인 시료 12 내지 14, 21 및 22의 경우에는 커패시터를 기판에 실장 후 쇼트 불량 문제가 있음을 알 수 있으며, 어쿠스틱 노이즈도 증가함을 알 수 있다.
또한, 상기 본 발명의 수치 범위를 벗어나는 비교예인 시료 28 내지 30의 경우에는 등가 직렬 인덕턴스(ESL)가 증가하여 문제가 있음을 알 수 있다.
적층 세라믹 커패시터의 실장 기판
도 13은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 14는 도 7의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 13을 참조하면, 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터(1)의 실장 기판(200)은 적층 세라믹 커패시터(1)가 수직하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(221, 222, 223)를 포함한다.
이때, 적층 세라믹 커패시터(1)는 외부 전극(31, 32, 33)이 각각 제1 내지 제3 전극 패드(221, 222, 223) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 커패시터(1)가 인쇄회로기판(210)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.
이때, 제1 내지 제3 전극 패드(221, 222, 223)의 크기는 적층 세라믹 커패시터(1)의 외부 전극과 제1 내지 제3 전극 패드(221, 222, 223)를 연결하는 솔더(230)의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더(230)의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.
상기 적층 세라믹 커패시터(1)에서 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리(b)가 0보다 크고 증가할수록 상기 적층 세라믹 커패시터를 기판에 실장시 상기 적층 세라믹 커패시터의 길이 방향 단부에 도포되는 솔더량이 절대적으로 작아 기판에 전달되는 변위량이 작아지므로, 어쿠스틱 노이즈가 저감될 수 있다.
구체적으로, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(1)의 실장 기판(200)은 상기 내부전극(21, 22)의 배치가 실장되는 기판에 수직한 형태로서 상기 내부전극(21, 22)은 세라믹 본체(10)의 길이 방향 제1 측면(S3) 및 제2 측면(S4)으로 노출되지 않아 제1 내지 제3 외부전극(31, 32, 33)이 상기 세라믹 본체(10)의 길이 방향 제1 측면(S3) 및 제2 측면(S4)에 배치되지 않으므로, 상기 적층 세라믹 커패시터의 길이 방향 단부에 도포되는 솔더량이 절대적으로 작아 기판에 전달되는 변위량이 작아지므로, 어쿠스틱 노이즈가 저감될 수 있다.
반면, 일반적으로 내부전극의 배치가 실장되는 기판에 수직한 적층 세라믹 커패시터의 경우에는 외부전극이 세라믹 본체의 길이 방향 측면에도 배치되기 때문에 어쿠스틱 노이즈가 증가할 수 있다.
도 14를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(221, 222, 223)를 포함한다.
이때, 적층 세라믹 커패시터(100)는 외부 전극(131, 132, 133)이 각각 제1 내지 제3 전극 패드(221, 222, 223) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
적층 세라믹 커패시터(100)가 인쇄회로기판(210)에 실장된 상태에서 적층 세라믹 커패시터(100)의 폭 방향 측면에 형성된 제1 내지 제3 외부 전극에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 내지 제3 외부 전극은 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창과 수축과는 반대로 수축과 팽창을 하게 된다.
상기 수축과 팽창은 구체적으로, 적층 세라믹 커패시터의 두께 방향으로 약 20 nm의 변위로 발생하며, 길이 방향으로 약 4 nm 및 폭 방향으로 약 2 nm의 변위로 발생하게 된다.
여기서, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 제1 내지 제3 외부전극이 적층 세라믹 커패시터의 폭 방향인 세라믹 본체의 측면에 형성되기 때문에, 수축 및 팽창의 변위가 최소가 되어, 어쿠스틱 노이즈를 저감할 수 있게 된다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1, 100 ; 적층 세라믹 커패시터 10, 110 ; 세라믹 본체
11, 111 ; 유전체층
21, 22, 121, 122 ; 제1 및 제2 내부 전극
21a, 21a', 121a, 121a' ; 제1 인출부
21b, 21b', 121b, 121b' ; 제2 인출부
22a, 122a ; 제3 인출부 22b, 122b ; 제4 인출부
31, 32, 33, 131, 132, 133 ; 제1 내지 제3 외부 전극
34, 35, 36, 134, 135, 136 ; 제4 내지 제6 외부 전극
200 ; 실장 기판 210 ; 인쇄회로기판
221, 222, 223 ; 제1 내지 제3 전극 패드
230 ; 솔더

Claims (19)

  1. 복수의 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 일 측면으로 노출되는 제1 노이즈 조절부를 가지는 제1 내부전극과 상기 세라믹 본체의 상기 일 측면으로 노출되되 상기 제1 노이즈 조절부와 소정의 간격 이격된 제3 노이즈 조절부를 가지는 제2 내부전극; 및
    상기 세라믹 본체의 상기 일 측면에 배치되며, 상기 제1 및 제3 노이즈 조절부와 각각 연결되는 제1 내지 제3 외부전극;을 포함하며,
    상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리와 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리 및 상기 제1 노이즈 조절부와 제3 노이즈 조절부의 상기 세라믹 본체의 길이 방향 길이를 조절하여 어쿠스틱 노이즈를 조절하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 내부전극은 상기 세라믹 본체의 상기 일 측면과 마주보는 타 측면으로 노출되는 제2 노이즈 조절부를 더 포함하며, 상기 제2 내부전극은 상기 세라믹 본체의 상기 타 측면으로 노출되되 상기 제2 노이즈 조절부와 일정거리 이격되어 배치된 제4 노이즈 조절부를 더 포함하는 적층 세라믹 커패시터.
  3. 제2항에 있어서,
    상기 세라믹 본체의 상기 타 측면에는 절연층이 더 배치된 적층 세라믹 커패시터.
  4. 제2항에 있어서,
    상기 세라믹 본체의 상기 타 측면에 배치되며, 상기 제2 및 제4 노이즈 조절부와 각각 연결되는 제4 내지 제6 외부전극을 더 포함하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리를 a, 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리를 b, 상기 제3 노이즈 조절부의 상기 세라믹 본체의 길이 방향 길이를 G1 및 제1 노이즈 조절부의 상기 세라믹 본체의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족하는 적층 세라믹 커패시터.
  6. 복수의 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 폭 방향 제1 측면으로 노출되는 제1 인출부를 가지는 제1 내부전극과 상기 세라믹 본체의 폭 방향 제1 측면으로 노출되되 상기 제1 인출부와 소정의 간격 이격된 제3 인출부를 가지는 제2 내부전극; 및
    상기 세라믹 본체의 폭 방향 제1 측면에 배치되며, 상기 제1 및 제3 인출부와 각각 연결되는 제1 내지 제3 외부전극;을 포함하며,
    상기 제1 인출부와 제3 인출부 사이의 거리를 a, 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 인출부까지의 거리를 b, 상기 제3 인출부의 상기 세라믹 본체의 길이 방향 길이를 G1 및 제1 인출부의 상기 세라믹 본체의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족하는 적층 세라믹 커패시터.
  7. 제6항에 있어서,
    상기 제1 내부전극은 상기 세라믹 본체의 폭 방향 제2 측면으로 노출되는 제2 인출부를 더 포함하며, 상기 제2 내부전극은 상기 세라믹 본체의 폭 방향 제2 측면으로 노출되되 상기 제2 인출부와 일정거리 이격되어 배치된 제4 인출부를 더 포함하는 적층 세라믹 커패시터.
  8. 제7항에 있어서,
    상기 세라믹 본체의 폭 방향 제2 측면에는 절연층이 더 배치된 적층 세라믹 커패시터.
  9. 제7항에 있어서,
    상기 세라믹 본체의 폭 방향 제2 측면에 배치되며, 상기 제2 및 제4 인출부와 각각 연결되는 제4 내지 제6 외부전극을 더 포함하는 적층 세라믹 커패시터.
  10. 제6항에 있어서,
    상기 제1 인출부는 상기 제3 인출부와 각각 이격되어 형성되는 2개의 인출부로 구성되는 적층 세라믹 커패시터.
  11. 제7항에 있어서,
    상기 제2 인출부는 상기 제4 인출부와 각각 이격되어 형성되는 2개의 인출부로 구성되는 적층 세라믹 커패시터.
  12. 복수의 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 두께 방향 제2 주면으로 노출되는 제1 인출부를 가지는 제1 내부전극과 상기 세라믹 본체의 두께 방향 제2 주면으로 노출되되 상기 제1 인출부와 소정의 간격 이격된 제3 인출부를 가지는 제2 내부전극; 및
    상기 세라믹 본체의 두께 방향 제2 주면에 배치되며, 상기 제1 및 제3 인출부와 각각 연결되는 제1 내지 제3 외부전극;을 포함하며,
    상기 제1 인출부와 제3 인출부 사이의 거리를 a, 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 인출부까지의 거리를 b, 상기 제3 인출부의 상기 세라믹 본체의 길이 방향 길이를 G1 및 제1 인출부의 상기 세라믹 본체의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족하는 적층 세라믹 커패시터.
  13. 제12항에 있어서,
    상기 제1 내부전극은 상기 세라믹 본체의 두께 방향 제1 주면으로 노출되는 제2 인출부를 더 포함하며, 상기 제2 내부전극은 상기 세라믹 본체의 두께 방향 제2 주면으로 노출되되 상기 제2 인출부와 일정거리 이격되어 배치된 제4 인출부를 더 포함하는 적층 세라믹 커패시터.
  14. 제13항에 있어서,
    상기 세라믹 본체의 두께 방향 제1 주면에는 절연층이 더 배치된 적층 세라믹 커패시터.
  15. 제13항에 있어서,
    상기 세라믹 본체의 두께 방향 제1 주면에 배치되며, 상기 제2 및 제4 인출부와 각각 연결되는 제4 내지 제6 외부전극을 더 포함하는 적층 세라믹 커패시터.
  16. 제12항에 있어서,
    상기 제1 인출부는 상기 제3 인출부와 각각 이격되어 형성되는 2개의 인출부로 구성되는 적층 세라믹 커패시터.
  17. 제13항에 있어서,
    상기 제2 인출부는 상기 제4 인출부와 각각 이격되어 형성되는 2개의 인출부로 구성되는 적층 세라믹 커패시터.
  18. 상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 상기 제1항, 제6항 및 제12항 중 어느 한 항의 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판.
  19. 제18항에 있어서,
    상기 제1 인출부는 상기 제3 인출부와 각각 이격되어 형성되는 2개의 인출부로 구성되는 적층 세라믹 커패시터의 실장 기판.







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