KR101630051B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 복수의 유전체층을 포함하며, 길이 방향 제1, 제2 측면, 폭 방향 제3, 제4 측면 및 두께 방향 상면과 하면을 가지는 세라믹 본체; 상기 세라믹 본체 내에 배치되며, 상기 길이 방향 제1 및 제2 측면으로 노출된 제1 내부전극과 폭 방향 제3 및 제4 측면으로 노출된 리드를 가지는 제2 내부전극을 포함하는 제1 유닛; 상기 세라믹 본체 내에 배치되며, 상기 제1 내부전극을 복수 개 포함하는 제2 유닛; 및 상기 세라믹 본체의 길이 방향 제1, 제2 측면에 배치되며, 상기 제1 내부전극과 연결된 제1, 제2 외부전극과 상기 세라믹 본체의 폭 방향 제3, 제4 측면에 배치되며, 상기 제2 내부전극과 연결된 제3, 제4 외부 전극;을 포함하며, 상기 제1 유닛은 상기 세라믹 본체의 두께 방향으로 상기 제2 유닛의 상부에 배치된 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
한편, 대규모 집적 회로(Large Scale Integration, LSI)의 다기능, 고집적화에 의해 소비 전류는 증대하고 있다.
이로 인하여, 전원의 노이즈 대책으로 채용할 수 있는 노이즈 필터에 있어서도 대전류, 저손실화가 요구되고 있다.
종래 대규모 집적 회로(Large Scale Integration, LSI)의 전원의 노이즈 대책에는 고주파 특성에 뛰어난 3단자 커패시터가 많이 사용되어 왔다.
그러나, 상기 대규모 집적 회로(Large Scale Integration, LSI)의 다기능, 고집적화에 따라 상기 3단자 커패시터의 대전류화, 저발열에 따른 절연저항 열화 방지 등의 신뢰성을 향상시키는 시도는 여전히 필요한 실정이다.
일본공개특허공보 2007-235170
본 발명의 일 실시형태는 신뢰성이 우수한 적층 세라믹 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 실시형태는, 복수의 유전체층을 포함하며, 길이 방향 제1, 제2 측면, 폭 방향 제3, 제4 측면 및 두께 방향 상면과 하면을 가지는 세라믹 본체; 상기 세라믹 본체 내에 배치되며, 상기 길이 방향 제1 및 제2 측면으로 노출된 제1 내부전극과 폭 방향 제3 및 제4 측면으로 노출된 리드를 가지는 제2 내부전극을 포함하는 제1 유닛; 상기 세라믹 본체 내에 배치되며, 상기 제1 내부전극을 복수 개 포함하는 제2 유닛; 및 상기 세라믹 본체의 길이 방향 제1, 제2 측면에 배치되며, 상기 제1 내부전극과 연결된 제1, 제2 외부전극과 상기 세라믹 본체의 폭 방향 제3, 제4 측면에 배치되며, 상기 제2 내부전극과 연결된 제3, 제4 외부 전극;을 포함하며, 상기 제2 유닛은 상기 세라믹 본체의 두께 방향으로 상기 제1 유닛의 하부에 배치된 적층 세라믹 커패시터를 제공한다.
상기 제1 유닛의 상기 제1 내부전극과 제2 내부전극 사이의 간격은 상기 제2 유닛의 상기 제1 내부전극 사이의 간격보다 클 수 있다.
본 발명의 또 다른 실시형태는, 상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 위에 설치된 상기 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
상기 제1 유닛의 상기 제1 내부전극과 제2 내부전극 사이의 간격은 상기 제2 유닛의 상기 제1 내부전극 사이의 간격보다 클 수 있다.
상기 세라믹 본체의 두께 방향 하면이 인쇄회로기판의 실장면일 수 있다.
본 발명의 일 실시형태에 따르면, 직류 저항을 저감할 수 있어, 허용 전류값을 높게 설정할 수 있다.
또한, 내부의 전력 손실이 적고, 자기 발열에 의한 신뢰성 저하나 수명의 열화를 방지할 수 있다.
또한, 기판에 실장시 기계적 뒤틀림이나 진동에 의한 어쿠스틱 노이즈가 정전용량을 형성하는 유닛 또는 커패시터부로 전달되는 것을 막아 어쿠스틱 노이즈를 저감할 수 있다.
또한, 기판의 휨에 의한 기계적 스트레스에 의해 커패시터에 크랙이 생기더라도 상기 크랙이 정전용량을 형성하는 유닛 또는 커패시터부로 전달되는 것을 막아 절연저항의 열화를 방지할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 일부 절개하여 도시한 개략 절개 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1에 도시된 적층 세라믹 커패시터에 사용가능한 제1 내부 전극을 나타내는 평면도이다.
도 4는 도 3에 도시된 제1 내부전극과 함께 사용가능한 제2 내부전극을 나타내는 평면도이다.
도 5는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 6은 도 5의 적층 세라믹 커패시터 및 인쇄회로기판을 길이 방향으로 절단하여 도시한 단면도이다.
도 7은 본 발명의 실시예와 비교예의 직류 전류 대비 온도 상승 변화를 도시한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
적층 세라믹 커패시터
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 일부 절개하여 도시한 개략 절개 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1에 도시된 적층 세라믹 커패시터에 사용가능한 제1 내부 전극을 나타내는 평면도이다.
도 4는 도 3에 도시된 제1 내부전극과 함께 사용가능한 제2 내부전극을 나타내는 평면도이다.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)을 포함하며, 길이 방향 제1, 제2 측면(1, 2), 폭 방향 제3, 제4 측면(3, 4) 및 두께 방향 상면과 하면(5, 6)을 가지는 세라믹 본체(110)를 포함할 수 있다.
본 실시형태에서, 상기 세라믹 본체(110)는 서로 대향하는 상면(5) 및 하면(6)과 상기 상면과 하면을 연결하는 길이 방향 제1 측면(1), 제2 측면(2), 폭 방향 제3 측면(3) 및 제4 측면(4)을 가질 수 있다.
상기 세라믹 본체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.
상기 세라믹 본체(110)의 두께 방향 하면(6)은 인쇄회로기판에 실장시 실장면일 수 있다.
상기 세라믹 본체(110)는 복수의 유전체층(111)이 적층됨으로써 형성되며, 상기 세라믹 본체(110)의 내에는 복수의 제1 및 제2 내부 전극들(121, 122)이 유전체층(111)을 사이에 두고 서로 분리되어 배치될 수 있다.
상기 세라믹 본체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
도 2를 참조하면, 상기 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110) 내에 배치되며, 상기 길이 방향 제1 및 제2 측면(1, 2)으로 노출된 제1 내부전극(121)과 폭 방향 제3 및 제4 측면(3, 4)으로 노출된 리드를 가지는 제2 내부전극(122)을 포함하는 제1 유닛(C)을 포함한다.
상기 제1 유닛(C)은 상기 제1 내부전극(121)과 상기 제2 내부전극(122)이 중첩되어 형성되는 정전 용량층 혹은 커패시터부로 정의될 수 있다.
또한, 상기 세라믹 본체(110) 내에는 상기 제1 내부전극(121)을 복수 개 포함하는 제2 유닛(S)이 배치된다.
상기 제2 유닛(S)은 상기 제1 내부전극(121)이 복수 개 적층된 형태로서 후술하는 바와 같이 상기 제2 유닛(S)은 상기 세라믹 본체(110)의 두께 방향으로 상기 제1 유닛(C)의 하부에 배치된다.
상기 제1 내부전극(121)은 상기 세라믹 본체(110)의 길이 방향 제1 및 제2 측면(1, 2)으로 노출되며, 상기 제2 유닛(S) 내에서 상기 제1 내부전극(121)은 신호(Signal) 전극으로 정의될 수 있다.
또한, 상기와 같은 배치로 인해 상기 제2 유닛(S)은 발열 억제부로 정의될 수 있으며, 이에 대한 자세한 사항은 후술하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)가 포함하는 상기 제1 및 제2 내부전극(121, 122)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있다.
유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부 전극을 인쇄할 수 있다.
내부전극이 인쇄된 세라믹 그린시트를 번갈아가며 적층하고 소성하여 세라믹 본체를 형성할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제2 유닛(S)이 상기 세라믹 본체(110)의 두께 방향으로 상기 제1 유닛(C)의 하부에 배치됨으로 인하여, 직류 저항을 저감할 수 있어, 허용 전류값을 높게 설정할 수 있다.
구체적으로, 상기 적층 세라믹 커패시터(100)를 인쇄회로기판에 실장시 상기 세라믹 본체(110)의 두께 방향 하면(6)이 실장면으로 제공되며, 이 경우 상기 신호(Signal) 전극인 제1 내부전극(121)으로 구성된 제2 유닛(S)이 상기 인쇄회로기판 측에 배치되기 때문에 외부전극을 통해 흐르는 전류로 인한 저항의 영향이 적어 전체 직류 저항을 저감할 수 있다.
상기와 같이 전체 직류 저항을 저감할 수 있기 때문에 상기 세라믹 본체에 발생하는 발열이 억제될 수 있어 허용 전류값을 높게 설정할 수 있는 것이다.
또한, 상기 신호(Signal) 전극인 제1 내부전극(121)으로 구성된 제2 유닛(S)이 상기 인쇄회로기판 측에 배치되기 때문에 상기 신호(Signal) 전극의 저항과 직류 전류에 의해 발생하는 발열이 기판에 방출되기 쉽다.
이로 인하여, 상기 세라믹 본체에 발생하는 발열이 억제될 수 있어 허용 전류값을 높게 설정할 수 있다.
또한, 상기 신호(Signal) 전극인 제1 내부전극(121)으로 구성된 제2 유닛(S)이 상기 인쇄회로기판 측에 배치되기 때문에 인쇄회로기판에 상기 적층 세라믹 커패시터를 실장시 기계적 뒤틀림이나 진동에 의한 어쿠스틱 노이즈가 정전용량을 형성하는 유닛 또는 커패시터부로 전달되는 것을 막아 어쿠스틱 노이즈를 저감할 수 있다.
또한, 상기 인쇄회로기판의 휨에 의한 기계적 스트레스에 의해 상기 적층 세라믹 커패시터에 크랙이 생기더라도 상기 크랙이 정전용량을 형성하는 유닛 또는 커패시터부로 전달되는 것을 막아 절연저항의 열화를 방지할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 유닛(C)의 상기 제1 내부전극(121)과 제2 내부전극(122) 사이의 간격은 상기 제2 유닛(S)의 상기 제1 내부전극(121) 사이의 간격보다 클 수 있다.
즉, 상기 제1 유닛(C)의 상기 제1 내부전극(121)과 제2 내부전극(122) 사이의 간격을 t1이라 하고, 상기 제2 유닛(S)의 상기 제1 내부전극(121) 사이의 간격을 t2라 하면, t1〉t2를 만족할 수 있다.
또한, 상기 제2 유닛(S)의 제1 내부전극(121) 적층수는 상기 제1 유닛(C)의 제1 및 제2 내부전극(121, 122) 적층수보다 많을 수 있다.
상기와 같이, 상기 제1 유닛(C)의 상기 제1 내부전극(121)과 제2 내부전극(122) 사이의 간격(t1)과 상기 제2 유닛(S)의 상기 제1 내부전극(121) 사이의 간격(t2)이 t1〉t2를 만족하고, 제2 유닛(S)의 제1 내부전극(121) 적층수가 상기 제1 유닛(C)의 제1 및 제2 내부전극(121, 122) 적층수보다 많도록 조절함으로써, 허용 전류값을 높게 설정할 수 있다.
즉, 상기 제2 유닛(S)의 제1 내부전극(121) 적층수가 많아질수록 직류 저항은 저감될 수 있고, 이로 인하여 허용 전류를 높게 할 수 있다.
또한, 상기 제2 유닛(S)의 전극 밀도가 상기 제1 유닛(C)의 전극 밀도보다 높도록 조절함으로써, 허용 전류값을 높게 설정할 수 있다.
도 3을 참조하면, 상기 제1 내부전극(121)은 상기 세라믹 본체(110)의 길이 방향 제1 및 제2 측면(1, 2)으로 노출되며, 상기 제2 유닛(S) 내에서 상기 제1 내부전극(121)은 신호(Signal) 전극으로 기능할 수 있다.
도 4를 참조하면, 상기 제2 내부전극(122)은 상기 세라믹 본체(110)의 폭 방향 제3 및 제4 측면(3, 4)으로 노출된 리드(122a, 122b)를 가질 수 있다.
또한, 상기 제2 내부전극(122)는 상기 세라믹 본체(110)의 길이 방향 제1 및 제2 측면(1, 2)으로부터 절연될 수 있다.
상기 제2 내부전극(122)은 상기 길이 방향 제1 및 제2 측면(1, 2)으로 노출된 제1 내부전극(121)과 교대로 적층되어 제1 유닛(C)을 구성한다.
상기 제1 유닛(C)은 상기 제1 내부전극(121)과 상기 제2 내부전극(122)이 중첩되어 형성되는 정전 용량층 혹은 커패시터부로 기능할 수 있다.
즉, 상기 적층 세라믹 커패시터(100)의 정전 용량은 상기 제1 유닛(C)에서 상기 제1 내부전극(121)과 상기 제2 내부전극(122)이 중첩된 영역의 면적에 비례하게 된다.
상기 제1 유닛(C)은 정전 용량층 혹은 커패시터부로서 대규모 집적 회로(Large Scale Integration, LSI)의 전원의 노이즈 필터부로서 작용한다.
또한, 상기 제2 유닛(S)은 신호(Signal) 전극인 제1 내부전극(121)으로 구성되어 세라믹 본체의 발열을 억제하고, 적층 세라믹 커패시터를 기판에 실장시 발생할 수 있는 어쿠스틱 노이즈 및 크랙이 상기 제1 유닛(C)으로 전파되는 것을 막을 수 있다.
도 1 및 도 2를 참조하면, 상기 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110)의 길이 방향 제1, 제2 측면(1, 2)에 배치되며, 상기 제1 내부전극(121)과 연결된 제1, 제2 외부전극(131, 132)을 포함할 수 있다.
상기 제1, 제2 외부전극(131, 132)은 상기 제1 유닛(C)과 제2 유닛(S)이 포함하는 제1 내부전극(121)과 연결될 수 있으며, 신호의 입출력 단자로 정의될 수 있다.
즉, 입력 단자인 상기 제1 외부전극(131)으로 신호를 받아 입력받은 신호를 제1 내부전극(121)을 거쳐 신호의 출력 단자인 제2 외부전극(132)을 통해 출력한다.
이때, 상기 제1 유닛(C)에서는 입력받은 신호 중 노이즈 성분을 후술하는 바와 같이 제2 내부전극(122)을 통해 접지 단자인 제3 및 제4 외부전극(133, 134)으로 필터링하게 된다.
한편, 상기 적층 세라믹 커패시터(100)는 상기 세라믹 본체(110)의 폭 방향 제3, 제4 측면(3, 4)에 배치되며, 상기 제2 내부전극(122)과 연결된 제3, 제4 외부 전극(133, 134)을 포함할 수 있다.
상기 제3 및 제4 외부 전극(133, 134)은 입력받은 신호의 노이즈 성분을 그라운드로 필터링하는 접지 단자로 기능한다.
상기 제3 및 제4 외부 전극(133, 134)은 상기 세라믹 본체(110)의 폭 방향 제3 및 제4 측면(3, 4)으로 노출된 리드(122a, 122b)를 통해 상기 제2 내부전극(122)과 전기적으로 연결될 수 있다.
상기 제1 내지 제4 외부전극(131, 132, 133, 134)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.
상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스일 수 있다.
상기 제1 내지 제4 외부전극(131, 132, 133, 134)을 형성하는 방법은 특별히 제한되지 않으며, 상기 세라믹 본체를 디핑(dipping)하여 형성할 수도 있으며, 인쇄 또는 도금 등의 다른 방법을 사용할 수도 있음은 물론이다.
상기 적층 세라믹 커패시터(100)는 총 4개의 외부 전극을 갖는 3단자 커패시터이나, 본 발명이 이에 한정되는 것은 아니다.
한편, 본 발명 일 실시형태에 따르면 상기 제2 유닛(S)이 인쇄 회로 기판의 상면과 인접하게 실장하기 위해, 상기 세라믹 본체(110)의 상면 및 하면 중 적어도 하나에는 상부 및 하부를 구분하기 위한 마킹이 형성될 수 있다.
상기 마킹은 상기 세라믹 본체(110)를 형성하는 유전체층 중 최외층에 시각으로 판별할 수 있는 색채가 다른 세라믹 재료를 사용하여 표시할 수도 있으며, 상기의 마킹이 형성된 세라믹 시트를 최외층에 적층하여 표시할 수도 있다.
본 발명의 다른 실시형태에 따르면 복수의 유전체층(111)을 포함하며, 길이 방향 제1, 제2 측면(1, 2), 폭 방향 제3, 제4 측면(3, 4) 및 두께 방향 상면과 하면(5, 6)을 가지는 세라믹 본체(110)와 상기 세라믹 본체(110) 내에 배치되며, 상기 길이 방향 제1 및 제2 측면(1, 2)으로 노출된 제1 내부전극(121)과 폭 방향 제3 및 제4 측면(3, 4)으로 노출된 리드(122a, 122b)를 가지는 제2 내부전극(122)을 포함하는 커패시터부(C), 상기 세라믹 본체(110) 내에서 상기 커패시터부(C)의 하부에 배치되는 발열 억제부(S) 및 상기 세라믹 본체(110)의 길이 방향 제1, 제2 측면(1, 2)에 배치되며, 상기 제1 내부전극(121)과 연결된 제1, 제2 외부전극(131, 132)과 상기 세라믹 본체(110)의 폭 방향 제3, 제4 측면(3, 4)에 배치되며, 상기 제2 내부전극(122)과 연결된 제3, 제4 외부 전극(133, 134)을 포함하며, 상기 발열 억제부(S)는 직류 저항을 저감하는 영역인 적층 세라믹 커패시터를 제공한다.
상기 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 특징 중 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 특징과 동일한 부분은 중복을 피하기 위하여 여기서는 생략하도록 한다.
상기 발열 억제부(S)는 상기 제1 내부전극(121)을 복수 개 포함하며, 상기 제1 내부전극(121)의 적층수는 특별히 제한되지는 않으나, 예를 들어 상기 커패시터부(C)의 제1 및 제2 내부전극(121, 122) 적층수보다 많을 수 있다.
상기 커패시터부(C)의 상기 제1 내부전극(121)과 제2 내부전극(122) 사이의 간격은 상기 발열 억제부(S)의 상기 제1 내부전극(121) 사이의 간격보다 클 수 있다.
상기 발열 억제부(S)는 상기 세라믹 본체(110)의 두께 방향 하면(6) 측에 배치될 수 있다.
상기 발열 억제부(S)의 전극 밀도는 상기 커패시터부(C)의 전극 밀도보다 높을 수 있다.
상기 발열 억제부(S)가 상기 세라믹 본체(110)의 두께 방향으로 상기 커패시터부(C)의 하부에 배치됨으로 인하여, 직류 저항을 저감할 수 있어, 허용 전류값을 높게 설정할 수 있다.
구체적으로, 상기 적층 세라믹 커패시터(100)를 인쇄회로기판에 실장시 상기 세라믹 본체(110)의 두께 방향 하면(6)이 실장면으로 제공되며, 이 경우 상기 신호(Signal) 전극인 제1 내부전극(121)으로 구성된 발열 억제부(S)가 상기 인쇄회로기판 측에 배치되기 때문에 외부전극을 통해 흐르는 전류로 인한 저항의 영향이 적어 전체 직류 저항을 저감할 수 있다.
상기와 같이 전체 직류 저항을 저감할 수 있기 때문에 상기 세라믹 본체에 발생하는 발열이 억제될 수 있어 허용 전류값을 높게 설정할 수 있는 것이다.
또한, 상기 신호(Signal) 전극인 제1 내부전극(121)으로 구성된 발열 억제부(S)가 상기 인쇄회로기판 측에 배치되기 때문에 상기 신호(Signal) 전극의 저항과 직류 전류에 의해 발생하는 발열이 기판에 방출되기 쉽다.
이로 인하여, 상기 세라믹 본체에 발생하는 발열이 억제될 수 있어 허용 전류값을 높게 설정할 수 있다.
또한, 상기 신호(Signal) 전극인 제1 내부전극(121)으로 구성된 발열 억제부(S)가 상기 인쇄회로기판 측에 배치되기 때문에 인쇄회로기판에 상기 적층 세라믹 커패시터를 실장시 기계적 뒤틀림이나 진동에 의한 어쿠스틱 노이즈가 정전용량을 형성하는 상기 커패시터부(C)로 전달되는 것을 막아 어쿠스틱 노이즈를 저감할 수 있다.
또한, 상기 인쇄회로기판의 휨에 의한 기계적 스트레스에 의해 상기 적층 세라믹 커패시터에 크랙이 생기더라도 상기 크랙이 정전용량을 형성하는 상기 커패시터부(C)로 전달되는 것을 막아 절연저항의 열화를 방지할 수 있다.
즉, 상기 커패시터부(C)는 대규모 집적 회로(Large Scale Integration, LSI)의 전원의 노이즈 필터부로서 작용한다.
또한, 상기 발열 억제부(S)는 신호(Signal) 전극인 제1 내부전극(121)으로 구성되어 세라믹 본체의 발열을 억제하고, 적층 세라믹 커패시터를 기판에 실장시 발생할 수 있는 어쿠스틱 노이즈 및 크랙이 상기 커패시터부(C)로 전파되는 것을 막을 수 있다.
적층 세라믹 커패시터의 실장 기판
도 5는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 6은 도 5의 적층 세라믹 커패시터 및 인쇄회로기판을 길이 방향으로 절단하여 도시한 단면도이다.
도 5 및 도 6을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(300)은 적층 세라믹 커패시터(100)가 수평하도록 실장되는 인쇄회로기판(310)과, 인쇄회로기판(310)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(321, 322, 323)을 포함한다.
이때, 적층 세라믹 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(321, 322) 위에 접촉되게 위치하고, 제3 및 제4 외부전극(133, 134)이 제3 전극 패드(323)에 위치한 상태에서 솔더(330)에 의해 인쇄회로기판(310)과 전기적으로 연결될 수 있다.
상기 적층 세라믹 커패시터(100)를 상기 인쇄회로기판(310)에 실장시 상기 세라믹 본체(110)의 두께 방향 하면(6)이 실장면으로 제공되며, 이 경우 상기 신호(Signal) 전극인 제1 내부전극(121)으로 구성된 제2 유닛(S)이 상기 인쇄회로기판 측에 배치되기 때문에 외부전극을 통해 흐르는 전류로 인한 저항의 영향이 적어 전체 직류 저항을 저감할 수 있다.
상기와 같이 전체 직류 저항을 저감할 수 있기 때문에 상기 세라믹 본체에 발생하는 발열이 억제될 수 있어 허용 전류값을 높게 설정할 수 있다.
또한, 상기 신호(Signal) 전극인 제1 내부전극(121)으로 구성된 제2 유닛(S)이 상기 인쇄회로기판(310) 측에 배치되기 때문에 상기 신호(Signal) 전극의 저항과 직류 전류에 의해 발생하는 열이 기판에 방출되기 쉽다.
이로 인하여, 상기 세라믹 본체에 발생하는 발열이 억제될 수 있어 허용 전류값을 높게 설정할 수 있다.
또한, 상기 신호(Signal) 전극인 제1 내부전극(121)으로 구성된 제2 유닛(S)이 상기 인쇄회로기판 측에 배치되기 때문에 인쇄회로기판에 상기 적층 세라믹 커패시터를 실장시 기계적 뒤틀림이나 진동에 의한 어쿠스틱 노이즈가 정전용량을 형성하는 유닛 또는 커패시터부로 전달되는 것을 막아 어쿠스틱 노이즈를 저감할 수 있다.
상기 적층 세라믹 커패시터(100)가 인쇄회로기판(310)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.
즉, 상기 적층 세라믹 커패시터(100)가 인쇄회로기판(310)에 실장된 상태에서 적층 세라믹 커패시터(100)의 길이 방향 양 측면에 형성된 상기 제1 외부전극(131) 및 제2 외부전극(132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체는 두께 방향으로 팽창과 수축을 하게 되고, 제1 외부전극(131) 및 제2 외부전극(132)의 양 측면부는 포아송 효과(Poisson effect)에 의해 세라믹 본체의 두께 방향의 팽창과 수축과는 반대로 수축과 팽창을 하게 된다.
여기서, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 커패시터의 기판 실장면인 세라믹 본체 하면에 상기 제2 유닛(S)이 배치됨으로써, 제1 유닛(C)에서 발생한 진동이 기판에 전달되는 것을 감소시켜 어쿠스틱 노이즈 (acoustic noise)를 감소시킬 수 있다.
또한, 상기 인쇄회로기판(310)의 휨에 의한 기계적 스트레스에 의해 상기 적층 세라믹 커패시터(100)에 크랙이 생기더라도 상기 크랙이 정전용량을 형성하는 제1 유닛 또는 커패시터부(C)로 전달되는 것을 막아 절연저항의 열화를 방지할 수 있다.
도 7은 본 발명의 실시예와 비교예의 직류 전류 대비 온도 상승 변화를 도시한 그래프이다.
도 7을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 종래의 적층 세라믹 커패시터인 비교예에 비하여 인가된 직류 전류 대비 온도 상승이 더 적어 허용 전류값을 더 높게 설정할 수 있음을 알 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100; 적층 세라믹 커패시터 110; 세라믹 본체
111; 유전체층 121, 122; 제1 및 제2 내부 전극
122a, 122b; 리드
131, 132, 133, 134; 제1 내지 제4 외부 전극
300; 실장 기판 310; 인쇄회로기판
321, 322, 323; 제1 내지 제3 전극 패드
330; 솔더

Claims (19)

  1. 복수의 유전체층을 포함하며, 길이 방향 제1, 제2 측면, 폭 방향 제3, 제4 측면 및 두께 방향 상면과 하면을 가지는 세라믹 본체;
    상기 세라믹 본체 내에 배치되며, 상기 길이 방향 제1 및 제2 측면으로 노출된 제1 내부전극과 폭 방향 제3 및 제4 측면으로 노출된 리드를 가지는 제2 내부전극을 포함하는 제1 유닛;
    상기 세라믹 본체 내에 배치되며, 상기 제1 내부전극을 복수 개 포함하는 제2 유닛; 및
    상기 세라믹 본체의 길이 방향 제1, 제2 측면에 배치되며, 상기 제1 내부전극과 연결된 제1, 제2 외부전극과 상기 세라믹 본체의 폭 방향 제3, 제4 측면에 배치되며, 상기 제2 내부전극과 연결된 제3, 제4 외부 전극;을 포함하며,
    상기 세라믹 본체의 두께 방향 하면은 실장면이고,
    상기 제2 유닛은 상기 세라믹 본체의 두께 방향으로 상기 제1 유닛의 하부에 배치되되, 상기 세라믹 본체의 두께 방향 하면 측에 배치된 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 유닛의 상기 제1 내부전극과 제2 내부전극 사이의 간격은 상기 제2 유닛의 상기 제1 내부전극 사이의 간격보다 큰 적층 세라믹 커패시터.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제2 유닛의 제1 내부전극 적층수는 상기 제1 유닛의 제1 및 제2 내부전극 적층수보다 많은 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제2 유닛의 전극 밀도는 상기 제1 유닛의 전극 밀도보다 높은 적층 세라믹 커패시터.
  7. 복수의 유전체층을 포함하며, 길이 방향 제1, 제2 측면, 폭 방향 제3, 제4 측면 및 두께 방향 상면과 하면을 가지는 세라믹 본체;
    상기 세라믹 본체 내에 배치되며, 상기 길이 방향 제1 및 제2 측면으로 노출된 제1 내부전극과 폭 방향 제3 및 제4 측면으로 노출된 리드를 가지는 제2 내부전극을 포함하는 커패시터부;
    상기 세라믹 본체 내에서 상기 커패시터부의 하부에 배치되는 발열 억제부; 및
    상기 세라믹 본체의 길이 방향 제1, 제2 측면에 배치되며, 상기 제1 내부전극과 연결된 제1, 제2 외부전극과 상기 세라믹 본체의 폭 방향 제3, 제4 측면에 배치되며, 상기 제2 내부전극과 연결된 제3, 제4 외부 전극;을 포함하며,
    상기 세라믹 본체의 두께 방향 하면은 실장면이고,
    상기 발열 억제부는 직류 저항을 저감하는 영역이며, 상기 발열 억제부는 상기 세라믹 본체의 두께 방향 하면 측에 배치된 적층 세라믹 커패시터.
  8. 삭제
  9. 제7항에 있어서,
    상기 발열 억제부는 상기 제1 내부전극을 복수 개 포함하는 적층 세라믹 커패시터.
  10. 제9항에 있어서,
    상기 커패시터부의 상기 제1 내부전극과 제2 내부전극 사이의 간격은 상기 발열 억제부의 상기 제1 내부전극 사이의 간격보다 큰 적층 세라믹 커패시터.
  11. 삭제
  12. 제9항에 있어서,
    상기 발열 억제부의 제1 내부전극 적층수는 상기 커패시터부의 제1 및 제2 내부전극 적층수보다 많은 적층 세라믹 커패시터.
  13. 제9항에 있어서,
    상기 발열 억제부의 전극 밀도는 상기 커패시터부의 전극 밀도보다 높은 적층 세라믹 커패시터.
  14. 상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 위에 설치된 상기 제1항의 적층 세라믹 커패시터;를 포함하는 적층 세라믹 커패시터의 실장 기판.
  15. 제14항에 있어서,
    상기 제1 유닛의 상기 제1 내부전극과 제2 내부전극 사이의 간격은 상기 제2 유닛의 상기 제1 내부전극 사이의 간격보다 큰 적층 세라믹 커패시터의 실장 기판.
  16. 삭제
  17. 삭제
  18. 제14항에 있어서,
    상기 제2 유닛의 제1 내부전극 적층수는 상기 제1 유닛의 제1 및 제2 내부전극 적층수보다 많은 적층 세라믹 커패시터의 실장 기판.
  19. 제14항에 있어서,
    상기 제2 유닛의 전극 밀도는 상기 제1 유닛의 전극 밀도보다 높은 적층 세라믹 커패시터의 실장 기판.
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