KR101983154B1 - 적층 세라믹 커패시터 - Google Patents

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KR101983154B1
KR101983154B1 KR1020130133450A KR20130133450A KR101983154B1 KR 101983154 B1 KR101983154 B1 KR 101983154B1 KR 1020130133450 A KR1020130133450 A KR 1020130133450A KR 20130133450 A KR20130133450 A KR 20130133450A KR 101983154 B1 KR101983154 B1 KR 101983154B1
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Abstract

본 발명은, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은, 상기 세라믹 본체의 제1 및 제2 단면에서 제1 주면의 일부까지 각각 연장되게 형성된 제1 및 제2 내부 도전층; 상기 제1 및 제2 내부 도전층의 제1 및 제2 단면에서 제1 주면의 일부까지 각각 연장되게 형성되되, 상기 제1 및 제2 내부 도전층의 일부가 제1 주면으로 각각 노출되도록 상기 제1 및 제2 내부 도전층 보다 짧은 길이를 갖는 제1 및 제2 절연층; 상기 제1 및 제2 내부 도전층의 제1 주면에 각각 형성된 제1 및 제2 외부 도전층; 을 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터{Multi-Layered Ceramic Capacitor}
본 발명은 적층 세라믹 커패시터에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
상기 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는 전자 부품이다.
이러한 적층 세라믹 커패시터는 액정표시장치(LCD: Liquid Crystal Display) 및 플라즈마 표시장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
최근 영상 기기의 대형화 또는 컴퓨터의 중앙처리장치(CPU: Central Processing Unit)의 속도 상승 등과 같은 이유로 인해 전자 기기의 발열이 심화되고 있다.
따라서, 상기 적층 세라믹 커패시터는 전자 기기에 설치된 집적회로(IC: Integrated Circuit)의 안정적인 동작을 위해 높은 온도에서도 안정된 용량과 신뢰성의 확보가 요구되고 있다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 세라믹 본체의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
이러한 진동은 기판에 실장시 상기 적층 세라믹 커패시터의 외부 전극 및 상기 외부 전극과 인쇄회로기판을 연결하는 솔더를 통해 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
최근 전자 기기는 부품의 저소음화로 인해 이러한 적층 세라믹 커패시터에서 발생되는 어쿠스틱 노이즈가 보다 두드러지게 나타날 수 있으므로, 적층 세라믹 커패시터에서 발생되는 어쿠스틱 노이즈를 효과적으로 저감시킬 수 있는 연구가 필요한 실정이다.
이러한 어쿠스틱 노이즈를 저감시키는 하나의 방안으로, 프레임 형상의 금속 단자를 적층 세라믹 커패시터의 양 단면에 부착하여 인쇄회로기판에서 적층 세라믹 커패시터를 일정 간격 이격하여 실장하는 방법이 개시되어 있다.
그러나, 상기 금속 단자를 이용하여 어쿠스틱 노이즈를 일정 수준으로 저감시키기 위해서는 상기 금속 단자의 높이를 일정 규격 이상으로 높일 필요가 있었다.
이때, 상기 금속 단자의 높이 증가는 결과적으로 적층 세라믹 커패시터가 실장된 부품의 높이 치수를 증가시키는 원인이 되므로, 높이 제한이 있는 제품에는 사용할 수 없는 문제점이 있었다.
하기 특허문헌 1 및 2는 둘 다 적층 세라믹 커패시터에 관한 것으로, 특허문헌 1은 외부 전극이 은-에폭시로 이루어진 제2 외부 전극을 포함하고 있으며, 특허문헌 2는 세라믹 본체 하면에 제1 및 제2 외부 전극을 서로 연결하도록 길이 방향으로 절연층을 형성하고 있다.
국내공개특허공보 제2012-0056549호 국내공개특허공보 제2012-0031235호
당 기술 분야에서는, 적층 세라믹 커패시터에서 압전 현상에 의해 발생된 진동이 인쇄회로기판으로 전달되어 발생되는 어쿠스틱 노이즈를 효과적으로 저감시킬 수 있는 적층 세라믹 커패시터에 대한 새로운 방안이 요구되어 왔다.
본 발명의 일 측면은, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은, 상기 세라믹 본체의 제1 및 제2 단면에서 제1 주면의 일부까지 각각 연장되게 형성된 제1 및 제2 내부 도전층; 상기 제1 및 제2 내부 도전층의 제1 및 제2 단면에서 제1 주면의 일부까지 각각 연장되게 형성되되, 상기 제1 및 제2 내부 도전층의 일부가 제1 주면으로 각각 노출되도록 상기 제1 및 제2 내부 도전층 보다 짧은 길이를 갖는 제1 및 제2 절연층; 및 상기 제1 및 제2 내부 도전층의 제1 주면에 각각 형성된 제1 및 제2 외부 도전층; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 측면은, 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체; 상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은, 상기 세라믹 본체의 제1 및 제2 단면에서 제1 주면의 일부까지 각각 연장되게 형성된 제1 및 제2 내부 도전층; 상기 제1 및 제2 내부 도전층의 제1 주면에 각각 형성되되, 상기 제1 및 제2 내부 도전층의 일부가 제1 주면으로 각각 노출되도록 상기 세라믹 본체 보다 좁은 폭을 갖는 제1 및 제2 절연층; 및 상기 제1 및 제2 내부 도전층의 제1 주면에 각각 형성된 제1 및 제2 외부 도전층; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 도전층은, 상기 제1 내부 도전층과 상기 제1 절연층의 제1 주면 및 상기 제2 내부 도전층과 상기 제2 절연층의 제1 주면에 각각 동시에 형성될 수 있다.
본 발명의 일 실시 예에서, 본 발명의 적층 세라믹 커패시터는, 상기 세라믹 본체의 제1 주면에 상기 제1 및 제2 절연층을 연결하도록 형성된 제3 절연층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 절연층은 상기 제1 및 제2 내부 도전층의 제1 주면에서 제1 및 제2 단면의 일부까지 각각 연장되게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 도전층은 상기 제1 및 제2 내부 도전층의 제1 주면에서 제1 및 제2 측면의 일부까지 각각 연장되게 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 절연층의 두께는 50㎛ 이상으로 구성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 절연층은 절연성 에폭시를 포함하는 재료로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 도전층은 도전성 에폭시를 포함하는 재료로 이루어질 수 있다.
본 발명의 일 실시 예에 따르면, 세라믹 본체의 실장 면인 제1 주면에 계단 형상으로 단차지게 형성된 제1 및 제2 절연층과 제1 및 제2 외부 도전층의 두께에 의해 인쇄회로기판에 실장시 적층 세라믹 커패시터와 인쇄회로기판간의 간격을 멀게 하여 인쇄회로기판으로 전달되는 진동을 감소시켜 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
또한, 상기 외부 전극의 상기 절연층은 그 특성상 유연성을 가지고 있어서 추가적인 진동 흡수 효과를 기대할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 도 1의 저면도이다.
도 4는 도 1의 B-B'선 단면도이다.
도 5는 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 6은 도 5의 A-A'선 단면도이다.
도 7은 도 5의 저면도이다.
도 8은 도 5의 B-B'선 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 상세히 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소를 나타낸다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
본 발명은 적층 세라믹 전자 부품에 관한 것으로, 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 및 서미스터 등이 있으며, 하기에서는 적층 세라믹 전자 제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.
또한, 본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이고, 도 2는 도 1의 A-A'선 단면도이고
도 1 및 도 2를 참조하면, 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 두께 방향으로 적층된 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122) 및 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결된 제1 및 제2 외부 전극을 포함한다.
세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다.
또한, 세라믹 본체(110)는 육면체 형상을 가질 수 있다.
본 실시 형태에서는 세라믹 본체(110)의 유전체층(111)의 적층 방향으로 서로 대향하는 두께 방향의 단면을 제1 및 제2 주면으로, 상기 제1 및 제2 주면을 연결하며 서로 대향하는 길이 방향의 단면을 제1 및 제2 단면으로, 서로 대향하는 폭 방향의 단면을 제1 및 제2 측면으로 정의하기로 한다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 형성되어 적층되며, 세라믹 본체(110) 내에서 각각의 유전체층(111)을 사이에 두고 세라믹 본체(110)의 제1 및 제2 단면을 통해 번갈아 노출되도록 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연되며, 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 3은 본 발명의 제1 실시 형태에 따른 적층 세라믹 커패시터의 저면도이고, 도 4는 도 1의 B-B'선 단면도이다.
도 3 및 도 4를 참조하면, 상기 제1 및 제2 외부 전극은, 제1 및 제2 내부 도전층(131, 132), 제1 및 제2 절연층(141, 142) 및 제1 및 제2 외부 도전층(151, 152)을 포함한다.
본 실시 형태에서, 제1 및 제2 내부 도전층(131, 132)은 세라믹 본체(110)의 두께-폭 단면에 있어서, 세라믹 본체(110)의 제1 및 제2 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극(121, 122)을 덮어 전기적으로 연결되도록 세라믹 본체(110)의 제1 및 제2 단면에서 실장 면이 되는 제1 주면의 일부까지 연장되어 형성될 수 있다.
또한, 제1 및 제2 내부 도전층(131, 132)은 습기나 후술하는 제1 및 제2 도금층 형성시 도금액이 내부 전극으로 침투하는 것을 억제하기 위해 세라믹 본체(110)의 제1 및 제2 단면에서 세라믹 본체(110)의 제2 주면 또는 제1 및 제2 측면의 일부까지 연장되게 형성될 수 있다.
이때, 제1 및 제2 도전성 유리층(131, 132)은 양호한 전기적 특성을 가지면서 우수한 내히트사이클성과 내습성 등의 고신뢰성을 제공하기 위해, 예를 들어 구리-유리(Cu-Glass) 페이스트를 사용하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 절연층(141, 142)은 제1 및 제2 내부 도전층(131, 132) 상에 형성되며, 습기나 후술하는 제1 및 제2 도금층 형성시 도금액이 내부 전극으로 침투하는 것을 억제할 뿐만 아니라, 적층 세라믹 커패시터(100)를 인쇄회로기판 등에 실장 했을 때 상기 제1 및 제2 외부 전극의 실장 면을 제외한 둘레 면에 솔더가 형성되지 않거나 최소화되도록 하는 역할을 할 수 있다.
이러한 제1 및 제2 절연층(141, 142)은 제1 및 제2 내부 도전층(131, 132)의 제1 및 제2 단면에서 제1 주면의 일부까지 각각 연장되게 형성되되, 제1 및 제2 내부 도전층(131, 132)의 일부가 제1 주면으로 각각 노출되도록 제1 및 제2 내부 도전층(131, 132)이 제1 주면에 형성된 길이 보다 짧은 길이를 가질 수 있다.
또한, 제1 및 제2 절연층(141, 142)은 필요시 제1 및 제2 내부 도전층(131, 132)의 제1 및 제2 측면의 일부까지 각각 연장되게 형성할 수 있다.
이때, 제1 및 제2 절연층(141, 142)은 절연성을 갖는 에폭시 레지스트(epoxy resist) 등을 사용하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 절연층(141, 142)은 휠(wheel) 도포 방법, 제1 및 제2 내부 도전층(131, 132)의 표면에 홈을 형성한 후 절연성 에폭시 페이스트 등을 채우고 전사하는 방법 및 스크린 인쇄 등의 방법 중 하나가 사용될 수 있다.
하기 표 1을 참조하면, 제1 및 제2 절연층(141, 142)은 진동음을 줄이기 위해 샘플 3 내지 7과 같이 50 ㎛ 이상의 두께를 가질 수 있다.
이는 제 및 제2 절연층(141, 142)의 두께가 50 ㎛ 미만인 경우, 예컨대 샘플 1 및 2와 같은 경우, 기판에 실장시 적층 세라믹 커패시터(100)와 기판의 거리를 충분히 이격시키지 못해 발생하는 진동음이 30 dB 이상이 되어, 진동전달 감소효과가 미비하기 때문이다.
# 절연층 두께 (㎛) 진동음 (dB)
1 10.2 36.4
2 30.5 34.2
3 50.0 22.5
4 75.7 20.6
5 100.2 19.7
6 149.6 19.0
7 201.7 18.4
제1 및 제2 외부 도전층(151, 152)은 제1 및 제2 내부 도전층(131, 132)의 제1 주면에 노출된 부분에 각각 형성되며, 인쇄회로기판 등에 실장시 솔더로 부착되는 외부연결단자로서의 역할을 할 수 있다.
또한, 제1 및 제2 외부 도전층(151, 152)에 의해 적층 세라믹 커패시터(100)의 실장 면이 확연히 구분되게 되므로, 예기치 않게 적층 세라믹 커패시터(100)을 상하 반대로 하여 실장하는 것을 예방할 수 있다.
이때, 제1 및 제2 외부 도전층(151, 152)은 예를 들어 우수한 도전성을 가지면서 기계적 응력을 흡수하여 신뢰성을 향상시킬 수 있는 구리-에폭시(Cu-epoxy) 페이스트 등을 사용하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 외부 도전층(151, 152)은 제1 내부 도전층(131)과 제1 절연층(141)의 제1 주면 및 제2 내부 도전층(132)과 제2 절연층(142)의 제1 주면에 각각 동시에 부착되도록 형성될 수 있다.
한편, 제1 및 제2 외부 도전층(151, 152)에는 도금층이 각각 더 형성될 수 있다.
상기 도금층은 제1 및 제2 외부 도전층(151, 152) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것이다.
이와 같이 구성된 제1 및 제2 외부 전극은 세라믹 본체(110)의 제1 및 제2 단면 또는 제1 및 제2 측면에 형성된 제1 및 제2 절연층(141, 142)에 의해 인쇄회로기판에 실장시 솔더 필렛의 형성 높이를 최소화시켜 상기 솔더를 통해 전달되는 진동을 최소화시킬 수 있으며, 이러한 제1 및 제2 절연층(141, 142)은 그 특성상 유연성을 가지고 있어서 추가적인 진동 흡수 효과를 기대할 수 있다.
또한, 세라믹 본체(110)의 실장 면인 제1 주면에 계단 형상으로 단차지게 형성된 제1 및 제2 절연층(141, 142)과 제1 및 제2 외부 도전층(151, 152)의 두께에 의해 인쇄회로기판에 실장시 적층 세라믹 커패시터(100)와 인쇄회로기판 간의 간격을 멀게 하여 진동 전달을 감소시킬 수 있다.
도 5는 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이고, 도 6은 도 5의 A-A'선 단면도이고
도 5 및 도 6을 참조하면, 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터(200)는 복수의 유전체층(211)이 두께 방향으로 적층된 세라믹 본체(210), 복수의 제1 및 제2 내부 전극(221, 222) 및 제1 및 제2 내부 전극(221, 222)과 각각 전기적으로 연결된 제1 및 제2 외부 전극을 포함한다.
여기서, 세라믹 본체(210)와, 제1 및 제2 내부 전극(221, 222)의 구조는 앞서 설명한 제1 실시 형태와 유사하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 제1 실시 형태와 상이한 구조를 갖는 제1 및 제2 외부 전극을 도시하여 이를 토대로 구체적으로 설명하기로 한다.
도 7은 본 발명의 제2 실시 형태에 따른 적층 세라믹 커패시터의 저면도이고, 도 8은 도 1의 B-B'선 단면도이다.
도 7 및 도 8을 참조하면, 상기 제1 및 제2 외부 전극은, 제1 및 제2 내부 도전층(231, 232), 제1 및 제2 절연층(241, 242) 및 제1 및 제2 외부 도전층(251, 252)을 포함한다.
본 실시 형태에서, 제1 및 제2 내부 도전층(231, 232)은 세라믹 본체(210)의 두께-폭 단면에 있어서, 세라믹 본체(210)의 제1 및 제2 단면을 통해 번갈아 노출된 복수의 제1 및 제2 내부 전극(221, 222)을 덮어 전기적으로 연결되도록 세라믹 본체(210)의 제1 및 제2 단면에서 실장 면이 되는 제1 주면의 일부까지 연장되어 형성될 수 있다.
또한, 제1 및 제2 내부 도전층(231, 222)은 필요시 세라믹 본체(210)의 제1 및 제2 단면에서 제1 및 제2 측면의 일부까지 연장되게 형성할 수 있다.
또한, 제1 및 제2 내부 도전층(231, 232)은 습기나 후술하는 제1 및 제2 도금층 형성시 도금액이 내부 전극으로 침투하는 것을 억제하기 위해 세라믹 본체(210)의 제1 및 제2 단면에서 세라믹 본체(210)의 제2 주면 또는 제1 및 제2 측면의 일부까지 연장되게 형성될 수 있다.
이때, 제1 및 제2 내부 도전층(231, 232)은 양호한 전기적 특성을 가지면서 우수한 내히트사이클성과 내습성 등의 고신뢰성을 제공하기 위해, 예를 들어 구리-유리(Cu-Glass) 페이스트를 사용하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 절연층(241, 242)은 제1 및 제2 내부 도전층(231, 232) 상에 형성되며, 습기나 후술하는 제1 및 제2 도금층 형성시 도금액이 내부 전극으로 침투하는 것을 억제할 뿐만 아니라, 그 특성상 유연성을 가지고 있어서 추가적인 진동 흡수 효과를 기대할 수 있다.
이러한 제1 및 제2 절연층(241, 242)은 제1 및 제2 내부 도전층(231, 232)의 제1 주면에 각각 형성되되, 제1 및 제2 내부 도전층(231, 232)의 일부가 제1 주면의 안쪽으로 각각 노출되도록 세라믹 본체(210)의 폭 보다 좁은 폭을 가질 수 있다.
또한, 제1 및 제2 절연층(241, 242)은 필요시 그 양 단부를 제1 및 제2 내부 도전층(231, 232)의 제1 주면에서 제1 및 제2 단면의 일부까지 각각 연장되게 형성할 수 있다.
이때, 제1 및 제2 절연층(241, 242)은 절연성을 갖는 에폭시 레지스트(epoxy resist) 등을 사용하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 절연층(241, 242)은 휠(wheel) 도포 방법, 제1 및 제2 내부 도전층(231, 232)의 표면에 홈을 형성한 후 절연성 에폭시 페이스트 등을 채우고 전사하는 방법 및 스크린 인쇄 등의 방법 중 하나가 사용될 수 있다.
또한, 제1 및 제2 절연층(241, 242)은 50㎛ 이상의 두께를 가질 수 있다.
이는 제 및 제2 절연층(241, 242)의 두께가 50㎛ 미만인 경우 인쇄회로기판에 실장시 적층 세라믹 커패시터(200)와 인쇄회로기판의 거리를 충분히 이격시키지 못해 진동전달 감소효과가 미비하기 때문이다.
한편, 세라믹 본체(210)의 제1 주면에는 제1 및 제2 절연층(241, 242)을 길이 방향으로 연결하도록 제3 절연층(243)이 형성될 수 있다. 본 실시 형태에서는 도면 부호 241, 242, 243이 하나의 단일 절연층(240)을 구성할 수 있다.
제1 및 제2 외부 도전층(251, 252)은 제1 주면에서 제1 및 제2 절연층(241, 242)에 의해 덮히고 남은 노출된 부분에 각각 형성되며, 인쇄회로기판 등에 실장시 솔더로 부착되는 외부연결단자로서의 역할을 할 수 있다.
이때, 제1 및 제 외부 도전층(251, 252)은 세라믹 본체(210)의 제1 주면에서 제1 및 제2 절연층(241, 242)과 교차되게 연장하여 제1 및 제2 내부 도전층(231, 232)의 제1 및 제2 측면의 일부까지 각각 연장되게 형성할 수 있다.
또한, 제1 및 제2 외부 도전층(251, 252)에 의해 적층 세라믹 커패시터(200)의 실장 면이 확연히 구분되게 되므로, 예기치 않게 적층 세라믹 커패시터(200)을 상하 반대로 하여 실장하는 것을 예방할 수 있다.
이때, 제1 및 제2 외부 도전층(251, 252)은 예를 들어 우수한 도전성을 가지면서 기계적 응력을 흡수하여 신뢰성을 향상시킬 수 있는 구리-에폭시(Cu-epoxy) 페이스트 등을 사용하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 외부 도전층(251, 252)은 제1 내부 도전층(231)과 제1 절연층(241)의 제1 주면 및 제2 내부 도전층(232)과 제2 절연층(242)의 제1 주면에 각각 동시에 부착되도록 형성될 수 있다.
한편, 제1 및 제2 외부 도전층(251, 252)에는 도금층이 각각 더 형성될 수 있다.
상기 도금층은 제1 및 제2 외부 도전층(251, 252) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 도금층은 적층 세라믹 커패시터(200)를 인쇄회로기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것이다.
이와 같이 구성된 제1 및 제2 외부 전극은, 세라믹 본체(210)의 실장 면인 제1 주면에 계단 형상으로 단차지게 형성된 제1 및 제2 절연층(241, 242)과 제1 및 제2 외부 도전층(251, 252)의 두께에 의해 인쇄회로기판에 실장시 적층 세라믹 커패시터(200)와 인쇄회로기판간의 간격을 멀게 하여 진동전달을 감소시킬 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200 ; 적층 세라믹 커패시터 110, 210 ; 세라믹 본체
111, 211 ; 유전체층 121, 221 ; 제1 내부 전극
122, 222 ; 제2 내부 전극 131, 231 ; 제1 내부 도전층
132, 232 ; 제2 내부 도전층 141, 241 ; 제1 절연층
142, 242 ; 제2 절연층 240 ; 절연층
243 ; 제3 절연층 151, 152 ; 제1 외부 도전층
152, 252 ; 제2 외부 도전층

Claims (13)

  1. 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체;
    상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및
    상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며,
    상기 제1 및 제2 외부 전극은,
    상기 세라믹 본체의 제1 및 제2 단면에서 제1 주면의 일부까지 각각 연장되게 형성된 제1 및 제2 내부 도전층;
    상기 제1 및 제2 내부 도전층의 제1 및 제2 단면에서 제1 주면의 일부까지 각각 연장되게 형성되되, 상기 제1 및 제2 내부 도전층의 일부가 제1 주면으로 각각 노출되도록 상기 제1 및 제2 내부 도전층 보다 짧은 길이를 갖는 제1 및 제2 절연층;
    상기 제1 및 제2 내부 도전층의 제1 주면에 각각 형성된 제1 및 제2 외부 도전층; 을 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 외부 도전층은, 상기 제1 내부 도전층과 상기 제1 절연층의 제1 주면 및 상기 제2 내부 도전층과 상기 제2 절연층의 제1 주면에 각각 동시에 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 절연층의 두께는 50㎛ 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 절연층은 절연성 에폭시를 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 외부 도전층은 도전성 에폭시를 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제1 및 제2 단면 및 폭 방향의 제1 및 제2 측면을 갖는 세라믹 본체;
    상기 세라믹 본체 내에서, 상기 유전체층을 사이에 두고 상기 세라믹 본체의 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 및 제2 내부 전극; 및
    상기 제1 및 제2 내부 전극과 각각 전기적으로 연결된 제1 및 제2 외부 전극; 을 포함하며,
    상기 제1 및 제2 외부 전극은,
    상기 세라믹 본체의 제1 및 제2 단면에서 제1 주면의 일부까지 각각 연장되게 형성된 제1 및 제2 내부 도전층;
    상기 제1 및 제2 내부 도전층의 제1 주면에 각각 형성되되, 상기 제1 및 제2 내부 도전층의 일부가 제1 주면으로 각각 노출되도록 상기 세라믹 본체 보다 좁은 폭을 갖는 제1 및 제2 절연층;
    상기 제1 및 제2 내부 도전층의 제1 주면에 각각 형성된 제1 및 제2 외부 도전층; 을 포함하는 적층 세라믹 커패시터.
  7. 제6항에 있어서,
    상기 제1 및 제2 외부 도전층은, 상기 제1 내부 도전층과 상기 제1 절연층의 제1 주면 및 상기 제2 내부 도전층과 상기 제2 절연층의 제1 주면에 각각 동시에 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  8. 제6항에 있어서,
    상기 세라믹 본체의 제1 주면에 상기 제1 및 제2 절연층을 연결하도록 형성된 제3 절연층; 을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  9. 제6항에 있어서,
    상기 제1 및 제2 절연층은 상기 제1 및 제2 내부 도전층의 제1 주면에서 제1 및 제2 단면의 일부까지 각각 연장되게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  10. 제6항에 있어서,
    상기 제1 및 제2 외부 도전층은 상기 제1 및 제2 내부 도전층의 제1 주면에서 제1 및 제2 측면의 일부까지 각각 연장되게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
  11. 제6항에 있어서,
    상기 제1 및 제2 절연층의 두께는 50㎛ 이상인 것을 특징으로 하는 적층 세라믹 커패시터.
  12. 제6항에 있어서,
    상기 제1 및 제2 절연층은 절연성 에폭시를 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  13. 제6항에 있어서,
    상기 제1 및 제2 외부 도전층은 도전성 에폭시를 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
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