JP6828956B2 - 積層セラミック電子部品及びその実装基板 - Google Patents
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Description
本発明は、積層セラミック電子部品及びその実装基板に関する。
電子製品の小型化、スリム化、多機能化に伴い、電子部品にも小型化が求められ、高集積化されて実装されている。このような傾向に応じて、実装される電子部品間の空間が最小化している。
電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ、Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯用端末（ＰＤＡ、Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、及び携帯電話などの多様な製品の印刷回路基板に装着されて電気を充電または放電させる役割をする。
このような積層セラミックキャパシタ（ＭＬＣＣ、Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でありながら高容量が保障され、実装が容易であるという長所によって多様な電子装置の部品として用いられることができる。
このうち、高電圧及び低容量の特性を有する積層セラミックキャパシタの場合、このような特性を具現するために、フローティング（ｆｌｏａｔｉｎｇ）電極を用いた内部電極構造の設計が多く用いられている。
しかし、上記高電圧及び低容量の特性を有する積層セラミックキャパシタの場合、内部電極の積層数が少ないため曲げ強度を確保できないという困難がある。
本発明によれば、フローティング電極を有する容量形成層と、ダミー電極を有する保護層と、を含み、特にセラミック本体の長さ方向の中心にもダミー電極及びフローティング電極を形成することにより、高容量でありながら曲げ強度を確保することができる積層セラミック電子部品を提案する。
本発明の一実施形態によれば、複数の第１及び第２誘電体層が厚さ方向に交互に配置される容量形成層を含むセラミック本体と、上記セラミック本体の長さ方向の両側面に配置される外部電極と、を含み、上記容量形成層は、上記複数の第１誘電体層上に互いに離れて配置され、上記セラミック本体の長さ方向の両側面に露出して上記外部電極と連結される第１及び第２内部電極、上記第１及び第２内部電極と離れて配置された第１フローティング（ｆｌｏａｔｉｎｇ）電極、及び上記複数の第２誘電体層上に配置され、上記第１及び第２内部電極の一部と厚さ方向に重なる第２フローティング（ｆｌｏａｔｉｎｇ）電極を含み、上記セラミック本体は、上記セラミック本体の上面及び下面の少なくとも一面と上記容量形成層の間に厚さ方向に配置され、上記セラミック本体の長さ方向の両側面に露出する第１及び第２ダミー電極が配置され、上記第１及び第２ダミー電極の間に第３ダミー電極が配置された複数の第３誘電体層を有する保護層をさらに含む積層セラミック電子部品が提供される。
本発明の他の実施形態によれば、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された上記積層セラミック電子部品と、を含む積層セラミック電子部品の実装基板が提供される。
本発明の一実施形態によれば、フローティング電極を有する容量形成層と、ダミー電極を有する保護層と、を含むことにより、曲げ強度が向上した積層セラミック電子部品を具現することができる。
また、本発明の一実施形態によれば、容量形成層及び保護層にダミー電極を含むことにより、内部電極と外部電極の間の接合力を向上させることができる。
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
一方、積層セラミック電子部品には、一般に、積層セラミックキャパシタ、インダクタ、圧電体素子、バリスタまたはサーミスタなどがある。以下、本発明の実施形態に関し、積層セラミックキャパシタを例に挙げて説明する。
但し、本発明が積層セラミックキャパシタに制限されるものではない。
図１は本発明の一実施形態による積層セラミック電子部品の斜視図であり、図２は図１に示された積層セラミック電子部品においてＡ−Ａ'線に沿った断面図である。
図１及び図２を参照すると、本発明の一実施形態による積層セラミック電子部品は、セラミック本体１１０と、外部電極１３１、１３２と、を含むことができる。
セラミック本体１１０は、複数の誘電体層１１１ａ、１１１ｂ、１１１ｃ、１１１をセラミック本体１１０の厚さ方向に積層してから焼成したもので、隣接するそれぞれの誘電体層間の境界が走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認できないほど一体化されることができる。
このとき、セラミック本体１１０は六面体形状を有することができる。
本発明の実施形態を明確に説明するためにセラミック本体１１０の方向を定義すると、図１に示されるＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向、厚さ方向を示す。また、上記磁性体本体１１０は、実装面として提供される下面、これに対向する上面、長さ方向の両側面、及び幅方向の両側面を備えることができる。
図２を参照すると、上記セラミック本体１１０は、複数の第１及び第２誘電体層１１１ａ、１１１ｂが交互に配置されて形成される容量形成層を含むことができる。
また、セラミック本体１１０の上面及び下面の少なくとも一面と上記容量形成層の間に配置され、複数の第３誘電体層１１１ｃを含む保護層を含むことができる。
このとき、保護層の個数及び厚さは図２に示されているものに限定されない。
以下、上記セラミック本体１１０の上面と容量形成層の間に配置される保護層を第１保護層１１２とし、上記セラミック本体１１０の下面と容量形成層の間に配置される保護層を第２保護層１１３とする。
上記第１から第３誘電体層１１１ａ、１１１ｂ、１１１ｃは、誘電物質（ｄｉｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）で形成され、キャパシタの静電容量を向上させることができる。
また、第１から第３誘電体層１１１ａ、１１１ｂ、１１１ｃは、高誘電率のセラミック材料を含むことができ、例えば、チタン酸バリウム（ＢａＴｉＯ３）系セラミック粉末などを含むことができるが、十分な静電容量を得ることができる限り、本発明はこれに限定されない。
なお、第１から第３誘電体層１１１ａ、１１１ｂ、１１１ｃには、上記セラミック粉末とともに、必要に応じて、遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などのような多様な種類のセラミック添加剤、有機溶剤、可塑剤、結合剤、及び分散剤などがさらに添加されることができる。
上記容量形成層は、複数の第１及び第２誘電体層１１１ａ、１１１ｂが交互に配置されて形成されることができる。
図２を参照すると、複数の第１誘電体層１１１ａ上には、第１及び第２内部電極１２１、１２２がそれぞれセラミック本体１１０の長さ方向の両側面に外部に露出するように配置されることができる。
上記第１及び第２内部電極１２１、１２２は、極性が互いに異なる電極で、一つの第１誘電体層１１１ａ上に互いに離れて配置されることができる。
一方、容量形成層は、第１及び第２内部電極１２１、１２２の間で互いに離れて複数の第１誘電体層１１１ａ上に配置される第１フローティング（ｆｌｏａｔｉｎｇ）電極１２３をさらに含むことができる。
上記第１フローティング（ｆｌｏａｔｉｎｇ）電極１２３は、セラミック本体１１０の長さ−厚さ方向の断面において中心部に位置することができる。
また、第１フローティング（ｆｌｏａｔｉｎｇ）電極１２３は、第１及び第２内部電極１２１、１２２のそれぞれと所定の距離だけ離れて配置されることができる。
但し、図面に示されたものに制限されず、また、第１及び第２内部電極１２１、１２２のそれぞれと離れた距離が必ずしも同一である必要もない。
上記第１内部電極、第２内部電極及び第１フローティング（ｆｌｏａｔｉｎｇ）電極１２１、１２２、１２３は、導電性金属で形成されることができ、例えば、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、及び銅（Ｃｕ）の一つまたはこれらの合金などからなるものを用いることができるが、これに限定されない。
セラミック本体１１０の長さ−厚さ方向の断面において誘電体層の積層方向を基準に、上記第１内部電極、第２内部電極及び第１フローティング電極１２１、１２２、１２３の形態は長方体であってよいが、これに制限されない。また、第１内部電極、第２内部電極及び第１フローティング電極１２１、１２２、１２３の長さは図面に示されたものに制限されない。
第１フローティング電極１２３は、セラミック本体１１０の長さ方向の中心部に配置されて上記第１及び第２内部電極１２１、１２２と所定の距離離れることができる。
一方、複数の第２誘電体層１１１ｂ上には、第１及び第２内部電極１２１、１２２の一部と重なるように第２フローティング（ｆｌｏａｔｉｎｇ）電極１２４が形成されることができる。
より詳細には、上記第２フローティング（ｆｌｏａｔｉｎｇ）電極１２４は、セラミック本体１１０の外部に引き出されないようにセラミック本体１１０の内部に形成されることができ、第２フローティング（ｆｌｏａｔｉｎｇ）電極１２４の長さは第３ダミー電極１４３と互いに同一であることができる。これについては後述する。
一方、第２フローティング（ｆｌｏａｔｉｎｇ）電極１２４は第１及び第２内部電極１２１、１２２に作用する電圧を減少させることができる。これにより、耐電圧特性が向上することができ、絶縁破壊に及ばない限度内では第１及び第２内部電極１２１、１２２の積層数を増加させることができる。
また、容量形成層は、第２フローティング（ｆｌｏａｔｉｎｇ）電極１２４と、第１内部電極、第２内部電極及び第１フローティング（ｆｌｏａｔｉｎｇ）電極１２１、１２２、１２３が重なる部分においても容量が具現されることができる。
これを等価回路の観点からみると、二つのキャパシタが直列に連結されたものとみなすことができる。これにより、第１及び第２内部電極１２１、１２２に作用される電圧を半分に減少させることができる。
上記第１及び第２保護層１１２、１１３は、複数の第３誘電体層１１１ｃが積層されて形成されることができる。
このとき、上記複数の第３誘電体層１１１ｃ上には、第１及び第２ダミー電極１４１、１４２が配置されることができる。
また、上記第１及び第２保護層１１２、１１３は、第１及び第２ダミー電極１４１、１４２の間で複数の第３誘電体層１１１ｃ上に配置される第３ダミー電極１４３をさらに含むことができる。
第１及び第２保護層１１２、１１３は、セラミック本体１１０の厚さ方向に沿って、第１から第３ダミー電極１４１、１４２、１４３が配置される複数の第３誘電体層１１１ｃが少なくとも２層以上積層されて形成されることができる。
上記第１から第３ダミー電極１４１、１４２、１４３は、第１及び第２内部電極１２１、１２２と同一方向に形成されることができる。
また、上記第１から第３ダミー電極１４１、１４２、１４３は、セラミック本体１１０の長さ方向の両側面に配置される外部電極１３１、１３２、または容量形成層の影響で発生する寄生キャパシタンスを除いては容量形成に寄与しない。
特に、上記第３ダミー電極１４３は、第１及び第２ダミー電極１４１、１４２と所定の距離離れて第３誘電体層１１１ｃに配置されることができ、セラミック本体１１０の長さ−厚さ方向の断面において中心部に位置するように積層して形成されることができる。
上記第３ダミー電極１４３がセラミック本体１１０の長さ方向の中心に位置するように配置されることにより曲げ強度を増大させることができる。
また、これにより、内部電極の積層数が少ない積層セラミックキャパシタの曲げ強度を増加させるために配置されたダミー電極の積層によって発生し得る段差の問題による強度の低下現象を防止することができる。
上記第３ダミー電極１４３は、上記第２フローティング電極１２４に対応する位置に配置されることができる。
上記第３ダミー電極１４３と上記第２フローティング電極１２４がセラミック本体１１０の長さ方向の中心に位置するように配置されることにより、ダミー電極の積層によって発生し得る段差の問題による強度の低下現象を防止することができる。
一方、容量形成層にも複数の第４及び第５ダミー電極１４４、１４５が配置されることができる。
容量形成層は、複数の第２誘電体層１１１ｂ上に配置される第４及び第５ダミー電極１４４、１４５をさらに含むことができる。
上記第４及び第５ダミー電極１４４、１４５は、第２フローティング電極１２４が形成された複数の第２誘電体層１１１ｂ上においてセラミック本体１１０の長さ方向の両側面にそれぞれ露出して外部電極１３１、１３２と電気的に連結されることができる。
上記第４及び第５ダミー電極１４４、１４５は、それぞれ上記第１及び第２内部電極１２１、１２２と重なるように形成されることができる。また、第２フローティング電極１２４は、上記第４及び第５ダミー電極１４４、１４５と所定の距離離れて上記第４及び第５ダミー電極１４４、１４５の間に配置されることができる。
セラミック本体１１０の長さ−厚さ方向の断面において誘電体層の積層方向を基準に、第２フローティング電極１２４と第４及び第５ダミー電極１４４、１４５の形態は長方体であってよいが、これに制限されない。
また、第２フローティング電極１２４と第４及び第５ダミー電極１４４、１４５の長さは図面に示されたものに制限されない。
但し、セラミック本体１１０の長さ方向において上記第２フローティング電極１２４の長さは、第１及び第２内部電極１２１、１２２と重なる部分を有することができるように十分な長さを有することができる。
このような第４及び第５ダミー電極１４４、１４５は、セラミック本体１１０の長さ方向の両側面に配置される外部電極で発生する振動を減少させ、且つ、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を低減させることができる。
上記外部電極は、セラミック本体１１０の長さ方向の両側面に配置される第１及び第２外部電極１３１、１３２を含むことができる。
上記第１及び第２外部電極１３１、１３２はそれぞれ第１及び第２内部電極１２１、１２２と電気的に連結されることができる。
このような第１及び第２外部電極１３１、１３２は、導電性金属で形成され、例えば、銀（Ａｇ）、鉛（Ｐｂ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、及び銅（Ｃｕ）の一つまたはこれらの合金などからなるものを用いることができるが、本発明はこれに限定されない。
上記第１及び第２外部電極１３１、１３２は、セラミック本体１１０の長さ方向の両側面からセラミック本体１１０の上面、下面及び幅方向の両側面の少なくとも一面に延長されて形成されることができる。
即ち、上記第１及び第２外部電極１３１、１３２は、セラミック本体１１０の長さ方向の両側面に配置された部分１３１ａ、１３２ａと、セラミック本体１１０の上面、下面及び幅方向の両側面の少なくとも一面に延長されて配置された部分１３１ｂ、１３２ｂに区分されることができる。
一方、上記第１及び第２外部電極１３１、１３２上には、必要に応じて、めっき層（図示せず）が形成されることができる。
めっき層は、第１及び第２外部電極１３１、１３２上に形成されたニッケル（Ｎｉ）めっき層と、上記ニッケルめっき層上に形成されたすず（Ｓｎ）めっき層と、を含むことができる。
このような第１及び第２めっき層は、本発明による積層セラミック電子部品を印刷回路基板などに半田で実装するとき、相互間の接着強度を高めるためのものである。めっき処理は公知の方法によって行われることができ、一実施例として、鉛フリーめっきを行うことができるが、これに限定されない。
上記セラミック本体１１０の厚さ方向における上記第３ダミー電極１４３間の間隔は、上記セラミック本体１１０の厚さ方向における上記第１フローティング電極１２３と第２フローティング電極１２４の間の間隔より小さくてよい。
より具体的には、上記セラミック本体１１０の厚さ方向における上記第３ダミー電極１４３間の間隔をＴ１とし、上記セラミック本体１１０の厚さ方向における上記第１フローティング電極１２３と第２フローティング電極１２４の間の間隔をＴ２とすると、０．０１×Ｔ２＜Ｔ１＜０．５×Ｔ２を満たすことができる。
上記セラミック本体１１０の厚さ方向における上記第３ダミー電極１４３間の間隔Ｔ１と、上記セラミック本体１１０の厚さ方向における上記第１フローティング電極１２３と第２フローティング電極１２４の間の間隔Ｔ２が、０．０１×Ｔ２＜Ｔ１＜０．５×Ｔ２を満たすように調節することにより、内部電極の積層数が少ない積層セラミックキャパシタの曲げ強度を改善させることができる。
本発明の一実施形態によれば、上記セラミック本体１１０の上面及び下面の少なくとも一面と上記容量形成層の間に配置された保護層の厚さＴｃと、上記第１及び第２ダミー電極１４１、１４２が配置された領域の全体の厚さＴｄが、０．１×Ｔｃ≦Ｔｄ＜０．９９×Ｔｃを満たすことができる。
上記セラミック本体１１０の上面及び下面の少なくとも一面と上記容量形成層の間に配置された保護層の厚さＴｃと、上記第１及び第２ダミー電極１４１、１４２が配置された領域の全体の厚さＴｄが、０．１×Ｔｃ≦Ｔｄ＜０．９９×Ｔｃを満たすように調節することにより、内部電極の積層数が少ない積層セラミックキャパシタの曲げ強度を改善させることができ、内部電極と外部電極の間の接合力を向上させることができる。
上記第１及び第２ダミー電極１４１、１４２が配置された領域の全体の厚さＴｄが０．１×Ｔｃ未満である場合は、曲げ強度の改善、及び内部電極と外部電極の間の接合力の向上効果がない可能性がある。
これに対し、上記第１及び第２ダミー電極１４１、１４２が配置された領域の全体の厚さＴｄが０．９９×Ｔｃを超過すると、耐湿不良などによって積層セラミックキャパシタの信頼性が低下するおそれがある。
本発明の一実施形態によれば、上記セラミック本体１１０の長さ方向における上記第３ダミー電極１４３の長さＬｐと、上記セラミック本体１１０の上面、下面及び幅方向の両側面の少なくとも一面に延長されて配置される上記外部電極１３１ｂ、１３２ｂ間の間隔Ｌｃ'と、上記セラミック本体１１０の長さ方向の長さＬｃが、１．１×Ｌｃ'≦Ｌｐ＜０．９５×Ｌｃを満たすことができる。
即ち、上記セラミック本体１１０の長さ方向における上記第３ダミー電極１４３の長さＬｐは、上記セラミック本体１１０の上面、下面及び幅方向の両側面の少なくとも一面に延長されて配置される上記外部電極１３１ｂ、１３２ｂ間の間隔Ｌｃ'より長く形成されることができる。
また、上記セラミック本体１１０の長さ方向における上記第３ダミー電極１４３の長さＬｐは、上記セラミック本体１１０の長さ方向の長さＬｃより短く形成されることができる。
上記セラミック本体１１０の長さ方向における上記第３ダミー電極１４３の長さＬｐと、上記セラミック本体１１０の上面、下面及び幅方向の両側面の少なくとも一面に延長されて配置される上記外部電極１３１ｂ、１３２ｂ間の間隔Ｌｃ'と、上記セラミック本体１１０の長さ方向の長さＬｃが、１．１×Ｌｃ'≦Ｌｐ＜０．９５×Ｌｃを満たすように調節することにより、内部電極の積層数が少ない積層セラミックキャパシタの曲げ強度を改善させることができる。
本発明の一実施形態によれば、上記第３ダミー電極１４３と上記セラミック本体１１０の長さ方向の一側面の間の間隔Ｌｍと、上記セラミック本体１１０の長さ方向の一側面から上記セラミック本体１１０の上面、下面及び幅方向の両側面の少なくとも一面に延長されて配置された上記外部電極１３１ｂ、１３２ｂの端部までの長さＬｂが、Ｌｍ≦０．９５×Ｌｂを満たすことができる。
即ち、上記第３ダミー電極１４３は、上記セラミック本体１１０の長さ方向の中心に配置され、且つ、その両端部が上記セラミック本体１１０の上面、下面及び幅方向の両側面の少なくとも一面に延長されて配置された上記外部電極１３１ｂ、１３２ｂの端部より上記セラミック本体１１０の両側面に近くなるように配置されることができる。
また、上記第３ダミー電極１４３の両端部は、上記第１及び第２ダミー電極１４１、１４２と所定の距離離れて配置されることができる。
上記第３ダミー電極１４３と上記セラミック本体１１０の長さ方向の一側面の間の間隔Ｌｍと、上記セラミック本体１１０の長さ方向の一側面から上記セラミック本体１１０の上面、下面及び幅方向の両側面の少なくとも一面に延長されて配置された上記外部電極１３１ｂ、１３２ｂの端部までの長さＬｂが、Ｌｍ≦０．９５×Ｌｂを満たすように調節することにより、内部電極の積層数が少ない積層セラミックキャパシタの曲げ強度を改善させることができる。
一方、上記セラミック本体１１０の長さ方向における上記第１及び第２内部電極１２１、１２２の少なくとも一つの長さＬｐ'と、上記セラミック本体１１０の長さ方向の一側面から上記セラミック本体１１０の上面、下面及び幅方向の両側面の少なくとも一面に延長されて配置された上記外部電極１３１ｂ、１３２ｂの端部までの長さＬｂが、１．１×Ｌｂ≦Ｌｐ'を満たすことができる。
上記セラミック本体１１０の長さ方向における上記第１及び第２内部電極１２１、１２２の少なくとも一つの長さＬｐ'と、上記セラミック本体１１０の長さ方向の一側面から上記セラミック本体１１０の上面、下面及び幅方向の両側面の少なくとも一面に延長されて配置された上記外部電極１３１ｂ、１３２ｂの端部までの長さＬｂが、１．１×Ｌｂ≦Ｌｐ'を満たすように調節することにより、内部電極の積層数が少ない積層セラミックキャパシタの曲げ強度を改善させることができる。
また、上記第３ダミー電極１４３と上記セラミック本体１１０の長さ方向の一側面の間の間隔Ｌｍと上記セラミック本体１１０の長さ方向における上記第１及び第２ダミー電極１４１、１４２の少なくとも一つの長さＬｄとの差（Ｌｍ−Ｌｄ）と、上記セラミック本体１１０の長さ方向の長さＬｃが、０．０１×Ｌｃ＜Ｌｍ−Ｌｄを満たすことができる。
上記第３ダミー電極１４３と上記セラミック本体１１０の長さ方向の一側面の間の間隔Ｌｍと上記第１及び第２ダミー電極１４１、１４２の少なくとも一つの上記セラミック本体１１０の長さ方向の長さＬｄとの差（Ｌｍ−Ｌｄ）と、上記セラミック本体１１０の長さ方向の長さＬｃが、０．０１×Ｌｃ＜Ｌｍ−Ｌｄを満たすように調節することにより、内部電極の積層数が少ない積層セラミックキャパシタの曲げ強度を改善させることができる。
積層セラミック電子部品の実装基板
図３は図１の積層セラミック電子部品が印刷回路基板に実装された形状を示す斜視図である。
図３は図１の積層セラミック電子部品が印刷回路基板に実装された形状を示す斜視図である。
図３を参照すると、本実施形態による積層セラミック電子部品１００の実装基板２００は、積層セラミック電子部品１００が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離れて形成された第１及び第２電極パッド２２１、２２２と、を含む。
このとき、積層セラミック電子部品１００は、第１及び第２外部電極１３１、１３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触するように位置した状態で、半田２３０によって印刷回路基板２１０と電気的に連結されることができる。
上述の説明を除いて本発明の一実施形態による積層セラミックキャパシタの特徴と重複される説明を省略する。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
１００ 積層セラミック電子部品
１１０ セラミック本体
１１１ 誘電体層
１１２、１１３ 第１及び第２保護層
１２１、１２２ 第１及び第２内部電極
１２３、１２４ 第１及び第２フローティング電極
１３１、１３２ 第１及び第２外部電極
１４１、１４２、１４３、１４４、１４５ 第１から第５ダミー電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田
１１０ セラミック本体
１１１ 誘電体層
１１２、１１３ 第１及び第２保護層
１２１、１２２ 第１及び第２内部電極
１２３、１２４ 第１及び第２フローティング電極
１３１、１３２ 第１及び第２外部電極
１４１、１４２、１４３、１４４、１４５ 第１から第５ダミー電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田
Claims (7)
- 複数の第１及び第２誘電体層が厚さ方向に交互に配置される容量形成層を含むセラミック本体と、
前記セラミック本体の長さ方向の両側面に配置される外部電極と、を含み、
前記容量形成層は、前記複数の第１誘電体層上に互いに離れて配置され、前記セラミック本体の長さ方向の両側面に露出して前記外部電極と連結される第１及び第２内部電極、前記第１及び第２内部電極と離れて配置された第１フローティング（ｆｌｏａｔｉｎｇ）電極、及び前記複数の第２誘電体層上に配置され、前記第１及び第２内部電極の一部と厚さ方向に重なる第２フローティング（ｆｌｏａｔｉｎｇ）電極を含み、
前記セラミック本体は、前記セラミック本体の上面及び下面の少なくとも一面と前記容量形成層の間に厚さ方向に配置され、前記セラミック本体の長さ方向の両側面に露出する第１及び第２ダミー電極が配置され、前記第１及び第２ダミー電極の間に第３ダミー電極が配置された複数の第３誘電体層を有する保護層をさらに含み、
前記外部電極は、前記セラミック本体の長さ方向の両側面から前記セラミック本体の上面及び下面の少なくとも一面に延長されて配置され、
前記セラミック本体の長さ方向における前記第３ダミー電極の長さＬｐは、前記セラミック本体の上面、下面及び幅方向の両側面の少なくとも一面に延長されて配置される前記外部電極間の間隔Ｌｃ'より長く、
前記第３ダミー電極は、前記セラミック本体の長さ方向の中心に位置し、前記第１及び第２ダミー電極と離れて配置される、
積層セラミック電子部品。 - 前記第３ダミー電極は、前記第２フローティング（ｆｌｏａｔｉｎｇ）電極と厚さ方向に重なる、請求項１に記載の積層セラミック電子部品。
- 前記容量形成層は、前記セラミック本体の長さ方向の両側面にそれぞれ露出し、前記複数の第２誘電体層上に配置される第４及び第５ダミー電極をさらに含み、
前記第２フローティング電極は、前記セラミック本体の長さ方向の中心に位置し、前記第４及び第５ダミー電極と離れて配置される、請求項１または２に記載の積層セラミック電子部品。 - 前記セラミック本体の厚さ方向における前記第３ダミー電極間の間隔は、前記セラミック本体の厚さ方向における前記第１フローティング電極と第２フローティング電極の間の間隔より小さい、請求項１から３のいずれか１項に記載の積層セラミック電子部品。
- 前記セラミック本体の厚さ方向における前記第３ダミー電極間の間隔Ｔ１と、前記セラミック本体の厚さ方向における前記第１フローティング電極と第２フローティング電極の間の間隔Ｔ２が、０．０１×Ｔ２＜Ｔ１＜０．５×Ｔ２を満たす、請求項１から４のいずれか１項に記載の積層セラミック電子部品。
- 前記セラミック本体の上面及び下面の少なくとも一面と前記容量形成層の間に配置された保護層の厚さＴｃと、前記第１及び第２ダミー電極が配置された領域の全体の厚さＴｄが、０．１×Ｔｃ≦Ｔｄ＜０．９９×Ｔｃを満たす、請求項１から５のいずれか１項に記載の積層セラミック電子部品。
- 上部に第１及び第２電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設置された請求項１から６のいずれか１項に記載の積層セラミック電子部品と、を含む、積層セラミック電子部品の実装基板。
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