KR20190116176A - 적층 세라믹 전자부품 - Google Patents

적층 세라믹 전자부품

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KR20190116176A
KR20190116176A KR1020190115391A KR20190115391A KR20190116176A KR 20190116176 A KR20190116176 A KR 20190116176A KR 1020190115391 A KR1020190115391 A KR 1020190115391A KR 20190115391 A KR20190115391 A KR 20190115391A KR 20190116176 A KR20190116176 A KR 20190116176A
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정도영
김제중
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층되도록 배치되는 제1 및 제2 내부 전극을 포함하는 용량 형성부, 상기 용량 형성부의 제2 방향의 양면에 배치되는 마진부 및 상기 용량 형성부의 제3 방향의 양면에 배치되는 커버부를 포함하고, 제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하는 세라믹 바디; 상기 세라믹 바디의 제5 면 및 제6 면 상에 각각 배치되는 제1 및 제2 외부 전극; 및 상기 용량 형성부와 이격되고, 상기 제1 및 제2 외부 전극과 접하여 배치되는 보조 전극을 2개 이상 포함하며, 상기 보조 전극은 상기 세라믹 바디의 제3 방향으로 배치되는 적층 세라믹 전자부품을 제공할 수 있다.

Description

적층 세라믹 전자부품 {MULTI-LAYERED CERAMIC ELECTROIC COMPONENTS}
본 발명은 적층 세라믹 전자부품에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 적층 세라믹 전자부품에 관한 것이다.
최근, 전자 제품의 소형화, 슬림화 및 다기능화에 따라 적층 세라믹 커패시터도 소형화가 요구되고 있으며, 적층 세라믹 커패시터의 실장도 고 집적화되고 있다.
전자부품 중 하나인 적층 세라믹 커패시터는 액정 표시 장치 (LCD, Liquid Crystal Display) 및 플라즈마 표시 장치 패널 (PDP, Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기 (PDA, Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치의 부품으로 사용될 수 있다.
한편, 최근 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.
특히, 적층 세라믹 커패시터가 가혹한 환경에 노출되는 경우 외부 전극의 산화, 외력에 의한 휨 발생 등으로 인하여 전극의 박리 또는 크랙이 발생할 수 있고, 수분 등이 침투하여 IR 저하 및/또는 쇼트 등이 발생할 수 있다. 이러한 가혹 환경에, 내습 신뢰성 향상 및 기계적 강도 향상을 위한 내부 및 외부 구조 등에 있어서 개선이 필요한 실정이다.
본 발명의 일 목적은 휨 강도가 우수한 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 다른 목적은 내습 신뢰성이 우수한 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 다른 목적은 기계적 강도가 개선된 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층되도록 배치되는 제1 및 제2 내부 전극을 포함하는 용량 형성부, 상기 용량 형성부의 제2 방향의 양면에 배치되는 마진부 및 상기 용량 형성부의 제3 방향의 양면에 배치되는 커버부를 포함하고, 제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하는 세라믹 바디; 상기 세라믹 바디의 제5 면 및 제6 면 상에 각각 배치되는 제1 및 제2 외부 전극; 및 상기 용량 형성부와 이격되고, 상기 제1 및 제2 외부 전극과 접하여 배치되는 보조 전극을 2개 이상 포함하며, 상기 보조 전극은 상기 세라믹 바디의 제3 방향으로 배치되는 적층 세라믹 전자부품을 제공할 수 있다.
본 발명의 일 실시형태에 따르면, 보조 전극을 적용하여 휨 강도가 우수한 적층 세라믹 전자부품을 제공할 수 있다.
본 발명의 다른 실시형태에 따르면, 보조 전극을 적용하여 내습 신뢰성이 우수한 적층 세라믹 전자부품을 제공할 수 있다.
본 발명의 또 다른 실시형태에 따르면, 보조 전극을 적용하여 크랙을 방지하고 기계적 강도를 강화할 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타내는 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 바디를 나타낸 모식도이다.
도 3은 도 1의 I-I' 단면도이다.
도 4는 도 1의 II-II' 단면도이다.
도 5는 도 3의 A 영역에 대한 확대도이다.
도 6은 도 4의 B 영역에 대한 확대도이다.
도 7은 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품의 II-II' 단면도이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 제조 방법을 나타내는 모식도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
이하, 도 1 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 전자부품에 대하여 상세히 설명한다.
도 1 내지 도 6을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 상기 유전체층(111)을 사이에 두고 제3 방향(Z 방향)으로 적층되도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하는 용량 형성부(αW, αT), 상기 용량 형성부(αW, αT)의 제2 방향(Y 방향)의 양면에 배치되는 마진부(m) 및 상기 용량 형성부(αW, αT)의 제3 방향(Z 방향)의 양면에 배치되는 커버부(c)를 포함하고, 제1 방향(X 방향)으로 대향하는 제1 및 제2 면(S5, S6), 제2 방향(Y 방향)으로 대향하는 제3 및 제4 면(S3, S4), 제3 방향(Z 방향)으로 대향하는 제5 및 제6 면(S5, S6)을 포함하는 세라믹 바디(110); 상기 세라믹 바디(110)의 제5면(S5) 및 제6면(S6) 상에 각각 배치되는 제1 및 제2 외부 전극(131, 132); 및 상기 용량 형성부(αW, αT)와 이격되고, 상기 제1 및 제2 외부 전극(131, 132)과 접하여 배치되는 보조 전극(141, 142)을 2개 이상 포함할 수 있다. 이 때, 상기 보조 전극(141, 142)은 상기 세라믹 바디(110)의 제3 방향(Z 방향)으로 배치될 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시예에서, 세라믹 바디(110)는 유전체층(111), 제1 및 제2 내부 전극(121, 122)을 포함하는 용량 형성부(αW, αT), 상기 용량 형성부(αW, αT)의 제2 방향(Y 방향)의 양면에 배치되는 마진부(m) 및 상기 용량 형성부(αW, αT)의 제3 방향(Z 방향)의 양면에 배치되는 커버부(c)를 포함할 수 있다.
상기 세라믹 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 세라믹 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 세라믹 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 세라믹 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 세라믹 바디(110)는 길이 방향(X 방향)으로 서로 대향하는 제1 및 제2 면(S1, S2), 상기 제1 및 제2 면(S1, S2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(S3, S4), 제1 및 제2 면(S1, S2)과 연결되고 제3 및 제4 면(S3, S4)과 연결되며 두께 방향(Z 방향)으로 서로 대향하는 제5 및 제6 면(S5, S6)을 가질 수 있다.
상기 세라믹 바디(110)는 유전체층(111)에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 유전체층(111)에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 두께 방향(Z 방향)으로 번갈아 적층하여 형성할 수 있다.
상기 용량 형성부(αW, αT)는 유전체층(111) 및 내부 전극(121, 122)이 제3 방향으로 교대로 적층되어 있을 수 있다. 용량 형성부(αW, αT)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시예에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
또한, 상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
예를 들어, 유전체층(111)은 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 시트를 마련함에 의해 형성될 수 있다. 상기 세라믹 시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작함에 따라 형성될 수 있으나, 이에 한정되지 않는다.
본 발명의 적층 세라믹 전자부품은 복수의 내부 전극(121, 122)이 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
상기 제1 내부 전극(121)은 상기 세라믹 바디(110)의 상기 제1 방향(X 방향)의 일 면(S1)으로 노출될 수 있으며, 상기 제1 방향(X 방향)의 일 면(S1)으로 노출되는 부분이 제1 외부 전극(131)과 연결될 수 있다. 상기 제2 내부 전극(122)은 상기 세라믹 바디(110)의 상기 제1 방향(X 방향)의 타 면(S2)으로 노출될 수 있으며, 상기 제1 방향(X 방향)의 타 면(S2)으로 노출되는 부분이 제2 외부 전극(132)과 연결될 수 있다. 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명에 따른 적층 세라믹 전자부품은, 용량 형성부(αW, αT)의 제2 방향의 양면에 마진부(m)가 배치될 수 있다. 상기 마진부(m)는 상기 용량 형성부(αW, αT)의 제1 및 제3 방향(X 방향 및 Z 방향)과 수직인 제2 방향(Y 방향)의 양 면에 각각 배치될 수 있다. 상기 마진부(m)는 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
마진부(m)는 절연 물질로 이루어질 수 있으며, 티탄산바륨 등과 같은 세라믹 물질로 이루어질 수 있다. 이 경우, 마진부(m)는 유전체층(111)에 포함된 것과 동일한 세라믹 물질을 포함하거나, 유전체층(111)과 동일한 물질로 이루어질 수 있다.
상기 마진부(m)를 형성하는 방법은 특별히 제한되지 않는다. 예를 들어, 용량 형성부(αW)에 포함되는 유전체층의 면적을 내부 전극의 면적보다 크게 형성하여, 내부 전극 중 외부 전극과 연결되는 부분을 제외한 나머지 둘레 부분에 마진 영역을 형성하거나 또는 세라믹을 포함하는 슬러리를 도포하여 형성하거나, 유전체 시트를 용량 형성부(αW)의 제2 방향(Y 방향)의 양 면에 부착하여 형성될 수 있다.
본 발명에 따른 적층 세라믹 전자부품은 커버부(c)를 포함할 수 있다. 상기 커버부(c)는 제1 및 제2 내부 전극(121, 122)의 최외곽에 배치될 수 있다. 상기 커버부(c)는 바디(110)의 최하부의 내부 전극의 하부 및 최상부의 내부 전극의 상부에 배치될 수 있다. 이때, 커버부(c)는 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 바디(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다. 상기 커버부(c)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
본 발명에 따른 적층 세라믹 전자부품은 세라믹 바디(110)의 제1 방향(X 방향)의 양면, 즉 상기 세라믹 바디의 제5면(S5) 및 제6면(S6)에 제1 외부 전극(131) 및 제2 외부 전극(132)이 배치될 수 있다. 제1 외부 전극(131)은 제1 내부 전극(121)과 연결되며, 제2 외부 전극(132)은 제2 내부 전극(122)과 연결될 수 있다.
하나의 예시에서, 제1 및 제2 외부 전극(131, 132)은 세라믹 바디(110)의 제1 방향인 길이 방향 제5 면(S5) 및 제6 면(S6)에 각각 배치되되, 상기 세라믹 바디(110)의 제2 방향인 폭 방향 제3 면(S3) 및 제4 면(S4)과 제3 방향인 두께 방향 제5 면(S5) 및 제6 면(S6)으로 연장 배치될 수 있다. 상기 세라믹 바디(110)의 제1면 내지 제4면(S1 내지 S4)에 연장되어 배치되는 제1 외부 전극(131) 및 상기 세라믹 바디(110)의 제1면 내지 제4면(S1 내지 S4)에 연장되어 배치되는 제2 외부 전극(132)은 후술하는 보조 전극과 접함으로써 본 발명에 따른 적층 세라믹 전자부품(100)의 내습신뢰성 및 기계적 강도를 향상시킬 수 있다.
본 발명의 일 실시형태에 따르면, 외부 전극(131, 132)은 세라믹 바디(110)의 제5 면(S5) 및 제6 면(S6)을 덮도록 배치되며, 내부 전극(121, 122)과 연결되는 제1 전극층(131a, 132a) 및 상기 제1 전극층(131a, 132a) 상에 배치된 제2 전극층(131b, 132b)을 포함할 수 있다.
구체적으로, 상기 제1 외부 전극(131)은 상기 세라믹 바디(110)의 제5 면(S5)에 배치되고, 제1 내부 전극(121)과 전기적으로 연결되는 제1 전극층(131a)과 상기 제1 전극층(131a)을 덮도록 배치되는 제2 전극층(131b)을 포함할 수 있다. 또한, 상기 제2 외부 전극(132)은 상기 세라믹 바디(110)의 제6 면(S6)에 배치되고 제2 내부 전극(122)과 전기적으로 연결되는 제1 전극층(132a)과 상기 제1 전극층(132a)을 덮도록 배치되는 제2 전극층(132b)을 포함할 수 있다.
상기 제1 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함할 수 있다. 상기 제1 전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 제1 전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다. 상기 제1 전극층(131a, 132a)은 상기 세라믹 바디(110)의 제3 면(S3), 제4 면(S4), 제5 면(S5) 및 제6 면(S6)으로 연장하여 배치될 수 있다.
상기 제2 전극층(131b, 132b)은 도전성 금속 및 글라스로 형성되거나, 도전성 금속을 포함하는 전도성 고분자 등을 포함할 수 있다. 상기 제2 전극층(131b, 132b)은 제1 전극층(131a, 132a) 상에 형성되며, 제1 전극층(131a, 132a)을 완전히 덮는 형태로 형성될 수 있다.
상기 제2 전극층(131b, 132b)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다. 상기 제2 전극층(131b, 132b)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성하거나, 또는 도전성 금속 분말을 포함하는 전도성 고분자를 경화시켜 형성할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제2 전극층(131b, 132b)은 제1 전극층(131a, 132a)과 상이한 도전성 금속을 포함할 수 있다. 상기 제2 전극층(131b, 132b)이 제1 전극층(131a, 132a)과 상이한 도전성 금속을 포함하는 경우, 외부의 응력 등에 의해 외부 전극의 박리가 발생하더라도, 제2 전극층(131b, 132b)이 먼저 박리됨으로써 내습 신뢰성을 보다 향상시킬 수 있다.
본 발명의 일 실시형태에서, 본 발명에 따른 적층 세라믹 전자부품(100)은 2개 이상의 보조 전극(141, 142)이 제1 및 제2 외부 전극(131, 132)과 접하여 배치될 수 있다. 상기 2개 이상의 보조 전극(141, 142)은 상기 제1 및 제2 외부 전극(131, 132)과 접하는 것과 동시에, 용량 형성부(αW, αT)와 이격되고, 세라믹 바디(110)의 제3 방향(Z 방향)으로 배치될 수 있다. 본 명세서에서 X와 Y가 이격되어 배치된다는 것은 X와 Y가 접하지 않은 것을 의미할 수 있으며, 소정의 간격을 두고 배치되는 것을 의미할 수 있다. 또한, 본 명세서에서 보조 전극이 제3 방향으로 배치된다는 것은, 상기 보조 전극의 면이 향하는 방향이 제3 방향인 것을 의미할 수 있으며, 상기 보조 전극의 면이 향하는 방향이 제3 방향을 기준으로 소정의 각도 이내인 것을 의미할 수 있다. 상기 2개 이상의 보조 전극(141, 142)은 상기 제1 및 제2 외부 전극(131, 132)과 접하는 것과 동시에, 용량 형성부(αW, αT)와 이격되고, 세라믹 바디(110)의 제3 방향(Z 방향)으로 배치되는 경우, 휨 강도를 개선할 수 있으며, 칩의 크랙을 방지할 수 있다.
본 발명의 일 실시예에서, 보조 전극(141, 142)은 세라믹 바디(110)의 제5면(S5) 및 제6면(S6)으로 노출될 수 있다. 도 2 내지 도 4를 참조하면, 세라믹 바디(110)의 제3방향(Z 방향)으로 배치되는 보조 전극(141, 142)은 상기 세라믹 바디(110)의 제5면(S5) 및 제6면(S6)을 통해 상기 세라믹 바디(110)의 표면으로 노출될 수 있다. 그리고 상기 세라믹 바디(110)의 제5면(S5) 및 제6면(S6)으로 노출되는 보조 전극(141, 142)은 제1 외부 전극(131) 및 제2 외부 전극(132)와 접하여 있을 수 있다. 상기 세라믹 바디(110)의 제5면(S5) 및 제6면(S6)으로 노출되는 보조 전극(141, 142)은 후술하는 소성 과정에서 상기 제1 및 제2 외부 전극(131, 132)과 접착됨으로써 본 발명에 따른 적층 세라믹 전자부품(100)의 휨 강도를 향상시킬 수 있다.
하나의 예시에서, 본 발명에 따른 적층 세라믹 전자부품의 보조 전극(141, 142)은 제3 방향(Z 방향)에 대한 각도(θ)의 절대값의 최대값이 45° 미만일 수 있다. 상기 각도의 절대값의 최소값은 특별히 제한되는 것은 아니나, 예를 들어 0° 이상일 수 있다. 도 4는 본 발명의 일 실시예에 따른 적층 세라믹 전자부품의 II-II' 단면도이고, 도 6은 도 4의 B 영역의 확대도이다. 도 4 및 도 6을 참조하면, 상기 보조 전극(141, 142)의 제3 방향(Z 방향)에 대한 각도(θ)는 상기 보조 전극(141, 142)이 상기 세라믹 바디(110)의 제5면(S5) 또는 제6면(S6)으로 노출되는 지점에서, XZ 평면을 기준으로 측정한 값을 의미할 수 있다. 상기 각도(θ)의 절대값의 최대값은, 복수개가 배치되는 보조 전극(141, 142)의 각도(θ) 중 가장 큰 값을 의미할 수 있다. 상기 보조 전극(141, 142)은 제3 방향(Z 방향)에 대한 각도(θ)의 절대값의 최대값이 45° 미만인 경우, 상기 보조 전극(141, 142)이 본 발명에 따른 적층 세라믹 전자부품에 가해지는 휨 응력을 효과적으로 분산시켜 칩의 크랙을 방지할 수 있다.
다른 예시에서, 본 발명의 따른 적층 세라믹 전자부품에 포함되는 복수의 보조 전극(141, 142)의 제3 방향(Z 방향)에 대한 각도의 절대값의 총 합은 90° 이하일 수 있다. 상기 보조 전극(141, 142)의 제3 방향에 대한 각도의 절대값의 총합은, 전술한 바와 같이 상기 보조 전극(141, 142)이 상기 세라믹 바디(110)의 제5면(S5) 또는 제6면(S6)으로 노출되는 지점에서, XZ 평면을 기준으로 측정한 값의 총 합을 의미할 수 있다. 상기 보조 전극(141, 142)의 제3 방향에 대한 각도의 절대값의 총합의 최소값은 특별히 제한되는 것은 아니나, 예를 들어 0° 이상일 수 있다. 상기 보조 전극(141, 142)의 제3 방향에 대한 각도의 절대값의 총합의 최소값이 0°인 경우는 상기 보조 전극(141, 142)이 모두 세라믹 바디(110)의 제3 방향(Z 방향)에 수평인 경우를 의미할 수 있으며, 상기 세라믹 바디(110)의 제5면(S5) 및 제6면(S6)에 대하여 수직인 경우를 의미할 수 있다. 상기 보조 전극(141, 142)의 제3 방향에 대한 각도의 절대값의 총합을 소정 범위로 유지하는 경우 본 발명에 따른 적층 세라믹 전자부품의 휨강도를 더욱 향상시킬 수 있다.
본 발명의 일 실시형태에서, 전술한 제1 전극층(131a, 132a)의 끝단 및 세라믹 바디(110)의 변곡점 사이에 보조 전극(141, 142)이 배치될 수 있다. 상기 제1 전극층(131a, 132a)의 끝단이란, 세라믹 바디(110)와 제1 전극층(131a, 132a)이 만나는 지점의 끝부분을 의미할 수 있으며, 상기 세라믹 바디(110), 제1 전극층(131a, 132a) 및 제2 전극층(131b, 132b)이 모두 만나는 지점을 의미할 수 있다. 본 명세서에서 변곡점이란, 직선과 라운드 형상이 만나는 지점을 의미할 수 있으며, 직선 형상이 끝나는 지점을 의미할 수 있다. 도 5를 참조하면, 상기 변곡점은 바디의 제6 면의 직선 형상이 끝나는 지점을 의미할 수 있다. 이와 같이, 상기 제1 전극층(131a, 132a)의 끝단 및 상기 세라믹 바디(110)의 변곡점 사이에 보조 전극(141, 142)이 배치되는 경우, 본 발명에 따른 적층 세라믹 전자부품에 휨 응력이 가해지는 경우 2차 전극층(131b, 132b)이 박리된다 하더라도 1차 전극층(131a, 132a)과 보조 전극(141, 142)이 결합되어 있어 우수한 내습 신뢰성을 확보할 수 있다.
본 발명의 다른 실시예에서, 제1 및 제2 외부 전극(131, 132)의 끝단 및 세라믹 바디(110)의 변곡점 사이에 보조 전극(141, 142)이 배치될 수 있다. 상기 제1 및 제2 외부 전극(131, 132)의 끝단이란, 세라믹 바디(110)와 제1 및 제2 외부 전극(131, 132)이 만나는 지점의 끝부분을 의미할 수 있으며, 상기 세라믹 바디상(110)에 형성된 제2 전극층(131b, 132b)의 끝단을 의미할 수 있다. 상기 보조 전극(141, 142)이 제1 및 제2 외부 전극(131, 132)의 끝단 및 세라믹 바디(110)의 변곡점 사이에 배치되는 경우 보조 전극(141, 142)이 제1 및 제2 외부 전극(131, 132)의 고착력을 강화하여 본 발명에 따른 적층 세라믹 전자부품의 기계적 강도를 개선할 수 있다.
본 발명의 일 실시형태에서, 보조 전극(141, 142)의 두께는 커버부(c)의 두께의 20 내지 50%의 범위 내일 수 있다. 도 5를 참조하면, 상기 보조 전극(141, 142)의 두께(d1)는 보조 전극(141, 142)의 Z 방향의 거리를 의미할 수 있다. 또한, 커버부(c)의 두께(d2)는 내부 전극이 배치되지 않은 유전체층의 두께를 의미할 수 있다. 상기 보조 전극(141, 142)의 두께(d1)가 커버부(c)의 두께(d2)의 20% 미만일 경우 휨 강도가 약해지고 내습신뢰성이 저하될 수 있으며, 50%를 초과할 경우 인쇄 산포 및/또는 번짐에 의해 유효 내부 전극과 연결되어 전기적 특성이 악화될 수 있다.
하나의 예시에서, 보조 전극(141, 142)은 마진부(m) 내에 배치될 수 있다. 도 8은 본 발명에 따른 적층 세라믹 전자부품의 제조 과정 중 일부를 개략적으로 나타낸 모식도이다. 도 8을 참조하면, 상기 보조 전극(141, 142)은 마진부(m) 내에 미리 배치된 후 용량 형성부에 부착될 수 있다. 이 경우 세라믹 바디에서 별도의 보조 전극의 형성과정이 필요하지 않아 공정을 간소화할 수 있다.
다른 예시에서, 보조 전극(141, 142)은 커버부 내에 배치될 수 있다. 도 9는 본 발명에 따른 적층 세라믹 전자부품의 제조 과정 중 일부를 개략적으로 나타낸 모식도이다. 도 9를 참조하면, 상기 보조 전극(141, 142)은 마진부(m) 내에 미리 배치된 후 용량 형성부에 부착될 수 있다. 이 경우 외부 전극의 말단 부위를 강하게 고정함과 동시에, 후술하는 바와 같이 복수의 보조 전극을 배치하여 본 발명에 따른 적층 세라믹 전자부품의 휨강도 및 내습신뢰성을 더욱 향상시킬 수 있다.
본 발명의 일 실시형태에 따르면, 보조 전극(141, 142)은 제1 내지 제8 보조 전극을 포함할 수 있다. 이 경우 제1 내지 제4 보조 전극(141)은 세라믹 바디(110)의 상부에 배치되고, 제5 내지 제8 보조 전극(142)은 세라믹 바디(110)의 하부에 배치될 수 있다. 즉, 적어도 1개의 보조 전극(141, 142)이 육면체 형상의 세라믹 바디(110)의 각 모서리 측에 배치될 수 있다. 이 경우 수분 등의 외부 물질이 침투하기 쉬운 외부 전극의 말단 부위를 강하게 고정하여 휨 강도 및 내습 신뢰성을 향상시킬 수 있다.
본 발명의 일 실시예에서, 보조 전극은 상기 세라믹 바디의 제5면 및 제6면으로 각각 6개 이상 노출될 수 있다. 세라믹 바디(210)의 제5면(S5)에서 제1면(S1)과 접하는 위치에 보조 전극(241, 251)이 3개 이상 노출될 수 있으며, 세라믹 바디(210)의 제5면(S5)에서 제2면(S2)과 접하는 위치에 보조 전극(241, 251)이 3개 이상 노출될 수 있다. 또한, 세라믹 바디(210)의 제6면(S5)에서 제1면(S1)과 접하는 위치에 보조 전극(242, 252)이 3개 이상 노출될 수 있으며, 세라믹 바디(210)의 제6면(S5)에서 제2면(S2)과 접하는 위치에 보조 전극(242, 252)이 3개 이상 노출될 수 있다. 상기 보조 전극(241, 242, 251, 252)이 세라믹 바디(210)의 제5면(S5) 및 제6면(S6)으로 각각 노출되는 개수의 상한은 특별히 제한되는 것은 아니나, 예를 들어 100개 이하 또는 50개 이하일 수 있다.
즉, 세라믹 바디(210)에서 보조 전극(241, 242, 251, 252)이 노출되는 어느 하나의 모서리에 3개 이상의 보조 전극(241, 242, 251, 252)이 노출되도록 배치될 수 있다. 도 7은 세라믹 바디의 제5면 및 제6면으로 각각 10개의 보조 전극이 노출되는 적층 세라믹 전자부품의 단면도이다. 도 7을 참조하면, 보조 전극(241, 242, 251, 252)이 세라믹 바디(210)의 제5면(S5) 및 제6면(S6)으로 각각 6개 이상 노출되도록 배치하는 경우. 보조 전극과 외부 전극의 접착력을 극대화할 수 있어 적층 세라믹 전자부품의 기계적 강도를 높일 수 있으며, 이에 따라 내습 신뢰성을 더욱 향상시킬 수 있다.
하기 표 1은 커버부의 두께 대비 보조 전극의 두께의 비율에 대한 휨 강도 테스트의 결과를 나타낸 것이다. 휨 강도 테스트는 60개의 샘플 칩을 1mm/sec의 속도로 6mm까지 휨을 인가하였으며, 초기 용량 대비 ±10% 이상 벗어난 경우를 불량으로 분류하였다.
보조 전극의 두께 휨강도 6 mm 비고　
a LOT b LOT c LOT d LOT e LOT
60% 0/60 0/60 0/60 0/60 0/60 불량미발생
50% 0/60 0/60 0/60 0/60 0/60 불량미발생
40% 0/60 0/60 0/60 0/60 0/60 불량미발생
30% 0/60 0/60 0/60 0/60 0/60 불량미발생
10% 0/60 1/60 2/60 2/60 0/60 불량감소
0% 0/60 2/60 3/60 4/60 4/60 불량증가
상기 표 1을 참조하면, 커버부의 두께 대비 보조 전극의 두께의 비율이 30%에서 10%로 감소하면서 불량 샘플이 발생하는 것을 확인할 수 있으며, 상기 비율이 60%인 경우에도 불량이 발생하지 않는 우수한 휨 강도를 가짐을 확인할 수 있다.
하기 표 2는 커버부의 두께 대비 보조 전극의 두께의 비율에 대한 내습 신뢰성 테스트의 결과를 나타낸 것이다. 내습 신뢰성 불량은 온도 85℃ 상대 습도 85%에서, 48 시간 동안 2Vr의 전압을 인가하였을 때, 400개의 샘플 중 불량이 발생하는 적층 세라믹 전자부품의 개수를 조사하였다.
보조 전극의 두께 85℃ 85% 48HR시험 비고　
a LOT b LOT c LOT d LOT e LOT
60% 0/500 0/500 3/500 0/500 0/500 불량증가
50% 0/500 0/500 0/500 0/500 0/500 불량미발생
40% 0/500 0/500 0/500 0/500 0/500 불량미발생
30% 0/500 0/500 0/500 0/500 0/500 불량미발생
10% 1/500 0/500 2/500 8/500 10/500 불량감소
0% 6/500 0/500 7/500 15/500 18/500 불량증가
상기 표 2를 참조하면, 커버부의 두께 대비 보조 전극의 두께의 비율이 30%에서 10%로 낮아지는 경우 샘플 중 불량 부품이 발생하는 것을 확인할 수 있다. 또한, 상기 비율이 50%를 초과하면서부터 샘플 중 불량 부품이 발생하는 것을 확인할 수 있다. 이를 통해 본 발명의 보조 전극의 두께는 커버부의 두께 대비 20% 내지 50%의 범위 내에 속하여야 함을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 전극층
131b, 132b: 제2 전극층
141, 142, 143, 144: 보조 전극

Claims (12)

  1. 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층되도록 배치되는 제1 및 제2 내부 전극을 포함하는 용량 형성부,
    상기 용량 형성부의 제2 방향의 양면에 배치되는 마진부 및
    상기 용량 형성부의 제3 방향의 양면에 배치되는 커버부를 포함하고,
    제1 방향으로 대향하는 제1 및 제2 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 세라믹 바디;
    상기 세라믹 바디의 제5 면 및 제6 면 상에 각각 배치되는 제1 및 제2 외부 전극; 및
    상기 용량 형성부와 이격되고, 상기 제1 및 제2 외부 전극과 접하여 배치되는 보조 전극을 2개 이상 포함하며,
    상기 보조 전극은 상기 세라믹 바디의 제3 방향으로 배치되는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 세라믹 바디의 제3면 내지 제6면으로 연장되어 배치되는 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 보조 전극은 상기 세라믹 바디의 제5면 및 제6면으로 노출되는 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 보조 전극의 제3 방향에 대한 각도의 절대값의 최대값은 45° 미만인 적층 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 복수의 보조 전극의 제3 방향에 대한 각도의 절대값의 총 합은 90° 이하인 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 상기 제1 및 제2 내부 전극과 각각 연결되는 제1 전극층 및 상기 제1 전극층 상에 배치된 제2 전극층을 포함하고,
    상기 보조 전극은 상기 제1 전극층의 끝단 및 세라믹 바디의 변곡점 사이에 배치되는 적층 세라믹 전자부품.
  7. 제1항에 있어서,
    상기 보조 전극은 외부 전극의 끝단 및 세라믹 바디의 변곡점 사이에 배치되는 적층 세라믹 전자부품.
  8. 제1항에 있어서,
    상기 보조 전극의 두께는 상기 커버부의 두께의 20 % 내지 50 %의 범위 내인 적층 세라믹 전자부품.
  9. 제1항에 있어서,
    상기 보조 전극은 상기 마진부 내에 배치되는 적층 세라믹 전자부품.
  10. 제1항에 있어서,
    상기 보조 전극은 상기 커버부 내에 배치되는 적층 세라믹 전자부품.
  11. 제1항에 있어서,
    상기 보조 전극은 제1 보조 전극 내지 제8 보조 전극을 포함하는 적층 세라믹 전자부품.
  12. 제1항에 있어서,
    상기 보조 전극은 상기 세라믹 바디의 제5면 및 제6면으로 각각 6개 이상 노출되는 적층 세라믹 전자부품.
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