KR102193958B1 - 적층 세라믹 전자 부품 - Google Patents

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최재열
김두영
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삼성전기주식회사
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Abstract

본 발명은, 제1 내부 전극이 일면에 배치된 제1 유전체층 및 제2 내부 전극이 일면에 배치된 제2 유전체층이 번갈아 적층된 세라믹 바디, 상기 세라믹 바디의 제1 면에 배치되고 상기 제1 내부 전극과 연결된 제1 외부 전극 및 상기 세라믹 바디의 제2 면에 배치되고 상기 제2 내부 전극과 연결된 제2 외부 전극을 포함하고, 상기 제1 내부 전극은 상기 세라믹 바디의 제1 면으로 노출되고, 상기 제2 내부 전극은 세라믹 바디의 제2 면으로 노출되고, 상기 제1 유전체층 및 제2 유전체층이 적층되는 방향을 기준으로 할 때, 상기 제1 내부 전극 및 제2 내부 전극이 중첩하지 않는 적층 세라믹 전자 부품을 제공한다.

Description

적층 세라믹 전자 부품{Multilayer Ceramic Electric Component}
본 발명은 적층 세라믹 전자 부품에 관한 것이다.
적층 세라믹 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
적층 세라믹 커패시터는 복수의 유전체층과 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.
적층 세라믹 커패시터가 소형화됨에 따라 내부 전극 사이의 거리가 좁아지게 되어 항복 전압(BDV: Breakdown Voltage)이 낮아지는 문제점 및 내부 전극 사이에 합선이 발생하는 문제점이 발생할 수 있다. 또한, 이와 같은 문제점은 적층 세라믹 커패시터의 소형화를 어렵게 하는 원인이 된다.
한국 특허공개공보 제2014-0141134호
본 발명의 목적은 항복전압(BDV: Breakdown Voltage)을 개선하고, 완화시간(relaxation time)을 조절하며, 고용량화 및 소형화가 가능한 적층 세라믹 전자 부품을 제공하는 것이다.
본 발명의 실시 예를 따르는 적층 세라믹 전자 부품은, 제1 내부 전극이 세라믹 바디의 제1 면으로 노출되고, 제2 내부 전극은 세라믹 바디의 제2 면으로 노출되고, 제1 내부 전극 및 제2 내부 전극은 중첩하지 않는다.
본 발명의 일 실시 예에서, 제1 내부 전극의 폭 중앙에서부터 제2 내부 전극의 폭 중앙까지의 거리를 b, 제1 유전체층 및 제2 유전체층의 두께를 t라고 정의하면, 0.5≤b/t≤1.5를 만족할 수 있으며, 제1 내부 전극 사이의 거리 및 제2 내부 전극 사이의 거리를 a, 제1 내부 전극의 폭 중앙에서부터 제2 내부 전극의 폭 중앙까지의 거리를 b라고 정의하면, 1≤a/b≤1.5를 만족할 수 있으며, 제1 내부 전극 및 제2 내부 전극의 폭을 c, 제1 유전체층 및 제2 유전체층의 두께를 t라고 정의하면, c/t≤0.1을 만족할 수 있다.
본 발명의 일 실시 예에서, 제1 내부 전극에 이격하여 제1 유전체층의 일 면에 배치되고 세라믹 바디의 제2 면으로 노출되는 제3 내부 전극 및 제2 내부 전극에 이격하여 제2 유전체층의 일면에 배치되고 세라믹 바디의 제1 면으로 노출되는 제4 내부 전극을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 제1 내부 전극 및 제2 내부 전극은 용량을 형성하는 전극판 및 전극판과 외부 전극을 연결하는 연결판을 더 포함할 수 있다.
본 발명의 실시 예를 따르는 적층 세라믹 전자 부품은 항복전압(BVD: Breakdown Voltage)이 개선되고, 완화시간(relaxation time)을 조절할 수 있고, 고용량화 및 소형화가 가능한 효과가 있다.
도 1은 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품의 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품의 세라믹 바디의 분리사시도이다.
도 4는 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품에서 내부 전극을 도시한 평면도이다.
도 5는 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품에서 내부 전극의 다른 실시 예를 도시한 평면도이다.
도 6은 본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품의 사시도이다.
도 7은 본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품의 세라믹 바디의 분리사시도이다.
도 8은 본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품에서 내부 전극을 도시한 평면도이다.
도 9는 본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품에서 내부 전극의 또 다른 실시 예를 도시한 평면도이다.
도 10은 본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품에서 내부 전극의 또 다른 실시 예를 도시한 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다. 또한, 설명에 앞서, 본 발명의 방향에 대해 정의하면 도 1에 나타난 L은 길이 방향이고, W는 폭 방향이며, T는 두께 방향을 의미한다.
도 1은 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)의 사시도, 도 2는 도 1의 A-A'선 단면도, 도 3은 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)의 세라믹 바디(110)의 분리사시도, 도 4는 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)에서 내부 전극을 도시한 평면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)은, 제1 내부 전극(121)이 일면에 배치된 제1 유전체층(111) 및 제2 내부 전극(122)이 일면에 배치된 제2 유전체층(112)이 번갈아 적층된 세라믹 바디(110), 세라믹 바디(110)의 제1 면에 배치되고 제1 내부 전극(121)과 연결된 제1 외부 전극(131) 및 세라믹 바디(110)의 제2 면에 배치되고 제2 내부 전극(122)과 연결된 제2 외부 전극(132)을 포함하고, 제1 내부 전극(121)은 세라믹 바디(110)의 제1 면으로 노출되고, 제2 내부 전극(122)은 세라믹 바디(110)의 제2 면으로 노출되고, 제1 유전체층(111) 및 제2 유전체층(112)이 적층되는 방향을 기준으로 할 때, 제1 내부 전극(121) 및 제2 내부 전극(122)은 중첩하지 않는다.
이때, 세라믹 바디(110)는 육면체 형상일 수 있다. 도 1을 참고로 하면, X 방향을 폭 방향, Y 방향을 길이 방향, Z 방향을 두께 방향으로 정의할 수 있다.
세라믹 바디(110)는 제1 내부 전극(121)이 일면에 배치된 제1 유전체층(111) 및 제2 내부 전극(122)이 일면에 배치된 제2 유전체층(112)이 번갈아 적층되어 형성된다. 즉, 제1 내부 전극(121) 및 제2 내부 전극(122)은 유전체층을 사이에 두고 교대로 배치되고, 유전체층의 일 변으로 노출되도록 배치될 수 있다.
이때, 적층되는 유전체층 및 제1 내부 전극(121) 및 제2 내부 전극(122)은 다양하게 변경될 수 있으며 도 1 내지 도 4의 실시 예에 한정되는 것은 아니다.
유전체층은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층에는 상기 세라믹 분말과 함께, 필요 시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
또한, 제1 내부 전극(121) 및 제2 내부 전극(122)은 서로 다른 극성을 갖는 전극으로서, 유전체층을 형성하는 세라믹 시트에 서로 이격되도록 형성될 수 있다.
그리고, 제1 내부 전극(121) 및 제2 내부 전극(122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 내부 전극(121) 및 제2 내부 전극(122)은 세라믹 바디(110) 내부에서 유전체층을 사이에 두고 배치될 수 있다. 또한, 세라믹 바디(110)의 적어도 일 면으로 노출되어 각각 제1 및 제2 외부 전극(132)과 전기적으로 접속하게 되고, 제1 외부 전극(131) 및 제2 외부 전극(132)에 의해 서로 다른 전류가 인가될 수 있다. 이때, 제1 및 제2 내부 전극(122)에 의해 용량이 형성될 수 있다.
보다 구체적으로, 제1 내부 전극(121)은 제1 내부 전극(121)의 상부에 적층된 제2 유전체층(112) 상에 배치된 제2 내부 전극(122) 및 하부에 적층된 제2 유전체층(112) 상에 배치된 제2 내부 전극(122) 사이에서 용량을 형성할 수 있다.
도 1 내지 도 4를 참조하면, 제1 내부 전극(121)은 세라믹 바디(110)의 길이 방향의 측면 중 하나의 면으로 노출될 수 있으며, 제2 내부 전극(122)은 세라믹 바디(110)의 길이 방향의 다른 측면으로 노출될 수 있다. 제1 내부 전극(121)이 세라믹 바디(110)의 외부로 노출되는 면을 제1 면, 제2 내부 전극(122)이 세라믹 바디(110)의 외부로 노출되는 면을 제2 면으로 정의할 수 있다. 다만, 본 발명이 도 1 내지 도 4의 실시 예에 한정되는 것은 아니다.
제1 외부 전극(131) 및 제2 외부 전극(132)은 세라믹 바디(110)의 제1 면 및 제2 면을 통해 노출된 제1 및 제2 내부 전극(122)를 덮어 각각 전기적으로 접속되도록 본체의 일 면에 형성될 수 있다.
이러한 제1 외부 전극(131) 및 제2 외부 전극(132)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 외부 전극(131) 및 제2 외부 전극(132) 상에는 필요시 도금층(미 도시)이 형성될 수 있다. 상기 도금층은 제1 외부 전극(131) 및 제2 외부 전극(132) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.
이러한 도금층은 전자 부품을 인쇄회로기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것으로서, 도금 처리는 공지된 방법에 의해 행해질 수 있으며, 친환경적인 요소를 고려하여 납-프리 도금을 실시하는 것이 바람직하나, 본 발명이 이에 한정되는 것은 아니다.
일반적으로 적층 세라믹 전자 부품이 소형화됨에 따라 적층 세라믹 전자 부품의 폭 및 길이를 작게 하는 대신에 적층되는 유전체층 및 내부 전극의 층 수를 증가하는 경우가 많다.
이와 같이 적층 수가 증가하는 경우 상기 내부 전극 사이의 거리가 좁아지게 되어 항복 전압(BDV: Breakdown Voltage)이 낮아지는 문제점이 발생할 수 있으며, 유전체층이 얇아짐에 따라 유전체층을 사이에 두고 배치된 내부 전극 사이에 합선이 발생하는 문제점이 발생할 수 있다. 결국, 이와 같은 문제점은 적층 세라믹 전자 부품의 소형화를 어렵게 한다.
본 발명의 실시 예를 따르는 적층 세라믹 전자 부품(100)은, 제1 유전체층(111) 및 제2 유전체층(112)이 적층되는 방향을 기준으로 할 때, 제1 내부 전극(121) 및 제2 내부 전극(122)은 중첩하지 않는다. 따라서, 유전체층을 얇게 하더라도 제1 내부 전극(121) 및 제2 내부 전극(122)이 전기적으로 합선하는 문제점을 개선할 수 있으며, 제1 내부 전극(121) 및 제2 내부 전극(122) 사이의 거리를 일정 거리 이상으로 유지할 수 있기 때문에 항복 전압이 낮아지는 문제점을 개선할 수 있다. 따라서, 적층 세라믹 전자 부품(100)의 용량을 동일하게 유지하면서 소형화가 가능하고, 적층 세라믹 전자 부품(100)의 크기를 동일하게 유지하면서 고용량화가 가능하다.
또한, 제1 내부 전극(121) 및 제2 내부 전극(122)의 폭(c), 제1 내부 전극(121) 사이의 거리 및 제2 내부 전극(122) 사이의 거리(a), 제1 내부 전극(121)의 폭 중앙에서부터 제2 내부 전극(122)의 폭 중앙까지의 거리(b)를 조절함으로써 완화 시간(relaxation time)을 조절할 수 있다.
도 2에서, 제1 내부 전극(121) 사이의 거리 및 제2 내부 전극(122) 사이의 거리를 a, 제1 내부 전극(121)의 폭 중앙에서부터 제2 내부 전극(122)의 폭 중앙까지의 거리를 b, 제1 내부 전극(121) 및 제2 내부 전극(122)의 폭을 c, 제1 유전체층(111) 및 제2 유전체층(112)의 두께를 t라고 정의할 수 있다.
이때, 본 발명의 실시 예를 따른 적층 세라믹 전자 부품(100)은 0.5≤b/t≤1.5를 만족할 수 있다. 즉, 제1 유전체층(111) 및 제2 유전체층(112)의 두께(t)에 대한 제1 내부 전극(121)의 폭 중앙에서부터 제2 내부 전극(122)의 폭 중앙까지의 거리(b)의 비가 0.5 내지 1.5일 수 있다. 이때, b/t가 0.5 미만인 경우 같은 용량을 구현하기 위해서는 칩의 사이즈가 지나치게 커지게 되는 문제가 발생할 수 있다. 또한, b/t가 1.5를 초과하는 경우 항복전압(break down voltage)이 저하되고 정격 전압이 20V 이하로 떨어지는 문제가 발생할 수 있다.
또한, 본 발명의 실시 예를 따른 적층 세라믹 전자 부품(100)은 1≤a/b≤1.5를 만족할 수 있다. 즉, 제1 내부 전극(121)의 폭 중앙에서부터 제2 내부 전극(122)의 폭 중앙까지의 거리(b)에 대한 제1 내부 전극(121) 사이의 거리 및 제2 내부 전극(122) 사이의 거리(a)의 비가 1 내지 1.5일 수 있다. a/b가 1 미만인 경우 쇼트가 발생될 수 있다. 또한, a/b가 1.5를 초과하는 경우 항복전압이 저하되는 문제가 발생할 수 있다.
또한, 본 발명의 실시 예를 따른 적층 세라믹 전자 부품(100)은 c/t≤0.1을 만족할 수 있다. 즉, 제1 유전체층(111) 및 제2 유전체층(112)의 두께(t)에 대한 제1 내부 전극(121) 및 제2 내부 전극(122)의 폭(c)의 비가 0.1 이하일 수 있다. c/t가 0.1을 초과하는 경우 쇼트가 발생되거나 항복전압이 저하되는 문제가 발생할 수 있다.
도 2 내지 도 4를 참조하면, 제1 내부 전극(121) 및 제2 내부 전극(122)에 있어서, 하나의 제1 유전체층(111) 상부에 배치된 제1 내부 전극(121)은 2개 이상이고 서로 평행하게 배치되고, 하나의 제2 유전체층(112) 상부에 배치된 제2 내부 전극(122)은 2개 이상이고 서로 평행하게 배치될 수 있다.
또한, 도 5를 참조하면, 제1 내부 전극(221) 및 제2 내부 전극(222)의 개수는 2를 초과할 수 있다. 한편, 도 2 내지 도 5에 도시된 제1 내부 전극 및 제2 내부 전극은 본 발명의 실시 예에 포함되는 내부 전극을 다소 과장되게 도시한 것이므로, 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 내부 전극 및 제2 내부 전극의 형상 또는 개수는 항복 전압 및 용량 등을 조절함에 있어서 알맞도록 변형될 수 있다.
도 6은 본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품(300)의 사시도, 도 7은 본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품(300)의 세라믹 바디(300)의 분리사시도, 도 8은 본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품(300)에서 내부 전극의 또 다른 실시 예를 도시한 평면도이다.
도 6 내지 도 8을 참조하면, 본 발명의 다른 실시 예를 따르는 적층 세라믹 전자부품은, 제1 내부 전극(321)이 일면에 배치된 제1 유전체층(311) 및 제2 내부 전극(322)이 일면에 배치된 제2 유전체층(312)이 번갈아 적층된 세라믹 바디(300), 세라믹 바디(300)의 제1 면에 배치되고 상기 제1 내부 전극(321)과 연결된 제1 외부 전극(331) 및 세라믹 바디(300)의 제2 면에 배치되고 제2 내부 전극(322)과 연결된 제2 외부 전극(332)을 포함하고, 제1 내부 전극(321)은 세라믹 바디(300)의 제1 면으로 노출되고, 제2 내부 전극(322)은 세라믹 바디(300)의 제2 면으로 노출되고, 제1 유전체층(311) 및 제2 유전체층(312)이 적층되는 방향을 기준으로 할 때, 제1 내부 전극(321) 및 제2 내부 전극(322)은 중첩하지 않는다.
또한, 제1 내부 전극(321)에 이격하여 제1 유전체층(311)의 일 면에 배치되고, 세라믹 바디(300)의 제2 면으로 노출되는 제3 내부 전극(323)을 더 포함하고, 제2 내부 전극(322)에 이격하여 제2 유전체층(312)의 일면에 배치되고, 세라믹 바디(300)의 제1 면으로 노출되는 제4 내부 전극(324)을 더 포함할 수 있다.
제1 유전체층(311) 및 제2 유전체층(312)이 적층되는 방향을 기준으로 할 때, 제1 유전체 상에 배치된 제1 내부 전극(321) 및 제3 내부 전극(323)은, 제2 유전체 상에 배치된 제2 내부 전극(322) 및 제4 내부 전극(324)과 중첩하지 않을 수 있다.
또한, 하나의 제1 유전체층(311)에 배치된 제1 내부 전극(321) 및 제3 내부 전극(323)은 2개 이상이고 서로 평행하게 배치되고, 하나의 제2 유전체층(312)에 배치된 제2 내부 전극(322) 및 제4 내부 전극(324)은 2개 이상이고 서로 평행하게 배치될 수 있다.
제1 유전체층(311) 상에 배치된 제1 내부 전극(321)은 제1 외부 전극(331)에 연결되고 제3 내부 전극(323)은 제2 외부 전극(332)에 연결된다. 따라서, 상기 제1 외부 전극(331) 및 제2 외부 전극(332)에 전압이 걸리는 경우 제1 내부 전극(321) 및 제3 내부 전극(323)은 서로 용량을 형성할 수 있다.
이와 동일하게, 제2 유전체층(312) 상에 배치된 제2 내부 전극(322)은 제2 외부 전극(332)에 연결되고 제4 내부 전극(324)은 제1 외부 전극(331)에 연결된다. 따라서, 제1 외부 전극(331) 및 제2 외부 전극(332)에 전압이 걸리는 경우 제2 내부 전극(322) 및 제4 내부 전극(324)은 서로 용량을 형성할 수 있다.
즉, 제1 내부 전극(321)은 제1 내부 전극(321)의 상부 및 하부에 적층된 제2 유전체층(312)에 배치된 제2 내부 전극(322)뿐만 아니라, 동일한 제1 유전체층(311) 상에 배치된 제3 내부 전극(323)과의 사이에서도 용량을 형성할 수 있다.
이와 같은 구성을 통하여, 적층 세라믹 전자 부품(300)의 용량을 증가시킬 수 있다. 또한, 적층 세라믹 전자 부품(300)의 제1 외부 전극(331) 및 제2 외부 전극(332)에 전압을 차단하는 경우, 제1 내부 전극(321)과 제2 내부 전극(322) 사이의 완화 시간 및 제1 내부 전극(321)과 제3 내부 전극(323) 사이의 완화 시간이 서로 다를 수 있다. 따라서, 제1 내부 전극(321), 제2 내부 전극(322), 제3 내부 전극(323) 및 제4 내부 전극(324)의 형상 및 배치를 조절함으로써 적층 세라믹 전자 부품(300)의 완화 시간(Relaxation time)을 조절할 수 있게 된다.
또한, 제1 내부 전극(321) 및 제3 내부 전극(323) 사이의 거리 및 제2 내부 전극(322) 및 제4 내부 전극(324) 사이의 거리를 a, 제1 내부 전극(321)의 폭 중앙에서부터 제2 내부 전극(322)의 폭 중앙까지의 거리를 b, 제1 내부 전극(321), 제2 내부 전극(322), 제3 내부 전극(323) 및 제4 내부 전극(324)의 폭을 c, 제1 유전체층(311) 및 제2 유전체층(312)의 두께를 t라고 정의할 수 있다.
이때, 본 발명의 실시 예를 따른 적층 세라믹 전자 부품(300)은 0.5≤b/t≤1.5를 만족할 수 있다. 또한, 본 발명의 실시 예를 따른 적층 세라믹 전자 부품(300)은 1≤a/b≤1.5를 만족할 수 있다. 또한, 본 발명의 실시 예를 따른 적층 세라믹 전자 부품(300)은 c/t≤0.1을 만족할 수 있다.
삭제
또한, 도 9를 참조하면, 제1 내부 전극(421), 제2 내부 전극(422), 제3 내부 전극(423) 및 제4 내부 전극(424)에 있어서, 하나의 제1 유전체층(411)의 상부에 배치된 제1 내부 전극(421) 및 제3 내부 전극(423)의 개수는 각각 2개 이상이고, 서로 평행하게 배치될 수 있다. 그리고, 하나의 제2 유전체층(412)의 상부에 배치된 제2 내부 전극(422) 및 제4 내부 전극(424)의 개수는 각각 2개 이상이고, 서로 평행하게 배치될 수 있다. 도 9에 도시된 제1 내부 전극, 제2 내부 전극, 제3 내부 전극 및 제4 내부 전극은 본 발명의 실시 예에 포함되는 내부 전극을 다소 과장되게 도시한 것이므로, 본 발명이 여기에 한정되지 않는다. 따라서, 제1 내부 전극, 제2 내부 전극, 제3 내부 전극 및 제4 내부 전극의 형상 또는 개수는 항복 전압 및 용량 등을 조절함에 있어서 알맞도록 변형될 수 있다.
도 10은 본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품에서 내부 전극의 또 다른 실시 예를 도시한 평면도이다.
도 10을 참조하면, 본 발명의 다른 실시 예를 따르는 적층 세라믹 전자 부품은, 제1 내부 전극(521)이 일면에 배치된 제1 유전체층(511) 및 제2 내부 전극(522)이 일면에 배치된 제2 유전체층(512)이 번갈아 적층된 세라믹 바디, 상기 세라믹 바디의 제1 면에 배치되고 제1 내부 전극(521)과 연결된 제1 외부 전극 및 세라믹 바디의 제2 면에 배치되고 제2 내부 전극(522)과 연결된 제2 외부 전극을 포함한다.
이때, 제1 내부 전극(521)은 제1 전극판(521a) 및 제1 전극판(521a)과 연결되고 세라믹 바디의 제1 면으로 노출되어 제1 외부 전극과 연결되는 제1 연결판(521b)을 포함하고, 제2 내부 전극(522)은 제2 전극판(522a) 및 제2 전극판(522a)과 연결되고 세라믹 바디의 제2 면으로 노출되어 제2 외부 전극과 연결되는 제2 연결판(522b)을 포함하고, 제1 유전체층(511) 및 제2 유전체층(512)이 적층되는 방향을 기준으로 할 때, 제1 전극판(521a) 및 제2 전극판(522a)은 중첩하지 않는다.
본 실시 예는, 앞서 도 1 내지 도 9를 참조하여 설명한 실시 예와 달리, 내부 전극은 용량을 형성하는 전극판 및 전극판과 외부 전극을 연결하는 연결판을 포함할 수 있다. 이와 같이 내부 전극의 구성이 상이하지만 내부 전극의 기능 및 재료 등은 앞서 설명한 바와 동일할 수 있다.
또한, 하나의 제1 유전체층(511) 상부에 배치된 제1 전극판(521a)은 2개 이상이고 서로 평행하게 배치되고, 하나의 제2 유전체층(512) 상부에 배치된 제2 전극판(522a)은 2 이상이고 서로 평행하게 배치될 수 있다.
또한, 제1 전극판(521a) 사이의 거리 및 제2 전극판(522a) 사이의 거리를 a, 제1 전극판(521a)의 폭 중앙에서부터 제2 전극판(522a)의 폭 중앙까지의 거리를 b, 제1 전극판(521a) 및 제2 전극판(522a)의 폭을 c, 제1 유전체층(511) 및 제2 유전체층(512)의 두께를 t라고 정의할 수 있으며, 이때 본 발명의 실시 예를 따른 적층 세라믹 전자 부품은 0.5≤b/t≤1.5를 만족할 수 있다. 또한, 본 발명의 실시 예를 따른 적층 세라믹 전자 부품은 1≤a/b≤1.5를 만족할 수 있다. 또한, c/t≤0.1을 만족할 수 있다.
또한, 도면에 도시되지 않았지만, 제1 유전체층(511)의 일 면에 배치되고 제1 전극판(521a)의 사이에 이격하여 배치된 제3 전극판 및 제3 전극판과 연결되고 세라믹 바디의 제2 면으로 노출되어 상기 제2 외부 전극과 연결되는 제3 연결판을 포함하는 제3 내부 전극 및 제2 유전체층(512)의 일 면에 배치되고 제2 전극판(522a)의 사이에 이격하여 배치된 제4 전극판 및 제4 전극판과 연결되고 세라믹 바디의 제1 면으로 노출되어 제1 외부 전극과 연결되는 제4 연결판을 포함하는 제4 내부 전극을 더 포함할 수 있다.
이때, 제1 유전체층(511) 및 제2 유전체층(512)이 적층되는 방향을 기준으로 할 때, 제1 유전체 상에 배치된 제1 전극판(521a) 및 제3 전극판은, 제2 유전체 상에 배치된 제2 전극판(522a) 및 제4 전극판과 중첩하지 않을 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 300: 적층 세라믹 전자 부품
110, 310: 세라믹 바디
111, 211, 311, 411, 511: 제1 유전체층
112, 212, 312, 412, 512: 제2 유전체층
121, 221, 321, 421, 521: 제1 내부 전극
122, 222, 322, 422, 522: 제2 내부 전극
323, 423: 제3 내부 전극
324, 424: 제4 내부 전극
521a: 제1 전극판
522a: 제2 전극판
521b: 제1 연결판
522b: 제2 연결판
131, 331: 제1 외부 전극
132, 332: 제2 외부 전극

Claims (14)

  1. 제1 내부 전극이 일면에 배치된 제1 유전체층 및 제2 내부 전극이 일면에 배치된 제2 유전체층이 번갈아 적층된 세라믹 바디;
    상기 세라믹 바디의 제1 면에 배치되고 상기 제1 내부 전극과 연결된 제1 외부 전극;
    상기 세라믹 바디의 제2 면에 배치되고 상기 제2 내부 전극과 연결된 제2 외부 전극;
    상기 제1 내부 전극에 이격하여 상기 제1 유전체층의 일 면에 배치되고 상기 세라믹 바디의 제2 면으로 노출되어 상기 제2 외부 전극과 연결되는 제3 내부 전극; 및
    상기 제2 내부 전극에 이격하여 상기 제2 유전체층의 일면에 배치되고 상기 세라믹 바디의 제1 면으로 노출되어 상기 제1 외부 전극과 연결되는 제4 내부 전극; 을 포함하고,
    상기 제1 내부 전극은 상기 세라믹 바디의 제1 면으로 노출되고, 상기 제2 내부 전극은 세라믹 바디의 제2 면으로 노출되고,
    상기 제1 유전체층 및 제2 유전체층이 적층되는 방향을 기준으로 할 때, 상기 제1 내부 전극 및 제2 내부 전극은 중첩하지 않는 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    하나의 제1 유전체층 상부에 배치된 제1 내부 전극은 2개 이상이고 서로 평행하게 배치되고, 하나의 제2 유전체층 상부에 배치된 제2 내부 전극은 2개 이상이고 서로 평행하게 배치된 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 제1 내부 전극의 폭 중앙에서부터 상기 제2 내부 전극의 폭 중앙까지의 거리를 b, 상기 제1 유전체층 및 제2 유전체층의 두께를 t라고 정의하면, 0.5≤b/t≤1.5를 만족하는 적층 세라믹 전자 부품.
  4. 제2항에 있어서,
    상기 제1 내부 전극 사이의 거리 및 상기 제2 내부 전극 사이의 거리를 a, 상기 제1 내부 전극의 폭 중앙에서부터 상기 제2 내부 전극의 폭 중앙까지의 거리를 b라고 정의하면, 1≤a/b≤1.5를 만족하는 적층 세라믹 전자 부품.
  5. 제1항에 있어서,
    상기 제1 내부 전극 및 제2 내부 전극의 폭을 c, 상기 제1 유전체층 및 제2 유전체층의 두께를 t라고 정의하면, c/t≤0.1을 만족하는 적층 세라믹 전자 부품.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 유전체층 및 제2 유전체층이 적층되는 방향을 기준으로 할 때, 상기 제1 유전체 상에 배치된 제1 내부 전극 및 제3 내부 전극은, 상기 제2 유전체 상에 배치된 제2 내부 전극 및 제4 내부 전극과 중첩하지 않는 적층 세라믹 전자 부품.
  8. 제1 내부 전극이 일면에 배치된 제1 유전체층 및 제2 내부 전극이 일면에 배치된 제2 유전체층이 번갈아 적층된 세라믹 바디;
    상기 세라믹 바디의 제1 면에 배치되고 상기 제1 내부 전극과 연결된 제1 외부 전극; 및
    상기 세라믹 바디의 제2 면에 배치되고 상기 제2 내부 전극과 연결된 제2 외부 전극; 을 포함하고,
    상기 제1 내부 전극은 제1 전극판 및 상기 제1 전극판과 연결되고 상기 세라믹 바디의 제1 면으로 노출되어 상기 제1 외부 전극과 연결되는 제1 연결판을 포함하고,
    상기 제2 내부 전극은 제2 전극판 및 상기 제2 전극판과 연결되고 상기 세라믹 바디의 제2 면으로 노출되어 상기 제2 외부 전극과 연결되는 제2 연결판을 포함하고,
    상기 제1 유전체층 및 제2 유전체층이 적층되는 방향을 기준으로 할 때, 상기 제1 전극판 및 제2 전극판은 중첩하지 않으며,
    상기 제1 유전체층의 일 면에 배치되고, 상기 제1 전극판의 사이에 이격하여 배치된 제3 전극판 및 상기 제3 전극판과 연결되고 상기 세라믹 바디의 제2 면으로 노출되어 상기 제2 외부 전극과 연결되는 제3 연결판을 포함하는 제3 내부 전극; 및
    상기 제2 유전체층의 일 면에 배치되고, 상기 제2 전극판의 사이에 이격하여 배치된 제4 전극판 및 상기 제4 전극판과 연결되고 상기 세라믹 바디의 제1 면으로 노출되어 상기 제1 외부 전극과 연결되는 제4 연결판을 포함하는 제4 내부 전극; 을 더 포함하는 적층 세라믹 전자 부품.
  9. 제8항에 있어서,
    하나의 제1 유전체층 상부에 배치된 제1 전극판은 2개 이상이고 서로 평행하게 배치되고, 하나의 제2 유전체층 상부에 배치된 제2 전극판은 2개 이상이고 서로 평행하게 배치된 적층 세라믹 전자 부품.
  10. 제8항에 있어서,
    상기 제1 전극판의 폭 중앙에서부터 상기 제2 전극판의 폭 중앙까지의 거리를 b, 상기 제1 유전체층 및 제2 유전체층의 두께를 t라고 정의하면, 0.5≤b/t≤1.5를 만족하는 적층 세라믹 전자 부품.
  11. 제9항에 있어서,
    상기 제1 전극판 사이의 거리 및 상기 제2 전극판 사이의 거리를 a, 상기 제1 전극판의 폭 중앙에서부터 상기 제2 전극판의 폭 중앙까지의 거리를 b라고 정의하면, 1≤a/b≤1.5를 만족하는 적층 세라믹 전자 부품.
  12. 제8항에 있어서,
    상기 제1 전극판 및 제2 전극판의 폭을 c, 상기 제1 유전체층 및 제2 유전체층의 두께를 t라고 정의하면, c/t≤0.1을 만족하는 적층 세라믹 전자 부품.
  13. 삭제
  14. 제8항에 있어서,
    상기 제1 유전체층 및 제2 유전체층이 적층되는 방향을 기준으로 할 때, 상기 제1 유전체 상에 배치된 제1 전극판 및 제3 전극판은, 상기 제2 유전체 상에 배치된 제2 전극판 및 제4 전극판과 중첩하지 않는 적층 세라믹 전자 부품.
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