KR20190116147A - 적층 세라믹 커패시터 - Google Patents
적층 세라믹 커패시터Info
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Abstract
본 발명의 일 실시예에 따르면, 제1 내부 전극, 제1 결합부 및 제2 내부 전극이 배치되는 제1 유전체층, 제3 내부 전극, 제2 결합부 및 제4 내부 전극이 배치되는 제2 유전체층 및 제5 내부 전극 또는 제6 내부 전극이 배치되는 제3 유전체층을 포함하고, 제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하는 바디; 및 상기 제1 내지 제6 내부 전극과 전기적으로 연결되며 상기 바디의 제1 방향의 양면에 배치되는 제1 및 제2 외부 전극;을 포함하고, 상기 제1 내지 제3 유전체층이 순차 적층된 적층 세라믹 커패시터를 제공할 수 있다.
Description
본 발명은 적층 세라믹 커패시터에 관한 것이다.
커패시터 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서도 고용량이 보장되고, 실장이 용이한 장점을 갖는다.
최근 세라믹 전자부품, 특히 적층 세라믹 커페시터는 시장의 요구에 따라 초고용량화 되고 있다. 용량확보를 위해서는 적층수가 증가하여야 하나, 적층수가 늘어날수록 칩의 신뢰성이 저하되는 문제점이 있다.
이러한 문제점은, 적층수가 늘어날수록 내부 전극의 두께에 의한 단차가 커지게 되는 것에서 기인한다. 적층수의 증가에 따라 유전체층은 단차를 메우기 위하여 연신하게 되며, 이로 인해 액티브층과 커버층 사이의 딜라미네이션이나 가소 과정에서의 크랙 등이 발생할 수 있다.
따라서 초소형/초고용량이면서도 칩의 기계적 신뢰성 및 내습 신뢰성 등을 만족하는 적층 세라믹 커패시터의 개발이 요구되고 있다.
본 발명의 목적은 기계적 강도가 향상된 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 내습 신뢰성이 우수한 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 또 다른 목적은 크랙이나 딜라미네이션을 방지하면서도 고용량을 확보할 수 있는 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 일 실시예에 따르면, 제1 내부 전극, 제1 결합부 및 제2 내부 전극이 배치되는 제1 유전체층, 제3 내부 전극, 제2 결합부 및 제4 내부 전극이 배치되는 제2 유전체층 및 제5 내부 전극 또는 제6 내부 전극이 배치되는 제3 유전체층을 포함하고, 제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하는 바디; 및 상기 제1 내지 제6 내부 전극과 전기적으로 연결되며 상기 바디의 제1 방향의 양면에 배치되는 제1 및 제2 외부 전극;을 포함하고, 상기 제1 내지 제3 유전체층이 순차 적층된 적층 세라믹 커패시터를 제공할 수 있다.
본 발명의 일 실시예에 따르면, 유전체층 내부의 결합부를 이용하여 우수한 기계적 강도를 가지는 적층 세라믹 커패시터를 제공할 수 있다.
본 발명의 다른 실시예에 따르면, 내습 신뢰성이 우수한 적층 세라믹 커패시터를 제공할 수 있다.
본 발명의 또 다른 실시예에 따르면, 고용량이면서도 크랙이나 딜라미네이션을 방지할 수 있는 적층 세라믹 커패시터를 제공할 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 바디를 나타내는 사시도이다.
도 3은 도 2의 바디를 다른 방향에서 바라본 사시도이다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 내부 전극을 개략적으로 나타내는 평면도이다.
도 8은 도 4 내지 도 7의 내부 전극의 적층 순서를 나타내는 사시도이다.
도 9는 본 발명의 다른 실시예에 따른 바디를 나타내는 사시도이다.
도 10은 도 9의 바디를 다른 방향에서 바라본 사시도이다.
도 11 및 도 12는 본 발명의 다른 실시예에 따른 내부 전극을 개략적으로 나타내는 평면도이다.
도 13은 도 11 및 도 12를 적용한 내부 전극의 적층 순서를 나타내는 사시도이다.
도 2는 도 1의 바디를 나타내는 사시도이다.
도 3은 도 2의 바디를 다른 방향에서 바라본 사시도이다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 내부 전극을 개략적으로 나타내는 평면도이다.
도 8은 도 4 내지 도 7의 내부 전극의 적층 순서를 나타내는 사시도이다.
도 9는 본 발명의 다른 실시예에 따른 바디를 나타내는 사시도이다.
도 10은 도 9의 바디를 다른 방향에서 바라본 사시도이다.
도 11 및 도 12는 본 발명의 다른 실시예에 따른 내부 전극을 개략적으로 나타내는 평면도이다.
도 13은 도 11 및 도 12를 적용한 내부 전극의 적층 순서를 나타내는 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미할 수 있다.
도면에서, X 방향은 제1 방향, L 방향 또는 길이 방향, Y 방향은 제2 방향, W 방향 또는 폭 방향, Z 방향은 제3 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
이하, 도 1 내지 도 8을 참조하여, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 제1 내부 전극(121), 제1 결합부(141) 및 제2 내부 전극(122)이 배치되는 제1 유전체층, 제3 내부 전극(123), 제2 결합부(142) 및 제4 내부 전극(124)이 배치되는 제2 유전체층 및 제5 내부 전극(125) 또는 제6 내부 전극(126)이 배치되는 제3 유전체층을 포함하고, 제1 방향으로 대향하는 제5 및 제6 면(S5, S6), 제2 방향으로 대향하는 제3 및 제4 면(S3, S4), 제3 방향으로 대향하는 제1 및 제2 면(S1, S2)을 포함하는 바디(110); 및 상기 제1 내지 제6 내부 전극과 전기적으로 연결되며 상기 바디(110)의 제1 방향의 양면에 배치되는 제1 및 제2 외부 전극(131, 132);을 포함할 수 있다. 이 때, 상기 제1 내지 제3 유전체층이 Z 방향으로 순차 적층되어 배치될 수 있다.
상기 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 상기 바디(110)는 소성 과정에서 상기 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 상기 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(S1, S2), 상기 제1 및 제2 면(S1, S2)과 연결되고 폭 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(S3, S4), 제1 및 제2 면(S1, S2)과 연결되고 제3 및 제4 면(S3, S4)과 연결되며 길이 방향(X 방향)으로 서로 대향하는 제5 및 제6 면(S5, S6)을 가질 수 있다. 이때, 제1, 제2, 제3 및 제4 면(S1, S2, S3, S4) 중에서 선택된 한 면이 실장면이 될 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다. 상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)의 최하부의 내부 전극의 하부 및 최상부의 내부 전극의 상부에는 소정 두께의 커버부가 형성될 수 있다. 이때, 커버부는 유전체층(111)과 동일한 성분을 포함할 수 있으며, 커버부를 구성하는 유전체층을 바디(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다.
한편, 커버부는 내부 전극이 배치되는 유전체층과 마그네슘(Mg)의 함량이 서로 상이할 수 있다. 이에 따라, 내부 전극과 접촉성을 향상시킬 수 있으며, 마그네슘(Mg)의 함량에 따라 커버부의 치밀도를 증가시켜 내습 신뢰성을 향상시킬 수 있다.
제1 유전체층은 제1 내부 전극(121), 제1 결합부(141) 및 제2 내부 전극(122)을 포함할 수 있다. 도 4를 참조하면, 제1 내부 전극(121)과 제2 내부 전극(122)의 사이에 제1 결합부(141)가 배치될 수 있다. 이 때, 상기 제1 결합부(141)는 상기 제1 유전체층의 일부 영역을 의미할 수 있다. 제1 결합부(141)는 제1 유전체층에 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122) 사이의 영역을 의미할 수 있으며, 보다 구체적으로는 제1 내부 전극(121) 및 제2 내부 전극(122)의 Y 방향의 사이에 위치하고, 상기 제1 내부 전극(121) 및 제2 내부 전극(122)의 미배치 영역을 의미할 수 있으며, 예를 들어 도 4의 W1의 영역을 의미할 수 있다.
제2 유전체층은 제3 내부 전극(123), 제2 결합부(142) 및 제4 내부 전극(124)을 포함할 수 있다. 도 5를 참조하면, 제3 내부 전극(123)과 제4 내부 전극(124)의 사이에 제2 결합부(142)가 배치될 수 있다. 이 때, 상기 제2 결합부(142)는 상기 제2 유전체층의 일부 영역을 의미할 수 있다. 제2 결합부(142)는 제2 유전체층에 배치되는 제3 내부 전극(123) 및 제4 내부 전극(124) 사이의 영역을 의미할 수 있으며, 보다 구체적으로는 제3 내부 전극(123) 및 제4 내부 전극(124)의 Y 방향의 사이에 위치하고, 상기 제3 내부 전극(123) 및 제4 내부 전극(124)의 미배치 영역을 의미할 수 있다. 본 실시예의 적층 세라믹 커패시터는 제1 결합부(141) 및 제2 결합부(142)를 유전체층 상에 배치함으로써 동종 재료 간의 접합 면적을 증가시켜 커패시터 칩의 기계적 강도를 향상시킬 수 있다.
본 발명의 일 실시예에서, 제1 결합부 및 제2 결합부는 접착되어 있을 수 있다. 본 명세서에서 「접착」이란, 접착물과 피착물의 표면이 계면의 결합력에 의해 결합되어 있는 상태를 의미할 수 있다. 상기 계면의 결합력은 접착물과 피착물의 표면 분자 간의 화학적 상호작용에 의한 것일 수 있으며, 또는 기계적 결합에 의한 것일 수 있다. 상기 제1 결합부와 제2 결합부는 물리적 또는 화학적 결합에 의해 접착되어 있을 수 있으며, 상기 제1 결합부를 제2 결합부와 분리하기 위해 필요한 인장 강도를 접착력이라 할 때, 상기 제1 결합부와 제2 결합부 간의 접착력은 특별히 제한되는 것은 아니나, 예를 들어 1 Mpa 이상, 100 Gpa 이하일 수 있다. 본 실시예의 경우, 제1 결합부와 제2 결합부가 물리적 및/또는 화학적 결합에 의하여 접착되어 있어 액티브 층에서의 딜라미네이션을 방지할 수 있다.
내부 전극은 동일한 유전체층에 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122), 상기 유전체층과 상이한 유전체층에 배치되고 동일한 유전체층에 배치되는 제3 내부 전극(123) 및 제4 내부 전극(124), 상기 유전체층과 상이한 유전체층에 각각 배치되는 제5 내부 전극(125) 및 제6 내부 전극(126)을 포함할 수 있다. 이 때, 상기 제1 내부 전극(121) 및 제2 내부 전극(122)이 배치되는 유전체층을 제1 유전체층이라 정의할 수 있고, 상기 제3 내부 전극(123) 및 제4 내부 전극(124)이 배치되는 유전체층을 제2 유전체층이라 정의할 수 있으며, 상기 제5 내부 전극(125) 또는 제6 내부 전극(126)이 배치되는 유전체층을 제3 유전체층이라 정의할 수 있다.
도 4 내지 도 7은 제1 내지 제6 내부 전극을 나타낸 평면도이다. 도 4는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하고, 제1 결합부(141)가 배치된 제1 유전체층을 나타낸다. 그리고 도 5는 제3 내부 전극(123) 및 제4 내부 전극(124)을 포함하고, 제2 결합부(142)가 배치된 제2 유전체층을 나타낸다. 도 5 및 도 6은 각각 제5 내부 전극(125)과 제6 내부 전극(126)이 배치된 제3 유전체층을 나타낸다.
본 발명의 일 실시 형태에 따르면, 제1 유전체층 내지 제3 유전체층은 순차 적층되어 있을 수 있다. 도 2 내지 도 7을 참조하면, 제1 내부 전극(121), 제2 내부 전극(122) 및 제5 내부 전극(125)은 바디(110)의 제3면(S3)으로 노출되도록 배치될 수 있다. 이 경우 상기 제1 내부 전극(121), 제2 내부 전극(122) 및 제5 내부 전극(125)은 바디(110)의 제3면(S3) 상에 배치되는 제1 외부 전극(131)과 전기적으로 접속할 수 있다.
상기 실시형태와 마찬가지로, 도 2 내지 도 7을 참조하면, 제3 내부 전극(123), 제4 내부 전극(124) 및 제6 내부 전극(126)은 바디(110)의 제4면(S4)으로 노출되도록 배치될 수 있다. 이 경우 상기 제3 내부 전극(123), 제4 내부 전극(124) 및 제6 내부 전극(126)은 바디(110)의 제4면(S4) 상에 배치되는 제2 외부 전극(132)과 전기적으로 접속할 수 있다.
상기 실시형태에 따르면, 제1 결합부(141) 및 제2 결합부(142)가 접착되어 칩의 기계적 강도를 높일 수 있다. 이와 함께, 제5 내부 전극(125) 및 제6 내부 전극(126)이 서로 대향하도록 배치됨으로써 본 발명에 따른 적층 세라믹 커패시터의 용량을 더욱 높일 수 있어 고용량 칩의 구현이 가능할 수 있다.
하나의 예시에서, 제1 결합부(141) 및/또는 제2 결합부(142)의 폭(W1)은 제5 내부 전극(125) 또는 제6 내부 전극(126)의 폭의 0.1 내지 0.7 배의 범위 내일 수 있다. 상기 제1 결합부(141) 및/또는 제2 결합부(142)의 폭(W1)은 제5 내부 전극(125) 또는 제6 내부 전극(126)의 폭의 0.10 배 이상, 0.12 배 이상, 0.14 배 이상, 0.16 배 이상, 0.18 배 이상 또는 0.20 배 이상일 수 있으며, 0.70 배 이하, 0.68 배 이하, 0.66 배 이하, 0.64 배 이하, 0.62 배 이하 또는 0.60 배 이하일 수 있으나, 이에 제한되는 것은 아니다. 제1 결합부(141) 및/또는 제2 결합부(142)의 폭(W1)이 상기 범위를 만족하도록 하여 본 발명에 따른 적층 세라믹 커패시터의 기계적 신뢰성을 더욱 향상시킬 수 있다.
본 발명의 일 실시예에서, 바디(110)는 제1 유전체층, 제2 유전체층, 제5 내부 전극(125)을 포함하는 제3 유전체층, 제1 유전체층, 제2 유전체층 및 제6 내부 전극(126)을 포함하는 제3 유전체층이 순차 적층된 것일 수 있다. 본 실시예에 따르면, 제1 유전체층 및 제2 유전체층을 사이에 두고 제5 내부 전극 및 제6 내부 전극이 서로 대향하도록 제3 유전체층이 배치될 수 있다. 상기 구조가 적용되는 경우, 제1 유전체층 및 제2 유전체층의 제1 및 제2 결합부로 인한 칩의 기계적 강도를 향상시킴과 동시에 본 발명에 따른 적층 세라믹 커패시터의 용량 향상을 극대화 할 수 있다.
도 9 내지 도 13은 본 발명의 다른 실시형태를 나타내는 도면이다. 도 9 내지 도 13을 참조하면, 본 실시형태에 따른 적층 세라믹 커패시터는 제1 내부 전극(221), 제3 내부 전극(223) 및 제5 내부 전극(225)은 상기 바디(210)의 제3면(S3)으로 노출될 수 있다. 이 때, 상기 제1 내부 전극(221), 제3 내부 전극(223) 및 제5 내부 전극(225)은 상기 바디(210)의 제3면(S3) 상에 배치되는 제1 외부 전극(231)과 전기적으로 접속할 수 있다.
본 발명의 일 실시예에 따르면, 제2 내부 전극(222), 제4 내부 전극(224) 및 제6 내부 전극(226)은 바디(210)의 제4면(S4)으로 노출될 수 있다. 이 경우, 상기 제2 내부 전극(222), 제4 내부 전극(224) 및 제6 내부 전극(226)은 제2 외부 전극(232)과 전기적으로 접속될 수 있다.
제1 내지 제6 내부 전극(121, 122, 123, 124, 125, 126)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명에 일 실시예에 따르면, 제1 및 제2 외부 전극(131, 132)은 바디(110)의 양면에 배치될 수 있다. 상기 제1 및 제2 외부 전극(141, 144)은 바디(110)의 제3면(S3) 및 제4면(S4)에 각각 배치될 수 있다.
상기 제1 외부 전극(131) 및 제2 외부 전극(132)은 전술한 내부 전극 들과 각각 연결될 수 있으며, 서로 반대 극성을 가질 수 있다. 따라서 전술한 제1 내지 제6 내부 전극 들이 각각 다른 유전체층에 배치되더라도, 본 발명에 빠른 적층 세라믹 커패시터는 단일 칩으로 작용할 수 있으며, 칩 자체의 기계적 강도, 내습 신뢰성을 향상시킴과 동시에 고용량을 실현할 수 있다.
제1 및 제2 외부 전극(131, 132)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 은(Ag), 팔라듐(Pd), 금(Au), 백금(Pt), 니켈(Ni), 구리(Cu), 주석(Sn), 텅스텐(W), 팔라듐(Pd), 티타늄(Ti) 및 이들의 합금 중 하나 이상의 물질을 포함하는 도전성 페이스트를 사용하여 형성될 수 있다. 제1 및 제2 외부 전극(131, 132) 의 형성 방법은 특별히 한정할 필요는 없으며, 예를 들어 도전성 금속 및 글라스를 포함하는 페이스트에 바디를 딥핑하여 형성하거나, 금속 페이스트를 건조시킨 건조막을 바디(110)의 제3면(S3) 및 제4면(S4) 상에 전사하여 형성할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200: 적층 세라믹 커패시터
110, 210: 바디
111, 211: 유전체층
121, 122, 123, 124, 221, 222, 223, 224: 내부 전극
131, 132, 231, 232: 외부 전극
110, 210: 바디
111, 211: 유전체층
121, 122, 123, 124, 221, 222, 223, 224: 내부 전극
131, 132, 231, 232: 외부 전극
Claims (10)
- 제1 내부 전극, 제1 결합부 및 제2 내부 전극이 배치되는 제1 유전체층,
제3 내부 전극, 제2 결합부 및 제4 내부 전극이 배치되는 제2 유전체층, 및
제5 내부 전극 또는 제6 내부 전극이 배치되는 제3 유전체층을 포함하고,
제1 방향으로 대향하는 제5 및 제6 면, 제2 방향으로 대향하는 제3 및 제4 면, 제3 방향으로 대향하는 제1 및 제2 면을 포함하는 바디; 및
상기 제1 내지 제6 내부 전극과 전기적으로 연결되며 상기 바디의 제1 방향의 양면에 배치되는 제1 및 제2 외부 전극;을 포함하고,
상기 제1 내지 제3 유전체층이 순차 적층된 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 결합부 및 제2 결합부는 접착되어 있는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 내부 전극, 제2 내부 전극 및 제5 내부 전극은 상기 바디의 제3면으로 노출되고, 제1 외부 전극과 접속되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제3 내부 전극, 제4 내부 전극 및 제6 내부 전극은 상기 바디의 제4면으로 노출되고, 제2 외부 전극과 접속되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 결합부 및 제2 결합부의 폭은 제5 내부 전극 또는 제6 내부 전극의 폭의 0.1 내지 0.7 배의 범위 내인 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 바디는 제1 유전체층, 제2 유전체층, 상기 제5 내부 전극을 포함하는 제3 유전체층, 제1 유전체층, 제2 유전체층 및 상기 제6 내부 전극을 포함하는 제3 유전체층이 순차 적층된 것인 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 내부 전극, 제3 내부 전극 및 제5 내부 전극은 상기 바디의 제3면으로 노출되고, 제1 외부 전극과 접속되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제2 내부 전극, 제4 내부 전극 및 제6 내부 전극은 상기 바디의 제4면으로 노출되고, 제2 외부 전극과 접속되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 외부 전극 및 제2 외부 전극은 서로 반대 극성을 가지는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 바디의 제1 면 및 제2 면에 배치되는 커버부를 포함하는 적층 세라믹 커패시터.
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