KR20210092118A - 적층형 전자 부품 및 그 실장 기판 - Google Patents

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KR20210092118A
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최태원
황우순
김병우
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삼성전기주식회사
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Abstract

본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및 상기 바디 상에 배치되는 전극층 및 상기 전극층 상에 배치되는 Sn 도금층을 포함하는 외부 전극; 을 포함하며, 상기 바디의 두께를 Tb, 상기 Sn 도금층의 두께를 Ts로 정의할 때, 상기 Tb는 0.22mm 이하이고, 상기 Ts는 4.5μm 이상이다.

Description

적층형 전자 부품 및 그 실장 기판{MUTILAYERED ELECTRONIC COMPONENT AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층형 전자 부품 및 그 실장 기판에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.
적층 세라믹 커패시터에 대한 소형화 및 고용량화를 달성하기 위하여, 유전체층 및 내부 전극의 박층화가 진행되고 있다.
또한, 이러한 유전체층 및 내부 전극의 박층화 외에도 기판 상에서 공간의 활용을 극대화하기 위한 외부 전극의 구성에 대한 개발이 요구되고 있다.
본 발명의 여러 목적 중 하나는 기판 상에서 공간의 활용을 극대화하기 위한 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 솔더(solder)를 사용하지 않고도 기판에 실장 가능한 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 상기 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및 상기 바디 상에 배치되는 전극층 및 상기 전극층 상에 배치되는 Sn 도금층을 포함하는 외부 전극; 을 포함하며, 상기 바디의 두께를 Tb, 상기 Sn 도금층의 두께를 Ts로 정의할 때, 상기 Tb는 0.22mm 이하이고, 상기 Ts는 4.5μm 이상이다.
본 발명의 다른 일 실시형태에 따른 실장 기판은 본 발명의 일 실시형태에 따른 적층형 전자 부품이 실장된 실장 기판에 있어서, 기판의 일 면에 배치되는 전극 패드를 포함하고, 상기 적층형 전자 부품의 Sn 도금층은 상기 전극 패드와 접하도록 배치된다.
본 발명의 여러 효과 중 하나로 바디의 두께 및 Sn 도금층의 두께를 제어함으로써, 솔더(solder)를 사용하지 않고도 기판에 실장 가능한 적층형 전자 부품을 제공할 수 있다.
또한, 본 발명의 여러 효과 중 하나로 솔더(solder)를 사용하지 않고도 충분한 실장 신뢰성을 확보할 수 있는 적층형 전자 부품을 제공할 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 적층형 전자 부품에서 외부 전극을 제외하고 도시한 바디의 사시도이다.
도 3은 도 1의 I-I`에 따른 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 5는 본 발명의 다른 일 실시형태에 따른 실장 기판의 사시도를 개략적으로 도시한 것이다.
도 6는 도 5의 II-II`에 따른 단면도이다.
도 7은 본 발명의 다른 일 실시형태에 따른 실장 기판의 변형예를 도시한 것이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 적층형 전자 부품에서 외부 전극을 제외하고 도시한 바디의 사시도이다.
도 3은 도 1의 I-I`에 따른 단면도이다.
도 4는 본 발명의 일 실시형태에 따른 유전체층 및 내부 전극이 적층된 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)에 대해 설명하도록 한다.
본 발명의 일 실시예에 따른 적층형 전자 부품(100)은, 유전체층(111) 및 상기 유전체층과 번갈아 배치되는 내부 전극(121, 122)을 포함하는 바디(110); 및 상기 바디 상에 배치되는 전극층(131a, 132a) 및 상기 전극층 상에 배치되는 Sn 도금층(131b, 132b)을 포함하는 외부 전극(131, 132); 을 포함하며, 상기 바디의 두께를 Tb, 상기 Sn 도금층의 두께를 Ts로 정의할 때, 상기 Tb는 0.22mm 이하이고, 상기 Ts는 4.5μm 이상이다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)는, 상기 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부, 상기 용량 형성부의 상부 및 하부에 형성된 보호층(112, 113)을 포함할 수 있다.
상기 용량 형성부는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 보호층(112) 및 하부 보호층(113)은 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 보호층(112) 및 하부 보호층(113)은 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
내부 전극(121, 122)은 유전체층(111)과 번갈아 배치될 수 있다. 내부 전극(121, 122)은 유전체층을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2 및 도 3을 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.
즉, 제1 내부 전극(121)은 제2 외부 전극(132)과는 연결되지 않고 제1 외부 전극(131)과 연결되며, 제2 내부 전극(122)은 제1 외부 전극(131)과는 연결되지 않고 제2 외부 전극(132)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성된다.
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 유전체층(111)과 제2 내부 전극(122)이 인쇄된 유전체층(111)을 두께 방향(Z 방향)으로 번갈아 적층한 후, 소성하여 형성할 수 있다.
내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 전도성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다.
상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
외부 전극(131, 132)은 바디(110)에 배치되며, 전극층(131a, 132a) 및 Sn 도금층(131b, 132b)을 포함한다.
외부 전극(131, 132)은 제1 및 제2 내부 전극(121, 122)과 각각 연결되는 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
제1 외부 전극(131)은 제1 전극층(131a) 및 제1 Sn 도금층(131b)을 포함하고, 제2 외부 전극(132)은 제2 전극층(132a) 및 제2 Sn 도금층(132b)을 포함할 수 있다.
제1 및 제2 외부 전극(131, 132)은 바디(110)의 제1 및 제2 면의 일부까지 연장되는 밴드부(B)를 각각 포함할 수 있다. 제1 외부 전극(131)의 밴드부(B)의 길이는 제3 면에서부터 제1 외부 전극(131)의 밴드부(B)의 끝단까지의 거리(B1)를 의미할 수 있으며, 제2 외부 전극(131)의 밴드부(B)의 길이는 제4 면에서부터 제2 외부 전극(132)의 밴드부(B)의 끝단까지의 거리(B2)를 의미할 수 있다.
한편, 전극층(131a, 132a)은 금속 등과 같이 전기 도전성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있다.
전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
예를 들어, 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다. 또한, 전극층(131a, 132a)은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다.
또한, 전극층(131a, 132a)은 바디(110) 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.
또한, 전극층(131a, 132a)은 원자층 증착(Atomic Layer Deposition, ALD) 공법, 분자층 증착(Molecular Layer Deposition, MLD) 공법, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공법, 스퍼터링(Sputtering) 공법 등을 이용하여 형성될 수도 있다.
또한, 전극층(131a, 132a)은 Sn 도금층(131b, 132b)과의 계면에 배치되는 Ni 도금층을 추가로 포함할 수 있다.
Sn 도금층(131b, 132b)은 전극층(131a, 132a) 상에 배치되며 실장 특성을 향상시키는 역할을 수행한다. 또한, 기판(10)과 적층형 전자 부품(100) 간의 고착강도를 유지하고 기판(10)의 전극 패드(31, 32)와 외부 전극(131, 132)이 전기적으로 연결되도록 하는 역할을 수행한다.
일반적으로 적층형 전자 부품을 기판에 고정하고 전기적으로 연결하기 위해서 표면실장기술(SMT, Surface Mounting Technology)을 이용하였다. 여기서 표면실장기술이란 기판의 전극 패드 상에 솔더(solder)를 도포하고, 솔더 상에 적층형 전자 부품의 외부 전극을 배치한 후 리플로우(reflow) 열처리를 통해 적층형 전자 부품을 기판에 실장하는 방법을 의미한다. 솔더는 실장되는 전자 부품의 고착강도를 유지하고 전기적 특성을 구현하는 역할을 수행한다. 그러나 솔더가 차지하는 부피는 전자 부품에 할당된 공간을 추가로 요구하게 된다. 특히 전자 부품의 길이 및/또는 방향은 솔더의 공급량을 줄이거나, 랜드(LAND) 부분에만 소량의 솔더를 부여하는 방법을 고려해 볼 수 있다. 그러나, 두께 방향의 경우 솔더 상에 전자 부품이 들떠있는 상태로 실장되기 때문에 솔더가 기판의 랜드와 적층형 전자 부품의 외부전극 사이에 들어가 두께 방향의 부피를 감소시키기 어려운 문제점이 있었다. 특히, 두께가 얇은 저배(Low-profile)의 적층형 전자 부품의 경우 두께 방향 사이즈에 대한 제약이 크기 때문에 이러한 문제점이 더욱 컸다.
본 발명자들은 Sn 도금층의 두께를 일정 이상으로 확보하는 경우 솔더(solder)를 사용하지 않고도 기판에 실장 가능하며, 솔더를 사용하여 실장한 경우와 유사한 고착 강도를 확보하면서도 두께 방향 공간을 줄일 수 있음을 발견하고 본 발명에 이르게 되었다.
본 발명에서 바디(110)의 두께를 Tb, Sn 도금층(131b, 132b)의 두께를 Ts로 정의할 때, Tb는 0.22mm 이하이고, ts는 4.5μm 이상이다.
솔더를 사용하여 실장하는 경우에는 저배(Low-profile) 적층형 전자 부품의 Sn 도금층 두께는 1~3μm 정도면 충분하였으나, 본 발명과 같이 솔더를 사용하지 않고 실장하기 위해서는 Sn 도금층(131b, 132b)의 두께(Ts)가 4.5μm 이상이어야 한다. Sn 도금층(131b, 132b)의 두께(Ts)가 4.5μm 미만인 경우에는 실장 시 적층형 전자 부품이 튀어오르는 문제가 발생할 수 있으며, 기판(10)과 적층형 전자 부품 간의 고착강도를 충분히 확보하지 못할 우려가 있다. Sn 도금층(131b, 132b)의 두께(Ts)의 상한은 특별히 한정할 필요는 없으며, 배치될 실장 기판의 공간을 고려하여 적절히 결정할 수 있다.
또한, 바디(110)의 두께(Tb)는 0.22mm 이하이어야 한다. 바디(110)의 두께(Tb)가 0.22mm 초과인 경우에는 Sn 도금층(131b, 132b)의 두께(ts)가 4.5μm 이상이더라도 충분한 고착 강도를 확보하지 못할 우려가 있으며, 본 발명에 따른 두께 방향 공간 확보의 효과가 미비할 수 있다. 보다 바람직하게는, 바디(110)의 두께(Tb)는 0.2mm 이하일 수 있다.
또한, 본 발명에 따르면 두께 방향 공간 확보가 가능하기 때문에 종래에는 실장 기판 상에서 사용하지 않았던 공간에 수동 소자들을 배열이 가능함으로써 기판 상에서 공간의 활용을 극대화할 수 있다. 예를 들어 도 7에 도시한 바와 같이, 적층형 전자 부품을 응용프로세서(AP, Application process) 또는 CPU 아래에 배치시켜 기판 상에서 공간의 활용을 극대화할 수 있다.
하기 표 1에 기재된 바디의 두께(Tb) 및 Sn 도금층의 두께(Ts)를 만족하는 샘플 칩을 각 시험번호 당 100개씩 준비한 후, 솔더를 사용하지 않고 기판의 전극 패드 상에 샘플 칩의 외부 전극을 배치시킨 후 리플로우(reflow) 열처리를 통해 샘플 칩을 실장하였다. 고착 강도를 확인하기 위하여 전단 응력(gf)을 측정하여 그 평균 값을 구하고, 실장 상태를 평가하여 하기 표 1에 기재하였다.
실장 상태는 각 시험번호 당 100개의 샘플 칩 중 툼 스톤(tomb stone) 불량이 발생하거나 기판과 평행하지 않게 기울어져 실장된 샘플 칩의 개수가 1% 이하인 경우 O, 1% 초과 10% 미만인 경우 △, 10% 이상인 경우 X로 표시하였다. 여기서, 툼 스톤(tomb stone) 불량이란 리플로우 열처리 후 칩의 한쪽 외부 전극이 일어서 전극 패드와 떨어져 있는 불량을 의미한다.
시험번호 Tb (mm) Ts (μm) 전단 응력(gf) 실장 상태
1* 0.2 1 98 X
2* 0.2 3 290 △
3 0.2 5 310 O
시험번호 1은 Ts가 1μm인 경우로서, 전단 응력이 100gf 미만으로 고착 강도를 확보하기 어려운 것을 확인할 수 있으며, 실장 상태도 불량하였다.
시험번호 2은 Ts가 3μm인 경우로서, 전단 응력은 어느 정도 확보 가능하였으나, 칩의 정상적인 실장을 위한 충분한 솔더량이 확보되지 못하여 툼 스톤(tomb stone) 불량이 발생하거나 기판과 평행하지 않게 기울어져 실장된 샘플 칩이 다수 발생하여 실장 상태가 양호하지 못하였다.
반면에, 시험번호 3은 Ts가 5μm인 경우로서, 전단 응력이 300gf 이상으로 충분한 고착 강도를 확보할 수 있었으며, 실장 상태도 양호한 것을 확인할 수 있다.
이때, 바디의 두께(Tb)에 대한 Sn 도금층의 두께(Ts)의 비인 Ts/Tb는 0.02 이상을 만족할 수 있다.
Ts/Tb가 0.02 미만인 경우에는 충분한 고착 강도를 확보하지 못할 우려가 있으며, 본 발명에 따른 두께 방향 공간 확보의 효과가 미비할 수 있다.
또한, 바디의 두께(Tb)는 유전체층(111)과 내부 전극(121, 122)이 번갈아 배치되는 방향의 길이일 수 있다. 즉, 유전체층(111)과 내부 전극(121, 122)이 제1 방향(Z 방향)으로 번갈아 배치되며, Tb는 바디(110)의 제1 방향(Z 방향) 길이를 의미할 수 있다. 또한, 바디(110)의 제1 방향(Z 방향)의 양면인 제1 면 또는 제2 면이 기판과 마주보는 실장 면일 수 있다.
또한, Sn 도금층의 두께(Ts)는 전극층(131a, 132a)의 외표면에서 Sn 도금층의 외표면까지의 거리를 의미할 수 있다.
도 3을 참조하면, 제1 및 제2 외부 전극(131, 132)은 바디(110)의 제1 및 제2 면의 일부까지 연장되는 밴드부(B)를 각각 포함할 수 있다. 제1 외부 전극(131)의 밴드부(B)의 길이는 제3 면에서부터 제1 외부 전극(131)의 밴드부(B)의 끝단까지의 거리(B1)를 의미할 수 있으며, 제2 외부 전극(131)의 밴드부(B)의 길이는 제4 면에서부터 제2 외부 전극(132)의 밴드부(B)의 끝단까지의 거리(B2)를 의미할 수 있다.
이때, B1과 B2의 차이는 30μm 이하일 수 잇다. B1과 B2의 차이가 30μm 초과인 경우에는 제1 외부 전극의 Sn 도금층(131b)과 제2 외부 전극의 Sn 도금층(132b)의 양이 불균형하여 툼 스톤(tomb stone) 불량이 발생하나 기판과 평행하지 않게 기울어져 실장 불량이 발생할 수 있다.
한편, B1, B2, Ts 및 Tb는 상기 바디(110)의 폭 방향(Y 방향)의 중앙에서 절단한 길이 및 두께 방향 단면(X-Z 단면, L-T 단면)을 주사전자현미경(SEM, Scanning Electron Microscope)으로 스캔한 이미지에서 측정한 것일 수 있다.
구체적으로, B1은 상기 이미지에서 제3 면의 연장선과 제2 면의 연장선이 만나는 지점으로부터 Sn 도금층(131b)의 끝단까지의 X 방향 거리를 측정한 값일 수 있으며, B2는 상기 이미지에서 제4 면의 연장선과 제2 면의 연장선이 만나는 지점으로부터 Sn 도금층(131b)의 끝단까지의 X 방향 거리를 측정한 값일 수 있다.
Tb는 상기 이미지에서 제3 면의 연장선과 제2 면의 연장선이 만나는 지점으로부터 제3 면의 연장선과 제1 면의 연장선이 만나는 지점까지의 Z 방향 거리를 측정한 값일 수 있다.
Ts는 상기 이미지에서 제3 면의 연장선과 제2 면의 연장성이 만나는 지점으로부터 제2 면에 배치된 전극층(131a)의 끝단까지를 X 방향으로 10등분한 뒤, 가운데 5개 지점에서 구한 Sn 도금층(131b) 두께들의 평균값일 수 있다. 여기서, Sn 도금층 두께란 전극층(131a)의 외표면에서 Sn 도금층(131b)의 외표면까지의 Z 방향 거리를 의미한다.
실장 기판
도 5는 본 발명의 다른 일 실시형태에 따른 실장 기판의 사시도를 개략적으로 도시한 것이다.
도 6는 도 5의 II-II`에 따른 단면도이다.
도 7은 본 발명의 다른 일 실시형태에 따른 실장 기판의 변형예를 도시한 것이다.
이하, 도 5 내지 도 7을 참조하여 본 발명의 다른 일 실시형태에 따른 실장 기판(1000)에 대하여 상세히 설명한다. 다만, 중복되는 설명을 피하기 위하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)과 공통되는 설명은 생략한다.
본 발명의 다른 일 실시형태에 따른 실장 기판(1000)에는 상술한 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)이 실장되어 있으며, 일 면에 배치되는 전극 패드(31, 32)를 포함하는 기판(10); 및 유전체층(111) 및 상기 유전체층과 번갈아 배치되는 내부 전극(121, 122)을 포함하는 바디(110), 및 상기 바디 상에 배치되는 전극층(131a, 132a) 및 상기 전극층 상에 배치되는 Sn 도금층(131b`, 132b`)을 포함하는 외부 전극(131b`, 132b`)을 포함하는 적층형 전자 부품; 을 포함하고, 상기 Sn 도금층은 상기 전극 패드와 접하도록 배치된다.
기판(10)의 전극 패드(31, 32) 상에 적층형 전자 부품(100)의 외부 전극(131, 132)을 배치시킨 후 리플로우(reflow) 열처리를 통해 실장할 수 있다. 리플로우(reflow) 열처리 과정에서 Sn 도금층(131b, 132b)이 용융되었다가 다시 굳음으로써 전극 패드(31, 32)에 접착되고 도 5 내지 7에 도시된 Sn 도금층(131b`, 132b`)의 형태를 가질 수 있다.
전극 패드 상에 솔더(solder)를 도포하고, 솔더 상에 적층형 전자 부품의 외부 전극을 배치한 후 리플로우(reflow) 열처리를 통해 적층형 전자 부품을 기판에 실장하는 종래의 표면실장 기술을 이용하는 경우에는 Sn 도금층 표면이 전극 패드와 직접적으로 접하지 않으나, 본 발명에서는 솔더를 사용하지 않기 때문에 Sn 도금층(131b`, 132b`)이 전극 패드(31, 32)와 직접적으로 접하도록 배치된다.
또한, 리플로우(reflow) 열처리 과정에서 Sn 도금층(131b, 132b)이 용융되고, 용융된 Sn 도금층이 중력에 의해 흘러 내리기 때문에, 기판(10)과 평행한 Sn 도금층(131b`, 132b`)의 길이는 Sn 도금층(131b`, 132b`)과 전극 패드(31, 32)가 접하는 계면에서 가장 길 수 있다.
도 6을 참조하면, Sn 도금층과 전극 패드가 접하는 계면에서의 Sn 도금층 길이(LS1)가 Sn 도금층과 전극층이 접하는 계면에서의 Sn 도금층 길이(LS2)보다 긴 형태를 가질 수 있다. 즉, 기판(10)과 멀어질수록 Sn 도금층 길이가 점차 짧아지는 형태를 가질 수 있다.
한편, Sn 도금층(131b`, 132b`)과 전극 패드(31, 32)의 계면에는 플럭스 및 단분자 유기물 중 1 이상이 포함될 수 있다.
솔더를 사용하여 실장하는 경우에는 솔더가 적층형 전자 부품을 리플로우(reflow) 열처리 전까지 고정해 주는 역할을 수행할 수 있으나, 본 발명에 따르면 솔더를 사용하지 않기 때문에 전극 패드 상에 플럭스 및 단분자 유기물 중 1 이상을 인쇄하여 적층형 전자 부품을 리플로우(reflow) 열처리 전까지 고정할 수 있다.
플럭스 및 단분자 유기물은 저온에서 충분히 날아가거나 남아 있다 하더라도 제거가 쉽고, 전기적으로 영향이 적기 때문에 두께 방향 공간 확보에 영향을 미치지 않는다. 단, Sn 도금층과 전극 패드가 접하는 계면에는 플럭스 및 단분자 유기물 중 1 이상이 일부 검출될 수 있으므로, Sn 도금층과 전극 패드의 계면에는 플럭스 및 단분자 유기물 중 1 이상이 포함될 수 있다.
구체적인 예를 들면, 플럭스는 수지계, 무기계, 유기계 중에서 하나 이상일 수 있으며, 단분자 유기물은 레진(Resin), 가소제, 점도제, 분산제 및　에폭시 계열의 접착제 중에서 하나 이상일 수 있다.
전극 패드(31, 32)에서 전극층(131a, 132a)까지의 최단 거리(H1)는 0.1~5μm일 수 있다.
H1이 0.1μm 미만인 경우에는 고착 강도가 충분하지 않을 수 있으며, 5μm 초과인 경우에는 실장된 적층형 전자 부품의 높이(H2)가 너무 커져 두께 방향 공간 활용이 어려울 수 있다.
또한, 기판(10)은 기판의 일면에 배치된 솔더볼(50), 상기 솔더볼 및 상기 적층형 전자 부품 상에 배치되는 응용프로세서(AP, Application process)(70)를 더 포함하고, 상기 솔더볼의 높이(H3)는 상기 적층형 전자 부품의 높이(H2)보다 클 수 있다.
종래에는 응용프로세서(70)와 기판(10) 사이의 공간은 사용하지 않거나 활용하기 어려웠던 공간이었으나, 본 발명에 따르면 솔더를 사용하지 않고 실장할 수 있기 때문에 실장된 적층형 전자 부품의 높이(H2)를 최소화할 수 있어 응용프로세서(AP, Application process)와 기판(10) 사이의 공간에 적층형 전자 부품(100)을 배치할 수 있다. 이에 따라, 실장 기판 상에서 공간의 활용을 극대화할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 보호층
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 전극층
132b, 132b: Sn 도금층
1000: 실장 기판
10: 기판
50: 솔더볼
70: 응용프로세서

Claims (13)

  1. 유전체층 및 상기 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디; 및
    상기 바디 상에 배치되는 전극층 및 상기 전극층 상에 배치되는 Sn 도금층을 포함하는 외부 전극; 을 포함하며,
    상기 바디의 두께를 Tb, 상기 Sn 도금층의 두께를 Ts로 정의할 때,
    상기 Tb는 0.22mm 이하이고, 상기 Ts는 4.5μm 이상인
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 Tb에 대한 상기 Ts의 비인 Ts/Tb는 0.02 이상을 만족하는
    적층형 전자 부품.
  3. 제1항에 있어서,
    상기 바디는 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는
    적층형 전자 부품.
  4. 제3항에 있어서,
    상기 유전체층과 상기 내부 전극은 상기 제1 방향으로 번갈아 배치되며,
    상기 Tb는 상기 바디의 상기 제1 방향 길이인
    적층형 전자 부품.
  5. 제3항에 있어서,
    상기 제1 면 또는 제2 면이 실장 면인
    적층형 전자 부품.
  6. 제1항에 있어서,
    상기 Ts는 상기 전극층의 외표면에서 상기 Sn 도금층의 외표면까지의 거리인
    적층형 전자 부품.
  7. 제3항에 있어서,
    상기 외부 전극은 상기 제3 및 제4 면에 각각 배치되는 제1 및 제2 외부 전극을 포함하며,
    상기 제1 및 제2 외부 전극은 상기 제1 및 제2 면의 일부까지 연장되는 밴드부를 각각 포함하며,
    상기 제1 외부 전극의 밴드부 길이를 B1, 상기 제2 외부 전극의 밴드부 길이를 B2로 정의할 때, B1과 B2의 차이는 30μm 이하인
    적층형 전자 부품.
  8. 제1항에 있어서,
    상기 전극층은 상기 Sn 도금층과의 계면에 배치되는 Ni 도금층을 추가로 포함하는
    적층형 전자 부품.
  9. 제1항 내지 제8항 중 어느 한 항의 적층형 전자 부품이 실장된 실장 기판에 있어서,
    일 면에 배치되는 전극 패드를 포함하는 기판; 및
    유전체층 및 상기 유전체층과 번갈아 배치되는 내부 전극을 포함하는 바디, 및 상기 바디 상에 배치되는 전극층 및 상기 전극층 상에 배치되는 Sn 도금층을 포함하는 외부 전극을 포함하는 적층형 전자 부품; 을 포함하고,
    상기 Sn 도금층은 상기 전극 패드와 접하도록 배치되는
    실장 기판.
  10. 제9항에 있어서,
    상기 기판과 평행한 상기 Sn 도금층의 길이는 상기 Sn 도금층과 상기 전극 패드가 접하는 계면에서 가장 긴
    실장 기판.
  11. 제9항에 있어서,
    상기 Sn 도금층과 상기 전극 패드의 계면은 플럭스 및 단분자 유기물 중 1 이상을 포함하는
    실장 기판.
  12. 제9항에 있어서,
    상기 전극 패드에서 상기 전극층까지의 최단 거리는 0.1~5μm인
    실장 기판.
  13. 제9항에 있어서,
    상기 기판의 일 면에 배치된 솔더볼, 상기 솔더볼 및 상기 적층형 전자 부품 상에 배치되는 응용프로세서를 더 포함하고,
    상기 솔더볼의 높이는 상기 적층형 전자 부품의 높이보다 큰
    실장 기판.
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