JP4418969B2

JP4418969B2 - 積層セラミックコンデンサ

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Publication number: JP4418969B2
Application number: JP2006153092A
Authority: JP
Inventors: 聡巳大國; 宏之松本
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2005-06-03
Filing date: 2006-06-01
Publication date: 2010-02-24
Anticipated expiration: 2026-06-01
Also published as: TW200715320A; TWI319582B; WO2006129783A1; US20080084651A1; JP2007013132A; US7436650B2

Description

本願発明は積層セラミックコンデンサに関し、詳しくは、積層セラミックコンデンサを製造する際の、焼成工程におけるクラックなどの構造欠陥の発生や、電歪現象（逆圧電現象）に起因する構造欠陥の発生を抑制、防止する積層セラミックコンデンサに関する技術に関する。

積層セラミックコンデンサは、通常、図１１に示すように、複数の内部電極層５３ａ，５３ｂがセラミック層（誘電体層）５２を介して互いに対向するように配設され、かつ、その一端側が交互に異なる側の端面に引き出されたセラミック素子５１の両端面５４ａ，５４ｂに、内部電極層５３ａ，５３ｂと導通するように一対の外部電極５５ａ，５５ｂが配設された構造を有している。

しかしながら、このような積層セラミックコンデンサにおいて、誘電体に高誘電率系誘電体を用いた場合、電圧による機械的変位が生じる電歪現象（逆圧電現象）により、セラミック誘電体に応力が加わることになる。さらに大容量化をはかるためにセラミック誘電体と内部電極層の積層数を増やした場合、積層セラミックコンデンサ全体にかかる応力が大きくなり、クラックが発生して、破壊電圧や耐電圧の低下を招くという問題点がある。

そこで、このような問題点を解消するために、図１２に示すように、セラミック層（誘電体層）５２と、静電容量の形成に寄与する内部電極層（容量形成用内部電極層）５３ａ，５３ｂとが積層された構造を有する容量形成層６１ａ，６１ｂの間に、逆圧電現象によりセラミック誘電体にかかる応力を緩和するための中間層６２を設けて、セラミック誘電体と内部電極層の積層数を多くした場合にも、破壊電圧や耐電圧の低下を招いたりすることがないようにした積層セラミックコンデンサが提案されている（特許文献１参照）。

なお、図１２において図１１と同一符号を付した部分は、同一または相当する部分を示している。

しかしながら、上記従来の積層セラミックコンデンサにおいては、内部電極層を備えていない中間層６２の厚みが厚くなりすぎると、焼成工程において、内部電極層を備えた容量形成層は大きく収縮するが、内部電極層を備えていない中間層６２は、容量形成層よりも収縮率が小さいため、焼成時に中間層に応力が集中し、例えば、図１３に示すように、中間層６２においてクラックＣが発生するという問題点がある。

また、電歪現象（逆圧電現象）によるクラックの発生を防止しつつ、焼成時の収縮差による中間層でのクラックの発生を防止することが可能になるように、中間層の厚さを設定することが必要となるため、設計の自由度が小さいという問題点がある。

また、内部電極層を備えた容量形成層と内部電極層を備えていない中間層の間に生じる焼成時の収縮差を緩和するためには、中間層にも内部電極層を設けることが考えられ、上述の特許文献１にも、中間層に容量を形成しない構造の内部電極層を設けるようにした構成のものが提案されている（請求項４）。
しかしながら、容量形成層と中間層間に生じる収縮差を緩和する効果を得るためには内部電極層の構成や配設態様などを適切に調整することが必要であり、所望の効果を得ることは容易でないのが実情である。
例えば、特許文献１の図４に示されているように、容量を形成しない電極として、単一層内（同一平面）に４分割された内部電極層を配設した構成の場合、後述の実施例の欄でも説明するように、熱処理工程でクラックが発生することが確認されている。
特開平９−１８０９５６号公報

本願発明は、上記課題を解決するものであり、誘電体セラミックとして、高誘電率系のセラミック材料を用いた場合や、セラミック誘電体層と容量形成用内部電極層の積層数を増やした場合にも、焼成工程におけるクラックなどの構造欠陥の発生や、電歪現象（逆圧電現象）に起因する構造欠陥の発生を防止することが可能で、破壊電圧値が高く、耐電圧性能に優れた積層セラミックコンデンサを提供することを目的とする。

上記課題を解決するために、本願発明（請求項１）の積層セラミックコンデンサは、
(ａ)セラミック誘電体層と、静電容量の形成に寄与する容量形成用内部電極層とが積層された構造を有し、一端側が前記セラミック誘電体層の一方端部に引き出された一枚の容量形成用内部電極層と、一端側が前記セラミック誘電体層の他方端部に引き出された一枚の容量形成用内部電極層とが、前記セラミック誘電体を介して対向することにより容量が形成されるように構成された、複数の容量形成層と、
(ｂ)セラミック誘電体層と、静電容量の形成に寄与しないダミー用内部電極層とが積層された構造を有し、互いに隣り合う前記容量形成層の間に配設されて、前記容量形成層における電歪現象に起因して発生する応力を緩和する応力緩和層と、
(ｃ)前記容量形成用内部電極層と、前記ダミー用内部電極層との間で容量が形成されることを阻止し、前記容量形成層と前記応力緩和層との間に配設されている容量形成阻止用内部電極層と
を具備する積層セラミックコンデンサであって、
前記応力緩和層の厚みが１００〜３００μmであり、
前記ダミー用内部電極層の層数が１３〜４１層であって、かつ、
前記ダミー用内部電極層の単一層内の平面面積が、前記容量形成用内部電極層の単一層内の平面面積の６０％以上であるとともに、
前記ダミー用内部電極層が、単一層内において分割されていないか、あるいは、２つまたは３つに分割されていること
を特徴としている。

また、請求項２の積層セラミックコンデンサは、請求項１記載の積層セラミックコンデンサにおいて、前記応力緩和層を構成するセラミック誘電体が、前記容量形成層を構成するセラミック誘電体と同一のセラミック誘電体であることを特徴としている。

本願発明（請求項１）の積層セラミックコンデンサは、(ａ)セラミック誘電体層と、静電容量の形成に寄与する容量形成用内部電極層とが積層された構造を有し、一端側が前記セラミック誘電体層の一方端部に引き出された一枚の容量形成用内部電極層と、一端側が前記セラミック誘電体層の他方端部に引き出された一枚の容量形成用内部電極層とが、前記セラミック誘電体を介して対向することにより容量が形成されるように構成された、複数の容量形成層と、(ｂ)セラミック誘電体層と、静電容量の形成に寄与しないダミー用内部電極層とが積層された構造を有し、前記容量形成層の間に配設されて、容量形成層における電歪現象に起因して発生する応力を緩和する応力緩和層と、(ｃ)前記容量形成用内部電極層と、前記ダミー用内部電極層との間で容量が形成されることを阻止し、前記容量形成層と前記応力緩和層との間に配設されている容量形成阻止用内部電極層とを具備しており、応力緩和層の厚みが１００〜３００μmであり、ダミー用内部電極層の層数が１３〜４１層であって、ダミー用内部電極層の単一層内の平面面積（同一平面に存在するダミー用内部電極層の平面面積）が、容量形成用内部電極層の単一層内の平面面積の６０％以上で、かつ、ダミー用内部電極層が、単一層内において、分割されていないか、あるいは、２つまたは３つに分割された構成を有しているので、誘電体セラミックとして、高誘電率系のセラミック材料を用いた場合や、セラミック誘電体層と容量形成用内部電極層の積層数を増やした場合にも、焼成工程におけるクラックなどの構造欠陥の発生や、電歪現象（逆圧電現象）に起因する構造欠陥の発生を防止することが可能で、破壊電圧値が高く、耐電圧性能に優れた積層セラミックコンデンサを得ることが可能になる。

すなわち、上述の本願発明の要件を備えた構成とすることにより、焼成時の内部電極層とセラミック誘電体層の収縮差によるクラックなどの構造欠陥の発生を防止することが可能になるとともに、セラミック誘電体層と容量形成用内部電極層の積層数を増やした場合も、電歪現象（逆圧電現象）による応力を吸収、緩和することが可能になり、破壊電圧値が高く、耐電圧性能に優れた積層セラミックコンデンサを得ることが可能になる。

なお、本願発明において、応力緩和層の厚みが１００〜３００μmの範囲が好ましいのは、応力緩和層の厚みが１００μm未満になると、セラミック誘電体層と容量形成用内部電極層の積層数を増やした場合における、電歪現象（逆圧電現象）に起因する応力を緩和する効果が不十分になり、また、３００μmを超えると製品の厚みが増大し、製品の小型化が妨げられることによる。

また、本願発明において、ダミー用内部電極層の単一層内の平面面積を、容量形成用内部電極層の単一層内の平面面積の６０％以上となるようにしたのは、この比率を６０％以上にすることにより、焼成時における静電容量形成層と応力緩和層の間の収縮挙動の差を減らして、静電容量形成層と応力緩和層の間にクラックが発生することを防止できるようになる一方、この比率が６０％未満になると、焼成時における静電容量形成層と応力緩和層の間の収縮挙動の差を減らす効果が低下し、静電容量形成層と応力緩和層の間にクラックが発生するおそれが大きくなることによる。

また、ダミー用内部電極層として、単一層内において２つまたは３つに分割された分割構造を有するダミー用内部電極層（分割電極）を設けるようにしたのは、焼成時の内部電極層とセラミック誘電体層の収縮差によるクラックの発生をより確実に防止することができるようにするためである。
なお、ダミー用内部電極層が、単一層内において分割されていない構成の場合にも、応力緩和層の厚み、および、ダミー用内部電極層の単一層内の平面面積の、容量形成用内部電極層の単一層内の平面面積に対する割合が、上述の本願発明の要件を満たす場合には、焼成時の内部電極層とセラミック誘電体層の収縮差によるクラックの発生を抑制する効果を得ることが可能である。

また、請求項２の積層セラミックコンデンサのように、請求項１記載の積層セラミックコンデンサにおいて、応力緩和層を構成するセラミック誘電体として、容量形成層を構成するセラミック誘電体と同一のセラミック誘電体を用いることにより、容量形成層と応力緩和層の親和性を確保することが可能になるとともに、焼成時の内部電極層とセラミック誘電体層の収縮差によるクラックの発生をより確実に防止することが可能になり、本願発明をさらに実効あらしめることができる。

上述のように、本願発明においては、応力緩和層を構成するセラミック誘電体として、容量形成層を構成するセラミック誘電体と同一のセラミック誘電体を用いることが望ましいが、種類の異なるセラミック誘電体を用いることも可能である。なお、その場合、容量形成層を構成するセラミック誘電体と物性の近い材料を用いることが望ましい。

以下に本願発明の実施例を示して、本願発明の特徴とするところをさらに詳しく説明する。

図１は本願発明の一実施例にかかる積層セラミックコンデンサの構成を模式的に示す断面図、図２は図１の積層セラミックコンデンサの容量形成層に配設された容量形成用内部電極層の平面構成を示す図、図３は図１の積層セラミックコンデンサの応力緩和層（中間層）に配設されたダミー用内部電極層の平面構成を示す図である。

図１に示すように、この実施例１の積層セラミックコンデンサを構成する積層体（セラミック素子）１は、セラミック誘電体層２と、静電容量の形成に寄与する容量形成用内部電極層３ａ，３ｂとが積層された構造を有する一対の容量形成層１１ａ，１１ｂと、一対の容量形成層１１ａ，１１ｂの間に配設された、セラミック誘電体層２２と、静電容量の形成に寄与しないダミー用内部電極層２３（分割電極２３ａ，２３ｂ）とが積層された構造を有する応力緩和層（中間層）１２とを備えている。
さらに、積層体（セラミック素子）１は、上記の静電容量の形成に寄与する容量形成用内部電極層３ａ，３ｂと、ダミー用内部電極層２３（分割電極２３ａ，２３ｂ）との間で容量が形成されることを阻止する容量形成阻止用内部電極層２４ａ，２４ｂを備えており、この容量形成阻止用内部電極層２４ａ，２４ｂは、容量形成層１１ａ，１１ｂと応力緩和層（中間層）１２との間に配設されている。
また、容量形成層１１ａ，１１ｂと応力緩和層（中間層）１２を備えた積層体（セラミック素子）１の両端面４ａ，４ｂには外部電極５ａ，５ｂが配設されている。

なお、容量形成層１１ａ，１１ｂでは、セラミック誘電体層２として、ＢａＴｉＯ₃系の高誘電率セラミックを主成分とするセラミック材料が用いられている。
また、応力緩和層（中間層）１２を構成するセラミック誘電体層２２として、容量形成層１１ａ，１１ｂを構成するセラミック誘電体層２と同じく、ＢａＴｉＯ₃系の高誘電率セラミックを主成分とする材料が用いられている。

また、容量形成層１１ａ，１１ｂでは、容量形成用内部電極層３ａ，３ｂとして、Ｎｉを構成材料とする電極が用いられており、応力緩和層（中間層）１２においても、ダミー用内部電極層２３（分割電極２３ａ，２３ｂ）として、Ｎｉを構成材料とする電極が用いられている。
さらに、容量形成用内部電極層３ａ，３ｂとダミー用内部電極層２３（分割電極２３ａ，２３ｂ）との間の容量形成を阻止する容量形成阻止用内部電極層２４ａ，２４ｂとしても、Ｎｉを構成材料とする電極が用いられている。

なお、この実施例１の積層セラミックコンデンサの各部の寸法、条件は下記の通りである。
長さ（Ｌ₀）：１．６ｍｍ
幅（Ｗ₀）：０．８ｍｍ
厚み（Ｔ₀）：０．８ｍｍ
セラミック層（誘電体層）厚み：７．１μm
外層厚み（Ｔ₂）：７０μm
容量形成層の容量形成用内部電極層の寸法
長さ（Ｌ₁）：１．３４ｍｍ
幅（Ｗ₁）：０．５１ｍｍ
容量形成層のセラミック層の全積層数：６０層
応力緩和層の厚み（Ｔ₁）：０〜３００μm

そして、表１〜表４の評価マトリックスに示すそれぞれの設計構造について、それぞれ１４４個（ｎ＝１４４）の試料について、１５０℃−３ＷＶ（定格電圧の３倍の電圧）−６０minの処理を行う前と後における構造欠陥の有無を、超音波探傷装置を用いて調べた。

ここで、１５０℃−３ＷＶ−６０minの処理前の構造欠陥は、焼成時の収縮差によって生じた構造欠陥である。
また、１５０℃−３ＷＶ−６０minの処理後の構造欠陥は、電歪現象（逆圧電現象）により生じた構造欠陥である。
なお、１５０℃−３ＷＶ−６０minの処理は、処理を行う前の段階で既に構造欠陥が生じているもの（すなわち、焼成時の収縮差によって構造欠陥が生じているもの）を除いた試料について行った。

表１〜表４における、処理後の構造欠陥の発生率は、全試料数（１４４個）に対する、試料数（１４４個）から、焼成時の収縮差によって構造欠陥が生じたものを除外した試料において構造欠陥が発生した試料の割合である。

なお、表１〜表４の評価１〜３１において、それぞれの設計条件で確認した事項は以下の通りである。

(１)評価１〜７
評価１〜７では、応力緩和層（中間層）が静電容量の形成に寄与しないダミー用内部電極層を備えていない場合における、中間層の厚みと構造欠陥発生率の関係を調べた（比較例）。
(２)評価８〜１４
評価８〜１４では、応力緩和層（中間層）がダミー用内部電極層２３を備えている場合における、中間層の厚みと構造欠陥発生率の関係を調べた。
(３)評価１５〜１９
評価１５〜１９では、単一層内のダミー用内部電極層２３の平面面積と構造欠陥発生率の関係、すなわち、図３の左側の分割電極２３ａ，右側の分割電極２３ｂについて、Ｌ方向の寸法（Ｌ_L，Ｌ_R）を変化させることによりダミー用内部電極層２３の平面面積を異ならせた場合における、ダミー用内部電極層２３の平面面積と構造欠陥発生率の関係を調べた。
(４)評価２０〜２３
評価２０〜２３では、単一層内のダミー用内部電極層２３の平面面積と構造欠陥発生率の関係、すなわち、図３の左側の分割電極２３ａ，右側の分割電極２３ｂについて、Ｗ方向の寸法（Ｗ_L，Ｗ_R）を変化させることによりダミー用内部電極層２３の平面面積を異ならせた場合における、ダミー用内部電極層２３の平面面積と構造欠陥発生率の関係を調べた。
(５)評価２４〜２７
評価２４〜２７では、単一層内のダミー用内部電極層２３の平面面積と構造欠陥発生率の関係、すなわち、図３の左側の分割電極２３ａ，右側の分割電極２３ｂについて、Ｌ方向とＷ方向の両方の寸法（Ｌ_L，Ｌ_R），（Ｗ_L，Ｗ_R）を変化させることによりダミー用内部電極層２３の平面面積を異ならせた場合における、ダミー用内部電極層２３の平面面積と構造欠陥発生率の関係を調べた。
(６)評価２８，２９
評価２８，２９では、単一層内（同一平面）のダミー用内部電極層２３について、その合計平面面積を同じとして、ダミー用内部電極層２３の配設パターンを変化させた場合の構造欠陥発生率を調べた。すなわち、評価２８ではダミー用内部電極層２３を２つの分割電極２３ａ，２３ｂに分割し、各分割電極の、図３のＬ方向の寸法を異ならせた場合の構造欠陥発生率を、また、評価２９では、図４に示すように、分割されていない１つのダミー用内部電極層２３を配設した場合の構造欠陥発生率を調べた。
なお、評価２９では、図４に示すように、１つのダミー用内部電極層２３のみを、応力緩和層（中間層）１２の中央に備えた構造を有しており、分割数が０となっている。
(７)評価３０，３１
評価３０，３１では、単一層内のダミー用内部電極層２３の分割数と構造欠陥発生率の関係を調べた。

なお、表２〜４の評価８〜２８では、図３に示すように、ダミー用内部電極層２３を、左右に２分割された構造としたが、表４の評価３０では、図５に示すように、ダミー用内部電極層２３がＬ方向に３分割された（分割箇所：２箇所）、３つの分割電極３３ａ，３３ｂ，３３ｃからなる構造とし、評価３１では、図６に示すように、ダミー用内部電極層２３がＬ方向に４分割された（分割箇所：３箇所）、４つの分割電極４３ａ，４３ｂ，４３ｃ，４３ｄからなる構造とした。ただし、評価２９では、分割なし（分割箇所：０箇所）とした。

各試料の特性について評価を行った結果を以下の表１〜４に示す。

［評価］
(１)評価１〜７
表１の評価１〜７のように、応力緩和層（中間層）がダミー用内部電極層２３を備えていない場合、中間層の厚みが１００μm以下の場合（評価１〜４）、電歪現象（逆圧電現象）による構造欠陥が発生し、また、中間層の厚みが１５０μm以上になると（評価５，６，７）、焼成工程での収縮差による構造欠陥が発生することがわかった（図７参照）。
この評価１〜７より、中間層がダミー用内部電極層２３を備えていない場合、良好な結果が得られないことが確認された。

(２)評価８〜１４
表２の評価８〜１４のように、応力緩和層（中間層）がダミー用内部電極層２３を備え、分割数が２の場合、中間層の厚みが１００μm未満の場合には、電歪現象（逆圧電現象）による構造欠陥の発生が認められたが、中間層の厚みが１００〜３００μmの場合、焼成工程での収縮差による構造欠陥および電歪現象（逆圧電現象）による構造欠陥の発生が認められなかった（図８参照）。

(３)評価１５〜１９
表３の評価１５〜１９のように、ダミー用内部電極層２３の平面面積を、図３のＬ方向の寸法を変化させることによって変化させた場合、単一層内のダミー用内部電極層２３の平面面積が、静電容量の形成に寄与する容量形成用内部電極層の単一層内の平面面積の６０％以上になると（評価１５，１６）、電歪現象（逆圧電現象）による構造欠陥および焼成工程での収縮差による構造欠陥の両方の構造欠陥の発生を防止することが可能になるが、ダミー用内部電極層２３の平面面積が、容量形成用内部電極層の平面面積の６０％未満になると（評価１７，１８，１９）、焼成工程での収縮差による構造欠陥が発生するようになることが確認された（図９参照）。

(４)評価２０〜２３
表３の評価２０〜２３のように、ダミー用内部電極層の平面面積を、図３のＷ方向の寸法を変化させることによって変化させた場合、単一層内のダミー用内部電極層２３の平面面積が、容量形成用内部電極層（有効電極層）の単一層内の平面面積の６０％以上である場合には（評価２０）、電歪現象（逆圧電現象）による構造欠陥および焼成工程での収縮差による構造欠陥の発生を防止することが可能になるが、ダミー用内部電極層２３の平面面積が、容量形成用内部電極層の単一層内の平面面積の６０％未満になると（評価２１〜２３）、焼成工程での収縮差による構造欠陥が発生するようになることがわかった（図９参照）。

(５)評価２４〜２７
表４の評価２４〜２７のように、ダミー用内部電極層２３の平面面積を、図３のＬ方向およびＷ方向の両方の寸法を変化させることによって変化させた場合、ダミー用内部電極層２３の平面面積が、容量形成用内部電極層の単一層内の平面面積の６０％以上である場合（評価２４）には、電歪現象（逆圧電現象）による構造欠陥および焼成工程での収縮差による構造欠陥の発生を防止することが可能になるが、ダミー用内部電極層２３の平面面積が、容量形成用内部電極層の単一層内の平面面積の６０％未満になると（評価２５〜２７）、焼成工程での収縮差による構造欠陥が発生するようになることがわかった（図９参照）。

上述の(３)，(４)および(５)の評価、すなわち、評価１５〜２７より、図３のＬ方向、および、Ｗ方向のいずれか一方、あるいは両方の寸法を変えてダミー用内部電極層２３の平面面積を変えた場合、いずれの寸法を変えた場合においても、ダミー用内部電極層２３の平面面積が容量形成用内部電極層の平面面積の６０％以上である場合には、電歪現象（逆圧電現象）による構造欠陥および焼成工程での収縮差による構造欠陥の発生を防止することが可能になり、ダミー用内部電極層２３の有効面積が容量形成用内部電極層の平面面積の６０％未満になると、焼成工程での収縮差による構造欠陥が発生するようになることが確認された。

(６)評価２８，２９
表４の評価２８および２９に示すように、単一層内のダミー用内部電極層２３について、評価２８における、ダミー用内部電極層２３を構成する２つの分割電極の合計平面面積と、評価２９の単一のダミー用内部電極層２３の平面面積を同じとした場合について以下に述べる。
評価２８における、ダミー用内部電極層２３を構成する２つの分割電極における、図３のＬ方向の寸法を異ならせた場合（分割電極を左右対称でないパターンとした場合）も、ダミー用内部電極層２３の平面面積が容量形成用内部電極層の平面面積の６０％以上である場合には、逆圧電現象による構造欠陥および焼成工程での収縮差による構造欠陥の発生を防止できることが確認された。
また、評価２９では、図４に示すように、単一のダミー用内部電極層２３のみを備えた構造（すなわち、ダミー用内部電極層が分割されておらず、分割数が０である構造）となっているが、その場合にも、中間層の厚みおよびダミー用内部電極層２３の容量形成用内部電極層に対する面積比が本願発明の要件を満たす限りにおいて、逆圧電現象による構造欠陥および焼成工程での収縮差による構造欠陥の発生を防止できることが確認された。

(７)評価３０，３１
単一層内のダミー用内部電極層２３として、図５，図６に示すように、３分割（分割箇所数２）（評価３０）、および４分割（分割箇所数３）（評価３１）されたダミー用内部電極層２３を構成する分割電極（ダミー用内部電極層の平面面積の容量形成用内部電極層の平面面積に対する割合は９０％）を配設した場合の、構造欠陥発生率を調べたところ、表４に示すように、３分割した評価３０では、電歪現象（逆圧電現象）による構造欠陥および焼成工程での収縮差による構造欠陥のいずれの発生も防止できることが確認されたが、４分割した評価３１では、表４および図１０に示すように、熱処理工程における構造欠陥が発生することが確認された。なお、ダミー用内部電極層を４分割した場合において、熱処理工程における構造欠陥が発生する理由は必ずしも明確ではないが、分割数が３以下の場合に比べて、ダミー用内部電極層（分割電極）一層当たりの収縮量が小さいため、容量形成用内部電極層と収縮差が生じたことによるものではないかと考えられる。

本願発明はさらにその他の点においても、上記実施例に限定されるものではなく、セラミック誘電体層と容量形成用内部電極層の積層態様や積層数、容量形成層および応力緩和層を構成するセラミック材料の種類、静電容量の形成に寄与する容量形成用内部電極層、静電容量の形成に寄与しないダミー用内部電極層、および容量形成用内部電極層とダミー用内部電極層との間で容量が形成されることを阻止する容量形成阻止用内部電極層の具体的なパターンや配設態様、応力緩和層の厚み、ダミー用内部電極層の平面面積の、容量形成用内部電極層の平面面積に対する割合、ダミー用内部電極層を分割する場合の分割態様などに関し、発明の範囲内において、種々の応用、変形を加えることが可能である。

上述のように、本願発明によれば、応力緩和層の厚みを１００〜３００μmの範囲とし、ダミー用内部電極層の単一層内の平面面積を、容量形成用内部電極層の単一層内の平面面積の６０％以上にするとともに、ダミー用内部電極層が、単一層内において分割されていないか、あるいは、単一層内において２つまたは３つに分割された分割構造を有するようにしているので、誘電体セラミックとして、高誘電率系のセラミック材料を用いた場合や、セラミック誘電体層と容量形成用内部電極層の積層数を増やした場合にも、焼成工程におけるクラックなどの構造欠陥の発生や、電歪現象（逆圧電現象）に起因する構造欠陥の発生を防止することが可能で、破壊電圧値が高く、耐電圧性能に優れた積層セラミックコンデンサを得ることが可能になる。
したがって、本願発明は、種々の積層セラミックコンデンサに適用することが可能であり、特に、高破壊電圧、高耐電圧特性が要求される大容量で高耐電圧（高定格電圧タイプ）の積層セラミックコンデンサに好適に利用することができる。

本願発明の一実施例にかかる積層セラミックコンデンサの構成を模式的に示す断面図である。本願発明の一実施例にかかる積層セラミックコンデンサの容量形成層に配設された容量形成用内部電極層の平面構成を示す図である。本願発明の一実施例にかかる積層セラミックコンデンサの応力緩和層（中間層）に配設されたダミー用内部電極層の平面構成を示す図である。本願発明の一実施例にかかる積層セラミックコンデンサの、応力緩和層（中間層）に配設された、分割されていないダミー用内部電極層を示す図である。本願発明の一実施例にかかる積層セラミックコンデンサの、応力緩和層（中間層）に配設された、Ｌ方向に３分割されたダミー用内部電極層を構成する分割電極を示す図である。応力緩和層（中間層）に配設された、Ｌ方向に４分割されたダミー用内部電極層を構成する分割電極を示す図である。応力緩和層（中間層）がダミー用内部電極層を備えていない場合における、中間層の厚みと構造欠陥発生率の関係を示す図である。応力緩和層（中間層）がダミー用内部電極層を備えている場合における、中間層の厚みと構造欠陥発生率の関係を示す図である。応力緩和層（中間層）のダミー用内部電極層の平面面積と構造欠陥発生率の関係を示す図である。応力緩和層（中間層）のダミー用内部電極層の分割箇所数と構造欠陥発生率の関係を示す図である。従来の積層セラミックコンデンサの内部構成を示す断面図である。従来の他の積層セラミックコンデンサの内部構成を示す断面図である図１２に示す積層セラミックコンデンサにクラックが発生した状態を示す図である。

符号の説明

１積層体（セラミック素子）
２セラミック誘電体層
３ａ，３ｂ容量形成用内部電極層
４ａ，４ｂ積層体（セラミック素子）の端面
５ａ，５ｂ外部電極
１１ａ，１１ｂ容量形成層
１２応力緩和層（中間層）
２２セラミック誘電体層
２３ダミー用内部電極層
２３ａ，２３ｂダミー用内部電極層を構成する分割電極
２４ａ，２４ｂ容量形成阻止用内部電極層
３３ａ，３３ｂ，３３ｃダミー用内部電極層を構成する３つの分割電極
４３ａ，４３ｂ，４３ｃ，４３ｄダミー用内部電極層を構成する４つの分割電極
Ｌ₀ セラミック素子の長さ
Ｗ₀ セラミック素子の幅
Ｔ₀ セラミック素子の厚み
Ｔ₁ 応力緩和層の厚み
Ｔ₂ 外層厚み
Ｌ₁ 容量形成層の容量形成用内部電極層の長さ
Ｗ₁ 容量形成層の容量形成用内部電極層の幅
Ｌ_L 図３の左側の分割電極のＬ方向の寸法
Ｌ_R 図３の右側の分割電極のＬ方向の寸法
Ｗ_L 図３の左側の分割電極のＷ方向の寸法
Ｗ_R 図３の右側の分割電極のＷ方向の寸法

Claims

(ａ)セラミック誘電体層と、静電容量の形成に寄与する容量形成用内部電極層とが積層された構造を有し、一端側が前記セラミック誘電体層の一方端部に引き出された一枚の容量形成用内部電極層と、一端側が前記セラミック誘電体層の他方端部に引き出された一枚の容量形成用内部電極層とが、前記セラミック誘電体を介して対向することにより容量が形成されるように構成された、複数の容量形成層と、
(ｂ)セラミック誘電体層と、静電容量の形成に寄与しないダミー用内部電極層とが積層された構造を有し、互いに隣り合う前記容量形成層の間に配設されて、前記容量形成層における電歪現象に起因して発生する応力を緩和する応力緩和層と、
(ｃ)前記容量形成用内部電極層と、前記ダミー用内部電極層との間で容量が形成されることを阻止し、前記容量形成層と前記応力緩和層との間に配設されている容量形成阻止用内部電極層と
を具備する積層セラミックコンデンサであって、
前記応力緩和層の厚みが１００〜３００μmであり、
前記ダミー用内部電極層の層数が１３〜４１層であって、かつ、
前記ダミー用内部電極層の単一層内の平面面積が、前記容量形成用内部電極層の単一層内の平面面積の６０％以上であるとともに、
前記ダミー用内部電極層が、単一層内において分割されていないか、あるいは、２つまたは３つに分割されていること
を特徴とする積層セラミックコンデンサ。
前記応力緩和層を構成するセラミック誘電体が、前記容量形成層を構成するセラミック誘電体と同一のセラミック誘電体であることを特徴とする請求項１記載の積層セラミックコンデンサ。