JPH1131633A - 積層セラミック電子部品 - Google Patents
積層セラミック電子部品Info
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- JPH1131633A JPH1131633A JP20531097A JP20531097A JPH1131633A JP H1131633 A JPH1131633 A JP H1131633A JP 20531097 A JP20531097 A JP 20531097A JP 20531097 A JP20531097 A JP 20531097A JP H1131633 A JPH1131633 A JP H1131633A
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Abstract
(57)【要約】
【課題】 素子厚を小さくし、内部電極の積層枚数を増
やした場合にも、内部電極とセラミックの界面にクラッ
クが発生せず、所望の特性を得ることが可能な積層セラ
ミック電子部品を提供する。 【解決手段】 セラミック素子１の上下両面側の、内部
電極３が配設されていない外層部１ａを除いた部分を厚
み方向に４等分した場合の各分割層を、上から順にＡ
層、Ｂ層、Ｃ層、及びＤ層とし、かつ、内部電極３の配
設面に平行な直線上で、各分割層に配設された内部電極
３を構成する電極膜が存在している部分（Ｘ−Ｙ）の、
内部電極３の配設領域（直線領域）Ｘに対する割合の平
均値（連続性指数）を、それぞれ、ＡＸ、ＢＸ、ＣＸ及
びＤＸとした場合の連続性指数比（ＢＸ＋ＣＸ）／（Ａ
Ｘ＋ＤＸ）の値を０．８０〜０．９５とする。
やした場合にも、内部電極とセラミックの界面にクラッ
クが発生せず、所望の特性を得ることが可能な積層セラ
ミック電子部品を提供する。 【解決手段】 セラミック素子１の上下両面側の、内部
電極３が配設されていない外層部１ａを除いた部分を厚
み方向に４等分した場合の各分割層を、上から順にＡ
層、Ｂ層、Ｃ層、及びＤ層とし、かつ、内部電極３の配
設面に平行な直線上で、各分割層に配設された内部電極
３を構成する電極膜が存在している部分（Ｘ−Ｙ）の、
内部電極３の配設領域（直線領域）Ｘに対する割合の平
均値（連続性指数）を、それぞれ、ＡＸ、ＢＸ、ＣＸ及
びＤＸとした場合の連続性指数比（ＢＸ＋ＣＸ）／（Ａ
Ｘ＋ＤＸ）の値を０．８０〜０．９５とする。
Description
【０００１】
【発明の属する技術分野】本発明は、セラミック電子部
品に関し、詳しくは、セラミック中に、セラミック層を
介して互いに対向するように内部電極が配設された構造
を有する積層セラミック電子部品に関する。
品に関し、詳しくは、セラミック中に、セラミック層を
介して互いに対向するように内部電極が配設された構造
を有する積層セラミック電子部品に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】代表的
な積層セラミック電子部品の一つである積層セラミック
コンデンサは、小型で大きな容量を得ることができると
いう特徴を有しており、種々の用途に広く用いられてい
る。そして、さらに小型・大容量化を図るために、内部
電極間に介在するセラミック層の厚み（素子厚）を小さ
くしたり、内部電極の積層枚数を増やしたりする（すな
わち、薄層・多層化する）ための研究、開発が行われて
いる。
な積層セラミック電子部品の一つである積層セラミック
コンデンサは、小型で大きな容量を得ることができると
いう特徴を有しており、種々の用途に広く用いられてい
る。そして、さらに小型・大容量化を図るために、内部
電極間に介在するセラミック層の厚み（素子厚）を小さ
くしたり、内部電極の積層枚数を増やしたりする（すな
わち、薄層・多層化する）ための研究、開発が行われて
いる。
【０００３】しかし、薄層・多層化が進むと、内部電極
とセラミックの焼結の際の収縮ひずみにより、内部電極
とセラミックの界面にクラックが発生し、目標とする特
性を確保することができなくなるという問題点がある。
このような問題点は、積層セラミックコンデンサに限ら
ず、セラミック中にセラミック層を介して互いに対向す
るように内部電極が配設された構造を有する積層バリス
タ、サーミスタ、圧電素子、多層基板などにも当てはま
るものである。
とセラミックの焼結の際の収縮ひずみにより、内部電極
とセラミックの界面にクラックが発生し、目標とする特
性を確保することができなくなるという問題点がある。
このような問題点は、積層セラミックコンデンサに限ら
ず、セラミック中にセラミック層を介して互いに対向す
るように内部電極が配設された構造を有する積層バリス
タ、サーミスタ、圧電素子、多層基板などにも当てはま
るものである。
【０００４】本発明は、上記問題点を解決するものであ
り、素子厚を小さくし、内部電極の積層枚数を増やした
場合にも、内部電極とセラミックの界面にクラックが発
生せず、所望の特性を得ることが可能な積層セラミック
電子部品を提供することを目的とする。
り、素子厚を小さくし、内部電極の積層枚数を増やした
場合にも、内部電極とセラミックの界面にクラックが発
生せず、所望の特性を得ることが可能な積層セラミック
電子部品を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、発明者は、種々の実験、検討を行い、セラミック中
に内部電極が配設されたセラミック素子の上下両面側
の、内部電極が配設されていない外層部を除いた部分を
厚み方向に４等分した場合の、各分割層に配設された内
部電極の連続性の比率が、内部電極とセラミックの界面
のクラックの発生状態に相関関係があることを知り、さ
らに実験を重ねて本発明を完成した。すなわち、本発明
の積層セラミック電子部品は、セラミック中に、セラミ
ック層を介して互いに対向するように内部電極が配設さ
れた構造を有する積層セラミック電子部品において、前
記セラミック中に内部電極が配設されたセラミック素子
の上下両面側の、内部電極が配設されていない外層部を
除いた部分を厚み方向に４等分した場合の各分割層を、
上から順にＡ層、Ｂ層、Ｃ層、及びＤ層とし、かつ、内
部電極の配設面に平行な直線上で、前記各分割層に配設
された内部電極を構成する電極膜が存在している部分
の、内部電極の配設領域（直線領域）に対する割合の平
均値（連続性指数）を、それぞれ、ＡＸ、ＢＸ、ＣＸ及
びＤＸとした場合の連続性指数比（ＢＸ＋ＣＸ）／（Ａ
Ｘ＋ＤＸ）の値を０．８０〜０．９５としたことを特徴
としている。
に、発明者は、種々の実験、検討を行い、セラミック中
に内部電極が配設されたセラミック素子の上下両面側
の、内部電極が配設されていない外層部を除いた部分を
厚み方向に４等分した場合の、各分割層に配設された内
部電極の連続性の比率が、内部電極とセラミックの界面
のクラックの発生状態に相関関係があることを知り、さ
らに実験を重ねて本発明を完成した。すなわち、本発明
の積層セラミック電子部品は、セラミック中に、セラミ
ック層を介して互いに対向するように内部電極が配設さ
れた構造を有する積層セラミック電子部品において、前
記セラミック中に内部電極が配設されたセラミック素子
の上下両面側の、内部電極が配設されていない外層部を
除いた部分を厚み方向に４等分した場合の各分割層を、
上から順にＡ層、Ｂ層、Ｃ層、及びＤ層とし、かつ、内
部電極の配設面に平行な直線上で、前記各分割層に配設
された内部電極を構成する電極膜が存在している部分
の、内部電極の配設領域（直線領域）に対する割合の平
均値（連続性指数）を、それぞれ、ＡＸ、ＢＸ、ＣＸ及
びＤＸとした場合の連続性指数比（ＢＸ＋ＣＸ）／（Ａ
Ｘ＋ＤＸ）の値を０．８０〜０．９５としたことを特徴
としている。
【０００６】各分割層の、内部電極の連続性指数比（Ｂ
Ｘ＋ＣＸ）／（ＡＸ＋ＤＸ）の値を０．８０〜０．９５
とすることにより、内部電極とセラミック層の焼結時の
収縮率の差から生じる応力を吸収して、内部電極とセラ
ミック層との界面にクラックが発生することを防止する
とともに、静電容量などの特性のバラツキを抑えること
が可能になり、所望の特性を確実に実現することができ
るようになる。なお、連続性指数比（ＢＸ＋ＣＸ）／
（ＡＸ＋ＤＸ）の値が０．８０未満になると静電容量な
どの特性のバラツキが大きくなり所望の特性を得ること
が困難になり、０．９５を越えると、内部電極とセラミ
ックの焼結時の収縮ひずみを吸収しきれずに、クラック
が発生するようになることから、連続性指数比（ＢＸ＋
ＣＸ）／（ＡＸ＋ＤＸ）の値は、０．８０〜０．９５の
範囲とすることが望ましい。
Ｘ＋ＣＸ）／（ＡＸ＋ＤＸ）の値を０．８０〜０．９５
とすることにより、内部電極とセラミック層の焼結時の
収縮率の差から生じる応力を吸収して、内部電極とセラ
ミック層との界面にクラックが発生することを防止する
とともに、静電容量などの特性のバラツキを抑えること
が可能になり、所望の特性を確実に実現することができ
るようになる。なお、連続性指数比（ＢＸ＋ＣＸ）／
（ＡＸ＋ＤＸ）の値が０．８０未満になると静電容量な
どの特性のバラツキが大きくなり所望の特性を得ること
が困難になり、０．９５を越えると、内部電極とセラミ
ックの焼結時の収縮ひずみを吸収しきれずに、クラック
が発生するようになることから、連続性指数比（ＢＸ＋
ＣＸ）／（ＡＸ＋ＤＸ）の値は、０．８０〜０．９５の
範囲とすることが望ましい。
【０００７】なお、本発明において、内部電極の連続性
指数とは、「各分割層に配設された内部電極を構成する
電極膜が存在している部分の、内部電極の配設領域（直
線領域）に対する割合の平均値」であり、内部電極の配
設領域（直線領域）から直線上で電極膜が存在していな
い部分の合計値を差し引いた値の、内部電極の配設領域
に対する比率を意味する概念である。例えば、図２
(ａ)，(ｂ)に示すように、内部電極３が配設された領域
（直線領域）Ｘが１０００μmであり、その領域内にお
いて、電極膜が存在していない部分（領域）Ｙ（図２
(ｂ)）の合計が１００μmである場合、連続性指数は、
（１０００−１００）／１０００＝０．９０となる。な
お、各内部電極の連続性指数は、一本の直線上のみから
観察するよりも、所定の間隔を隔てて平行な複数の直線
（例えば図２(ａ)の線Ｌ１，Ｌ２，Ｌ３）上で観察して
その平均値をとることが好ましい。また、本発明におい
ては、上記の各分割層内にある各内部電極の連続性指数
のバラツキは特に問題とはならず、それぞれの分割層内
の各内部電極の連続性指数の平均値が上記の要件を満た
していればよい。
指数とは、「各分割層に配設された内部電極を構成する
電極膜が存在している部分の、内部電極の配設領域（直
線領域）に対する割合の平均値」であり、内部電極の配
設領域（直線領域）から直線上で電極膜が存在していな
い部分の合計値を差し引いた値の、内部電極の配設領域
に対する比率を意味する概念である。例えば、図２
(ａ)，(ｂ)に示すように、内部電極３が配設された領域
（直線領域）Ｘが１０００μmであり、その領域内にお
いて、電極膜が存在していない部分（領域）Ｙ（図２
(ｂ)）の合計が１００μmである場合、連続性指数は、
（１０００−１００）／１０００＝０．９０となる。な
お、各内部電極の連続性指数は、一本の直線上のみから
観察するよりも、所定の間隔を隔てて平行な複数の直線
（例えば図２(ａ)の線Ｌ１，Ｌ２，Ｌ３）上で観察して
その平均値をとることが好ましい。また、本発明におい
ては、上記の各分割層内にある各内部電極の連続性指数
のバラツキは特に問題とはならず、それぞれの分割層内
の各内部電極の連続性指数の平均値が上記の要件を満た
していればよい。
【０００８】また、本発明の積層セラミック電子部品
は、互いに対向する内部電極間に介在するセラミック層
の厚み（素子厚）が１０μm以下であることを特徴とし
ている。
は、互いに対向する内部電極間に介在するセラミック層
の厚み（素子厚）が１０μm以下であることを特徴とし
ている。
【０００９】素子厚が小さくなるほど、焼結時の内部電
極とセラミック層の収縮率の差から生じる応力の影響が
大きくなり、界面でクラックが発生しやすくなる傾向が
あり、素子厚が１０μm以下になると特にその傾向が強
くなるが、そのような場合に本発明を適用することによ
り、焼結時の内部電極とセラミック層の収縮率の差から
生じる応力を吸収することが可能になり、界面にクラッ
クが発生することを防止するとともに、静電容量などの
特性のバラツキを抑えて、所望の特性を確実に実現する
ことが可能になる。
極とセラミック層の収縮率の差から生じる応力の影響が
大きくなり、界面でクラックが発生しやすくなる傾向が
あり、素子厚が１０μm以下になると特にその傾向が強
くなるが、そのような場合に本発明を適用することによ
り、焼結時の内部電極とセラミック層の収縮率の差から
生じる応力を吸収することが可能になり、界面にクラッ
クが発生することを防止するとともに、静電容量などの
特性のバラツキを抑えて、所望の特性を確実に実現する
ことが可能になる。
【００１０】また、本発明の積層セラミック電子部品
は、内部電極の積層枚数が１００枚以上であることを特
徴としている。
は、内部電極の積層枚数が１００枚以上であることを特
徴としている。
【００１１】内部電極の積層枚数が１００枚を越えるよ
うになると、焼結時の内部電極とセラミック層の収縮率
の差から生じる応力の影響が特に大きくなる傾向がある
が、本発明を適用することにより、焼結時の内部電極と
セラミック層の収縮率の差から生じる応力を効率よく吸
収することが可能になり、界面にクラックが発生するこ
とを防止するとともに、静電容量などの特性のバラツキ
を抑えて、所望の特性を確実に実現することが可能にな
る。
うになると、焼結時の内部電極とセラミック層の収縮率
の差から生じる応力の影響が特に大きくなる傾向がある
が、本発明を適用することにより、焼結時の内部電極と
セラミック層の収縮率の差から生じる応力を効率よく吸
収することが可能になり、界面にクラックが発生するこ
とを防止するとともに、静電容量などの特性のバラツキ
を抑えて、所望の特性を確実に実現することが可能にな
る。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を示し
てその特徴とするところをさらに詳しく説明する。
てその特徴とするところをさらに詳しく説明する。
【００１３】図１は本発明の一実施形態にかかる積層セ
ラミック電子部品（この実施形態では積層セラミックコ
ンデンサ）を示す断面図である。
ラミック電子部品（この実施形態では積層セラミックコ
ンデンサ）を示す断面図である。
【００１４】この積層セラミックコンデンサは、誘電体
であるセラミック（セラミック素子）１中にセラミック
層２を介して静電容量形成用の内部電極３を複数枚積層
するとともに、セラミック素子１の両端側に内部電極３
と導通する外部電極４を配設することにより形成されて
いる。
であるセラミック（セラミック素子）１中にセラミック
層２を介して静電容量形成用の内部電極３を複数枚積層
するとともに、セラミック素子１の両端側に内部電極３
と導通する外部電極４を配設することにより形成されて
いる。
【００１５】この実施形態の積層セラミックコンデンサ
の寸法、素子厚、内部電極の積層枚数、容量値は次の通
りである。 寸法 ：１．６mm×０．８mm×０．８mm 素子厚 ：５μm 内部電極の積層枚数：１２０枚 静電容量値 ：１０００ｎＦ（目標値）
の寸法、素子厚、内部電極の積層枚数、容量値は次の通
りである。 寸法 ：１．６mm×０．８mm×０．８mm 素子厚 ：５μm 内部電極の積層枚数：１２０枚 静電容量値 ：１０００ｎＦ（目標値）
【００１６】そして、この実施形態においては、セラミ
ック素子１の上下両面側の内部電極が配設されていない
外層部１ａを除いた部分（内部電極配設部）１ｂを厚み
方向に４等分した場合の各分割層を、上から順にＡ層、
Ｂ層、Ｃ層、及びＤ層とし、かつ、各分割層（Ａ層、Ｂ
層、Ｃ層、及びＤ層）に配設された内部電極３の連続性
指数を、それぞれ、ＡＸ、ＢＸ、ＣＸ及びＤＸとしたと
きの連続性指数比（ＢＸ＋ＣＸ）／（ＡＸ＋ＤＸ）の値
を、表１に示すように、０．７８８〜０．９７６の範囲
で変化させた。
ック素子１の上下両面側の内部電極が配設されていない
外層部１ａを除いた部分（内部電極配設部）１ｂを厚み
方向に４等分した場合の各分割層を、上から順にＡ層、
Ｂ層、Ｃ層、及びＤ層とし、かつ、各分割層（Ａ層、Ｂ
層、Ｃ層、及びＤ層）に配設された内部電極３の連続性
指数を、それぞれ、ＡＸ、ＢＸ、ＣＸ及びＤＸとしたと
きの連続性指数比（ＢＸ＋ＣＸ）／（ＡＸ＋ＤＸ）の値
を、表１に示すように、０．７８８〜０．９７６の範囲
で変化させた。
【００１７】
【表１】
【００１８】なお、連続性指数比（ＢＸ＋ＣＸ）／（Ａ
Ｘ＋ＤＸ）を変化させるために、内部電極形成用の導電
ペースト中の金属含有量を変化させ、印刷・積層時にＡ
層とＤ層、及び、Ｂ層とＣ層でそれぞれ同じ導電ペース
トを用いて内部電極を形成した。なお、導電ペースト中
の金属含有量を低下させると内部電極の連続性指数が低
下する傾向が認められた。
Ｘ＋ＤＸ）を変化させるために、内部電極形成用の導電
ペースト中の金属含有量を変化させ、印刷・積層時にＡ
層とＤ層、及び、Ｂ層とＣ層でそれぞれ同じ導電ペース
トを用いて内部電極を形成した。なお、導電ペースト中
の金属含有量を低下させると内部電極の連続性指数が低
下する傾向が認められた。
【００１９】上記のようにして、連続性指数比（ＢＸ＋
ＣＸ）／（ＡＸ＋ＤＸ）の値を変化させた場合の、静電
容量の平均値及びそのＣＶ値、内部電極とセラミック層
との界面のクラック発生割合、２０００時間の耐湿負荷
試験（湿度９５％）における不良発生割合を表１に併せ
て示す。
ＣＸ）／（ＡＸ＋ＤＸ）の値を変化させた場合の、静電
容量の平均値及びそのＣＶ値、内部電極とセラミック層
との界面のクラック発生割合、２０００時間の耐湿負荷
試験（湿度９５％）における不良発生割合を表１に併せ
て示す。
【００２０】なお、表１において、試料番号に*印を付
したものは、本発明の範囲外の比較例であり、その他の
ものは本発明の範囲内のものである。また、表１におい
て、静電容量の平均値は１００個の試料について測定し
た値の平均値である。
したものは、本発明の範囲外の比較例であり、その他の
ものは本発明の範囲内のものである。また、表１におい
て、静電容量の平均値は１００個の試料について測定し
た値の平均値である。
【００２１】表１に示すように、連続性指数比（ＢＸ＋
ＣＸ）／（ＡＸ＋ＤＸ）の値が０．８０〜０．９５の範
囲外になると、静電容量値（平均値）が目標を達成でき
なかったり、界面でクラックが発生したり、あるいは、
耐湿負荷試験において不良が発生したりしたが、連続性
指数比（ＢＸ＋ＣＸ）／（ＡＸ＋ＤＸ）の値が０．８０
〜０．９５の範囲にある試料番号３，４，５，６におい
ては、静電容量値（平均値）が目標値を越えており、か
つ、界面のクラック及び耐湿負荷試験における不良の発
生も認められず、良好な結果が得られた。
ＣＸ）／（ＡＸ＋ＤＸ）の値が０．８０〜０．９５の範
囲外になると、静電容量値（平均値）が目標を達成でき
なかったり、界面でクラックが発生したり、あるいは、
耐湿負荷試験において不良が発生したりしたが、連続性
指数比（ＢＸ＋ＣＸ）／（ＡＸ＋ＤＸ）の値が０．８０
〜０．９５の範囲にある試料番号３，４，５，６におい
ては、静電容量値（平均値）が目標値を越えており、か
つ、界面のクラック及び耐湿負荷試験における不良の発
生も認められず、良好な結果が得られた。
【００２２】なお、上記実施形態では、素子厚が５μm
である場合を例にとって説明したが、本発明は、素子厚
に特別の制約はなく、素子厚が例えば２０μm程度であ
るような場合にも適用することが可能である。なお、素
子厚が小さくなるほど、焼結時の内部電極とセラミック
層の収縮率の差から生じる応力の影響が大きくなり、界
面でクラックが発生しやすくなる傾向があることから、
素子厚が１０μm以下の場合に本発明は特に有意義であ
る。
である場合を例にとって説明したが、本発明は、素子厚
に特別の制約はなく、素子厚が例えば２０μm程度であ
るような場合にも適用することが可能である。なお、素
子厚が小さくなるほど、焼結時の内部電極とセラミック
層の収縮率の差から生じる応力の影響が大きくなり、界
面でクラックが発生しやすくなる傾向があることから、
素子厚が１０μm以下の場合に本発明は特に有意義であ
る。
【００２３】また、上記実施形態では、内部電極の積層
枚数が１２０枚である場合を例にとって説明したが、本
発明において、内部電極の積層枚数には特別の制約はな
く、１２０枚以上であってもよく、また、１２０枚以下
であってもよい。但し、内部電極の積層枚数が多くなる
ほど、焼結時の内部電極とセラミック層の収縮率の差か
ら生じる応力の影響が大きくなる傾向があるため、積層
枚数が１００枚以上の場合に本発明を適用することによ
り、内部電極とセラミック層の焼結時の収縮率の差から
生じる応力を効率よく吸収することが可能になり、特に
有意義である。
枚数が１２０枚である場合を例にとって説明したが、本
発明において、内部電極の積層枚数には特別の制約はな
く、１２０枚以上であってもよく、また、１２０枚以下
であってもよい。但し、内部電極の積層枚数が多くなる
ほど、焼結時の内部電極とセラミック層の収縮率の差か
ら生じる応力の影響が大きくなる傾向があるため、積層
枚数が１００枚以上の場合に本発明を適用することによ
り、内部電極とセラミック層の焼結時の収縮率の差から
生じる応力を効率よく吸収することが可能になり、特に
有意義である。
【００２４】また、上記実施形態では、積層セラミック
コンデンサを例にとって説明したが、本発明はこれに限
られるものではなく、セラミック中にセラミック層を介
して互いに対向するように内部電極が配設された構造を
有する積層バリスタ、サーミスタ、圧電素子、多層基板
などの種々の積層セラミック電子部品に適用することが
可能である。本発明はさらにその他の点においても上記
実施形態に限定されるものではなく、積層セラミック電
子部品の寸法、目標とする静電容量値、誘電体であるセ
ラミックの種類や具体的な組成、内部電極の構成材料な
どに関し、発明の要旨の範囲内において種々の応用、変
形を加えることが可能である。なお、本発明における分
割層は、実質上４等分されていればよく、見掛上、４等
分ではないような態様に分割されていてもよい。
コンデンサを例にとって説明したが、本発明はこれに限
られるものではなく、セラミック中にセラミック層を介
して互いに対向するように内部電極が配設された構造を
有する積層バリスタ、サーミスタ、圧電素子、多層基板
などの種々の積層セラミック電子部品に適用することが
可能である。本発明はさらにその他の点においても上記
実施形態に限定されるものではなく、積層セラミック電
子部品の寸法、目標とする静電容量値、誘電体であるセ
ラミックの種類や具体的な組成、内部電極の構成材料な
どに関し、発明の要旨の範囲内において種々の応用、変
形を加えることが可能である。なお、本発明における分
割層は、実質上４等分されていればよく、見掛上、４等
分ではないような態様に分割されていてもよい。
【００２５】
【発明の効果】上述のように、本発明の積層セラミック
電子部品は、セラミックの上下両面側の、内部電極が配
設されていない外層部を除いた部分を厚み方向に４等分
した場合の各分割層の、内部電極の連続性指数比（ＢＸ
＋ＣＸ）／（ＡＸ＋ＤＸ）の値を０．８０〜０．９５と
しているので、内部電極とセラミック層の焼結時の収縮
率の差から生じる応力を吸収して、内部電極とセラミッ
ク層との界面にクラックが発生することを防止するとと
もに、静電容量などの特性のバラツキを抑えることが可
能になり、所望の特性を確実に実現することができる。
電子部品は、セラミックの上下両面側の、内部電極が配
設されていない外層部を除いた部分を厚み方向に４等分
した場合の各分割層の、内部電極の連続性指数比（ＢＸ
＋ＣＸ）／（ＡＸ＋ＤＸ）の値を０．８０〜０．９５と
しているので、内部電極とセラミック層の焼結時の収縮
率の差から生じる応力を吸収して、内部電極とセラミッ
ク層との界面にクラックが発生することを防止するとと
もに、静電容量などの特性のバラツキを抑えることが可
能になり、所望の特性を確実に実現することができる。
【００２６】また、積層セラミック電子部品において
は、一般に、素子厚が小さくなるほど、焼結時の内部電
極とセラミック層の収縮率の差から生じる応力の影響が
大きくなり、界面でクラックが発生しやすくなる傾向が
あり、素子厚が１０μm以下になると特にその傾向が強
くなるが、そのような場合に本発明を適用することによ
り、焼結時の内部電極とセラミック層の収縮率の差から
生じる応力を吸収することが可能になり、界面にクラッ
クが発生することを防止するとともに、静電容量などの
特性のバラツキを抑えて、所望の特性を確実に実現する
ことができる。
は、一般に、素子厚が小さくなるほど、焼結時の内部電
極とセラミック層の収縮率の差から生じる応力の影響が
大きくなり、界面でクラックが発生しやすくなる傾向が
あり、素子厚が１０μm以下になると特にその傾向が強
くなるが、そのような場合に本発明を適用することによ
り、焼結時の内部電極とセラミック層の収縮率の差から
生じる応力を吸収することが可能になり、界面にクラッ
クが発生することを防止するとともに、静電容量などの
特性のバラツキを抑えて、所望の特性を確実に実現する
ことができる。
【００２７】また、積層セラミック電子部品において
は、一般に、内部電極の積層枚数が１００枚を越えるよ
うになると、内部電極とセラミック層の焼結時の収縮率
の差から生じる応力の影響が特に大きくなる傾向がある
が、本発明を適用することにより、内部電極とセラミッ
ク層の焼結時の収縮率の差から生じる応力を効率よく吸
収することが可能になり、特に有意義である。
は、一般に、内部電極の積層枚数が１００枚を越えるよ
うになると、内部電極とセラミック層の焼結時の収縮率
の差から生じる応力の影響が特に大きくなる傾向がある
が、本発明を適用することにより、内部電極とセラミッ
ク層の焼結時の収縮率の差から生じる応力を効率よく吸
収することが可能になり、特に有意義である。
【図１】本発明の一実施形態にかかる積層セラミック電
子部品（積層セラミックコンデンサ）を示す断面図であ
る。
子部品（積層セラミックコンデンサ）を示す断面図であ
る。
【図２】内部電極の連続性の概念を説明する図であり、
(ａ)は平面図、(ｂ)は(ａ)のｂ−ｂ線断面図である。
(ａ)は平面図、(ｂ)は(ａ)のｂ−ｂ線断面図である。
１ セラミック（セラミック素子） １ａ 外層部 １ｂ 内部電極配設部 ２ セラミック層 ３ 内部電極 ４ 外部電極 Ｘ 内部電極が配設された領域（直線領
域） Ｙ 電極膜が存在していない部分（領
域）
域） Ｙ 電極膜が存在していない部分（領
域）
Claims (3)
- 【請求項１】セラミック中に、セラミック層を介して互
いに対向するように内部電極が配設された構造を有する
積層セラミック電子部品において、 前記セラミック中に内部電極が配設されたセラミック素
子の上下両面側の、内部電極が配設されていない外層部
を除いた部分を厚み方向に４等分した場合の各分割層
を、上から順にＡ層、Ｂ層、Ｃ層、及びＤ層とし、か
つ、 内部電極の配設面に平行な直線上で、前記各分割層に配
設された内部電極を構成する電極膜が存在している部分
の、内部電極の配設領域（直線領域）に対する割合の平
均値（連続性指数）を、それぞれ、ＡＸ、ＢＸ、ＣＸ及
びＤＸとした場合の連続性指数比（ＢＸ＋ＣＸ）／（Ａ
Ｘ＋ＤＸ）の値を０．８０〜０．９５としたことを特徴
とする積層セラミック電子部品。 - 【請求項２】互いに対向する内部電極間に介在するセラ
ミック層の厚み（素子厚）が１０μm以下であることを
特徴とする請求項１記載の積層セラミック電子部品。 - 【請求項３】内部電極の積層枚数が１００枚以上である
ことを特徴とする請求項１又は２記載の積層セラミック
電子部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20531097A JPH1131633A (ja) | 1997-07-14 | 1997-07-14 | 積層セラミック電子部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20531097A JPH1131633A (ja) | 1997-07-14 | 1997-07-14 | 積層セラミック電子部品 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131633A true JPH1131633A (ja) | 1999-02-02 |
Family
ID=16504842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20531097A Withdrawn JPH1131633A (ja) | 1997-07-14 | 1997-07-14 | 積層セラミック電子部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1131633A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7466538B2 (en) | 2005-05-26 | 2008-12-16 | Murata Manufacturing Co., Ltd. | Multilayer ceramic electronic device |
| CN103065792A (zh) * | 2011-10-18 | 2013-04-24 | 三星电机株式会社 | 多层陶瓷电子组件 |
| US10515764B2 (en) | 2015-03-24 | 2019-12-24 | Taiyo Yuden Co., Ltd. | Multilayer ceramic capacitor having a tuned effective volume |
| US11967463B2 (en) | 2021-06-23 | 2024-04-23 | Taiyo Yuden Co., Ltd. | Ceramic electronic device |
-
1997
- 1997-07-14 JP JP20531097A patent/JPH1131633A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7466538B2 (en) | 2005-05-26 | 2008-12-16 | Murata Manufacturing Co., Ltd. | Multilayer ceramic electronic device |
| CN103065792A (zh) * | 2011-10-18 | 2013-04-24 | 三星电机株式会社 | 多层陶瓷电子组件 |
| JP2013089944A (ja) * | 2011-10-18 | 2013-05-13 | Samsung Electro-Mechanics Co Ltd | 積層セラミック電子部品 |
| US8570710B2 (en) | 2011-10-18 | 2013-10-29 | Samsung Electro-Mechanics Co., Ltd. | Multilayered ceramic electronic component |
| US10515764B2 (en) | 2015-03-24 | 2019-12-24 | Taiyo Yuden Co., Ltd. | Multilayer ceramic capacitor having a tuned effective volume |
| US11967463B2 (en) | 2021-06-23 | 2024-04-23 | Taiyo Yuden Co., Ltd. | Ceramic electronic device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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