CN1094241C - 叠片陶瓷电子器件 - Google Patents

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Abstract

提供一种高可靠性的叠片陶瓷电子器件，即使在内电极层数增加和陶瓷隔层厚度减少的情况下，也可抑制烧结过程中出现脱层或破裂现象，其突出优点在于抗热冲击的能力。这种叠片陶瓷电子器件在结构上满足以下要求：层次厚度为10um或更薄；内电极的层数为200或更多；内电极同陶瓷层的厚度比(内电极厚度/瓷层厚度)为0.10至0.40；及内电极同陶瓷元件的体积比(内电极体积/陶瓷元件体积)为0.10至0.30。

Description

叠片陶瓷电子器件
本发明涉及叠片陶瓷电子器件，特别是叠片陶瓷电容器和叠片电阻器等电子器件，其结构特征在于：在组成电子器件的陶瓷元件中，多个内电极通过陶瓷叠片层交替叠置。
图2所示叠片陶瓷电容器为典型的叠片陶瓷电子器件之一。其结构为：外表面上装有外电极24a和24b，它们在陶瓷元件(电容元件)23的相对两端并与许多内电极22相互电导通，内电极22在介质陶瓷21中通过陶瓷隔层21a相互重迭平行设置，其一端依次交替连接到两侧的外电极上，其特征为：体积小，电容量大。
随着叠片电子器件的小型化和性能的不断提高，在叠片陶瓷电容器等一类叠片陶瓷电子器件中，瓷介层21a的厚度不断减少，瓷介层的数目急骤增大，内电极22之间的瓷介层21a的厚度(元件的有效厚度)为5um，迭层数目超过100的器件已投入市场。
在这种叠片陶瓷电子器件中，瓷层21a愈来愈薄，其厚度与内电极22的厚度相比已相差不大，甚至可提供内电极总厚度对陶瓷元件(瓷片)之比(内电极总厚度/瓷层厚)大于0.3的器件。
这样，在烧结过程中，叠片陶瓷电子器件即产品的烧结性能在很大程度上取决于内电极材料的烧结性能。因此，在内电极材料相对于陶瓷元件的比率提高时，烧结过程发生迭层分离和破裂的问题会加重，故障率提高，可靠性下降。此外，这类叠片陶瓷电子器件还有另一个问题，即在热冲击下容易破裂。
因而，本发明的目标在于解决上述问题，提供高可靠的叠片陶瓷电子器件，既使在内电极的层数增加和瓷介层厚度减少的情况下，也能提高对热冲击的抵制能力和抑制烧结过程中出现层间分离的破裂现象。
为达到上述目标，所发明的叠片陶瓷电子器件的结构为：瓷介质中的内电极通过瓷层相互重迭，其还连接至每层瓷介元件的相对两端；其特征在于可满足下述要求：
(a)瓷层厚度为10um或更小；
(b)内电极的分层数为200或更多；
(c)内电极与瓷介层的厚度比(内电极厚度/瓷层厚度)为0.10至0.40；及
(d)内电极同瓷介质的体积比(内电极体积/瓷介质体积)为0.10至0.30。
从而有可能减少烧结过程中出现层间分离或断裂现象，改善抗热冲击的能力和提供高可靠的叠片陶瓷电子器件，即使在内电极分层数增加和瓷层厚度减少的情况下，通过满足以下要求也可做到这一点：瓷层厚度为10um或更小；内电极分层数为200或更多；内电极与瓷介层的厚度比(内电极厚度/瓷层厚度)为0.10至0.40；及内电极与陶瓷介质的体积比(内电极体积/瓷介质体积)为0.10至0.30。
也就是说，通过控制内电极同瓷介层的厚度比(内电极厚度/瓷介层厚度)，可抑制对烧结过程中内电极材料烧结性能的影响，防止烧结中出现层间分离和破裂；通过控制内电极同瓷介质的体积比(内电极(总)体积/瓷介质(总)体积)，可以提高迭层陶瓷电子器件抗热应力的强度，提供高可靠性的叠片陶瓷电子器件。
由附图和以下描述，可清楚了解本发明的特征，以及其它发明目的，使用和优点。
图1为一剖面图，表明按本发明一个实施例的叠片陶瓷电子器件(叠片陶瓷电容器)的结构；
图2为一剖视图，表明按已有技术的叠片陶瓷电子器件(叠片陶瓷电容器)的结构。
以下将详细描述本发明的一个最佳实施例。图1为一剖视图，表明按本发明一实施例的叠片陶瓷电子器件(本实施中的叠片陶瓷电容器)的结构。
如图1所示，叠片陶瓷电容器的两端装有外电极4a和4b，它们在陶瓷元件两端与一些内电极2是相互电导通的，陶瓷元件中的内电极2是通过瓷介层1a在瓷介质1中彼此相对设置，各内电极2的相应一端交替与相对侧端相连。
值得注意的是，在这种叠片陶瓷电容器的制作中，烧结之后会形成厚度分别为9.8um、6.2um和4.3um的三种半成品叠片。然后，用于形成内电极的导电胶膏涂在半成品层片的一个表面上，形成表1中所示的厚度。进行分层和压紧，使内电极的层数达到200，然后将其切割成预定的尺寸(长1＝3.2mm，宽w＝1.6mm)，获得叠片(未经烧结的陶瓷元件)。
其次，对叠片进行热处理清除油渍和在预定条件下烧结之后，用以形成外电极的导电胶涂于烧结过的陶瓷元件的两端。这样，它们烧结后即形成外电极，图1所示的叠片陶瓷电容器就制作出来了。
对如此制作的每个叠片陶瓷电容器的特性进行了研究，结果如表1所示，研究的特性包括：静态电容量，绝缘电阻值，层间分裂的发生率，陶瓷元件表面破裂发生率，以及热冲击(ΔT＝350℃)下破裂的发生率(热冲击破裂发生率)。
在表1中应注意带*试样为超出本发明范围之外的试样(比较试样)，而其它试样在本发明的范围之内。
此外，“内电极厚度比”为内电极厚度同陶瓷层厚度之比(内电极厚度/瓷层厚度)，“内电极体积比”为内电极体积同瓷层体积(内电极总体积和瓷介质之总体积)之比率。
此外，表1中的评价项目与受检试样的数目(n)具有如下关系：
静电容量及绝缘电阻           ：
                             n＝100
层间分离及破裂发生率         ：
                             n＝500
热冲击破裂发生率             ：
                             n＝500
如表1所示，研究结果确认：(1)试样NO.1的内电极厚度比低于
本发明的范围(0.10至0.40)，其静电电容量小；(2)试样NO.11的内电极厚度比大于本发明的范围(0.10至0.40)，其绝缘电阻值小；(3)试样NOs.5、10、15和16的内电极体积比超出本发明规定的范围(0.10至0.30)，其层间分离、破损及热冲击下破损的发生率高；而其它在本发明范围内的试样满足以下要求：内电极厚度同陶瓷层厚度之比(内电极厚度/瓷层厚度)为0.10至0.40，内电极体积同陶瓷元件体积之比(内电极体积/瓷层体积)为0.10至0.30，却在静电电容和绝缘电阻值方面达到所需要的性能，在实际应用中不会产生问题，在烧结过程中不会出现层间分离或破裂，也不会因为热冲击而引起破损。
应当注意，虽然以叠片陶瓷电容器为例对本发明的实施进行了解释，但本发明却不仅仅可应用于叠片陶瓷电容器，它也可用于各种各样的叠片陶瓷电子器件——例如叠片电阻—之中，只要其结构为陶瓷元件中许多内电极通过瓷层隔离而交错迭置即可。
本发明不仅仅局限于上述实施例，还在于其它一些方面，即就瓷层的厚度、内电极的层数，内电极同瓷层的厚度比、内电极同陶瓷元件的体积比等方面而言，在本发明的范围之内还可增加其它应用及变型改进。
如上所述，因为本发明的叠片陶瓷电子器件在结构上可满足下述要求：陶瓷层的厚度为10um或更小一些；内电极的层数为200或更多；内电极同瓷层的厚度比(内电极厚度/瓷层厚度)为0.10至0.40；内电极同陶瓷元件的体积比为0.10至0.30，所以可减少烧结过程中内电极材料对烧结特性的影响，防止烧结中出现脱层和破裂，提高叠片陶瓷电子器件的抗热应力能力。
因此，即使在内电极的层数增加和陶瓷层厚度减小的情况下，也可以抑制烧结过程中出现脱层和破裂的现象，可以提供高可靠性的叠片陶瓷电子器件，特别是在抗热冲击方面具有突出优点。
对最佳实施例已做叙述，但对具有本领域技术技能的人来说，对其进行修改和变型都在下述权利要求中提出的本发明的概念范围内。
表1
  试样编号   瓷层厚度(μm)   内电极厚度(μm)     内电极厚度比(-)     内电极体积比(-)     静态电容量(μF)     绝缘电阻值    层分发生率(％)     破裂发生率(％)    热冲击破损率(％)
   *1     9.8     0.68     0.06     0.075     1.81     12.01     0.00     0.00     0.00
    2     9.8     0.99     0.10     0.100     2.25     12.00     0.00     0.00     0.00
    3     9.8     1.13     0.15     0.112     2.37     11.98     0.00     0.00     0.00
    4     9.8     1.97     0.20     0.186     2.43     11.87     0.00     0.00     0.00
   *5     9.8     2.50     0.26     0.307     2.23     11.89     0.33     1.35     2.13
   *6     6.2     0.58     0.09     0.095     2.78     11.53     0.00     0.00     0.00
    7     6.2     0.87     0.14     0.135     3.54     11.25     0.00     0.00     0.00
    8     6.2     1.15     0.19     0.172     3.42     11.15     0.00     0.00     0.00
    9     6.2     1.87     0.31     0.257     3.15     11.01     0.00     0.01     0.00
  *10     6.2     2.40     0.38     0.310     3.07     11.07     0.53     0.97     0.54
  *11     4.3     0.41     0.95     0.103     3.98     10.10     0.00     0.00     0.00
   12     4.3     0.71     0.16     0.170     4.54     10.93     0.00     0.00     0.00
   13     4.3     0.97     0.23     0.200     4.95     11.25     0.00     0.00     0.00
   14     4.3     1.23     0.29     0.210     5.01     10.98     0.00     0.00     0.00
  *15     4.3     1.65     0.41     0.310     4.99     10.33     0.13     0.52     1.58
  *16     4.3     2.40     0.56     0.390     4.83     10.54     0.97     1.35     3.51

Claims (1)

1、一种叠片陶瓷电子器件，其结构为：在陶瓷元件中，内电极通过陶瓷隔层而相互迭置，每层所说的内电极同所说的陶瓷元件的相对侧端相互连接；
所说的迭片陶瓷电子器件的特征在于：它满足下述要求：
(a)所说的陶瓷隔层厚度为10um或更薄；
(b)所说的内电极层数为200或更多；
(c)所说内电极同所说陶瓷隔层的厚度比(内电极厚度/瓷层厚度)为0.10至0.40；及
(d)所说内电极同所说陶瓷元件的体积比(内电极体积/陶瓷元件体积)为0.10至0.30。
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