KR102662852B1 - 적층형 커패시터 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 유전체층 및 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 내부 전극이 상기 제3 면을 통해 노출되고, 상기 제2 내부 전극이 상기 제4 면을 통해 노출되는 커패시터 바디; 및 상기 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하고, 상기 커패시터 바디는, 유전체층을 사이에 두고 제1 및 제2 내부 전극이 번갈아 배치되는 액티브 영역; 및 상기 액티브 영역의 적층 방향으로 상하 면에 각각 마련되는 상부 및 하부 커버 영역; 을 포함하고, 상기 액티브 영역에서 제5 및 제6 면을 연결하는 방향으로 양측에는 폭 마진이 형성되고, 상기 폭 마진은 내측의 제1 영역과 외측의 제2 영역으로 나뉘며, 상기 상부 및 하부 커버 영역은 내측의 제3 영역과 외측의 제4 영역으로 나뉘며, 상기 액티브 영역, 상기 제2 영역 및 상기 제4 영역의 유전율이 같고, 상기 제1 영역과 상기 제3 영역의 유전율이 같으며, 상기 액티브 영역의 유전율, 상기 제2 영역의 유전율 및 상기 제4 영역의 유전율을 A로, 상기 제1 영역의 유전율과 상기 제3 영역의 유전율을 B로 정의할 때, 0.5≤B/A를 만족하는 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTILAYERED CAPACITOR AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등이 있다.
이 중에서 적층형 커패시터는 소형이면서 고용량을 구현할 수 있어서 여러 가지 전자 기기에 사용된다.
최근에는 상기 적층형 커패시터의 활용 범위가 IT 제품에서 전장 제품으로 영역이 확장되고 있는데, 특히 전장 제품에 사용되는 적층형 커패시터는 구동 환경이 가혹하여 고신뢰성이 요구된다.
이러한 적층형 커패시터는 세라믹 재료로 이루어자는 커패시터 바디와, 상기 커패시터 바디의 내부에 배치되는 내부 전극과, 상기 내부 전극과 접속되도록 상기 커패시터 바디의 표면에 설치되는 외부 전극을 포함한다.
한편, 적층형 커패시터의 소형화를 위해 박층화 기술이 접목되고 있는데, 박층화의 부효과로 인해 전압 인가시 내부 전극의 끝단부에 전계가 집중되는 현상이 발생될 수 있으며, 이러한 현상은 적층형 커패시터의 주요 불량 중 하나인 절연 파괴를 유발시켜 적층형 커패시터의 신뢰성을 저하시킬 수 있다.
따라서, 일정 수준의 고용량을 확보하면서도 내부 전극의 끝단부에 집중되는 전계를 완화할 수 있는 연구가 필요한 실정이다.
국내공개특허공보 2016-0084614 일본등록특허공보 JP 10-312933
본 발명의 목적은, 내부 전극의 면적을 극대화하여 용량을 높이면서 내부 전극의 끝단부가 노출되는 커패시터 바디의 액티브영역과 마진부의 계면에서의 전계 집중 현상을 완화시킬 수 있는 적층형 커패시터를 제공하는 것이다.
본 발명의 일 측면은, 유전체층 및 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 내부 전극이 상기 제3 면을 통해 노출되고, 상기 제2 내부 전극이 상기 제4 면을 통해 노출되는 커패시터 바디; 및 상기 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하고, 상기 커패시터 바디는, 유전체층을 사이에 두고 제1 및 제2 내부 전극이 번갈아 배치되는 액티브 영역; 및 상기 액티브 영역의 적층 방향으로 상하 면에 각각 마련되는 상부 및 하부 커버 영역; 을 포함하고, 상기 액티브 영역에서 제5 및 제6 면을 연결하는 방향으로 양측에는 폭 마진이 형성되고, 상기 폭 마진은 내측의 제1 영역과 외측의 제2 영역으로 나뉘며, 상기 상부 및 하부 커버 영역은 내측의 제3 영역과 외측의 제4 영역으로 나뉘며, 상기 액티브 영역, 상기 제2 영역 및 상기 제4 영역의 유전율이 같고, 상기 제1 영역과 상기 제3 영역의 유전율이 같으며, 상기 액티브 영역의 유전율, 상기 제2 영역의 유전율 및 상기 제4 영역의 유전율을 A로, 상기 제1 및 제3 영역의 유전율을 B로 정의할 때, 0.5≤B/A를 만족하는 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, B/A는 0.937≤<B/A를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 유전체층의 평균 두께를 C로, 상기 제1 또는 제2 내부 전극의 평균 두께를 D로, 상기 제1 또는 제3 영역의 평균 폭을 E로 정의할 때, C≤E 및 D≤E를 만족할 수 있다.
본 발명의 일 실시 예에서, 상기 액티브 영역, 상기 제2 영역 및 상기 제4 영역의 그레인 사이즈가 상기 제1 및 제3 영역의 그레인 사이즈 보다 클 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극의 평균 두께는 0.4㎛ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 유전체층의 평균 두께는 0.5㎛를 초과할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부; 및 상기 제1 및 제2 접속부에서 상기 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 각각 포함할 수 있다.
본 발명의 다른 측면은, 일면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 제1 및 제2 전극 패드 상에 제1 및 제2 외부 전극이 각각 접속되도록 실장되는 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판을 제공한다.
본 발명의 일 실시 예에 따르면, 액티브 영역의 유전율과 외측 마진부에 대한 내측 마진부의 유전을의 비율을 한정함으로써 내부 전극의 끝단부가 노출되는 커패시터 바디의 액티브 영역과 마진부의 계면에서의 전계 집중 현상을 개선하여 절연 파괴를 방지하고 적층형 커패시터의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 의한 적층형 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 도 1의 II-II'선 단면도이다.
도 4(a) 및 도 4(b)는 도 1의 적층형 커패시터에 적용되는 제1 및 제2 내부 전극의 구조를 각각 나타내기 위한 단면도이다.
도 5는 B/A의 변화에 따른 평균 전계를 측정하여 나타낸 그래프이다.
도 6은 도 3의 적층형 커패시터가 기판에 실장된 상태를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 다음과 같이 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.
본 발명의 실시 예를 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 적층형 커패시터의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
또한, 여기서 Z방향은 본 실시 예에서, 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 의한 적층형 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 I-I'선 단면도이고, 도 3은 도 1의 II-II'선 단면도이고, 도 4(a) 및 도 4(b)는 도 1의 적층형 커패시터에 적용되는 제1 및 제2 내부 전극의 구조를 각각 나타내기 위한 단면도이다.
이하, 도 1 내지 도 4(b)를 참조하여, 본 실시 예의 적층형 커패시터에 대해 설명한다.
도 1 내지 도 4(b)를 참조하면, 본 실시 예의 적층형 커패시터(100)는, 커패시터 바디(110), 및 제1 및 제2 외부 전극(131, 132)을 포함한다.
또한, 커패시터 바디(110)는 액티브 영역(115)과 상부 및 하부 커버 영역(112, 113)을 포함한다.
상부 및 하부 커버 영역(112, 113)은 액티브 영역(115)과 인접하는 내측의 제3 영역과 커패시터 바디(110)의 외측 면과 접하는 외측의 제4 영역으로 나뉜다.
그리고, 액티브 영역(115)에서 Y방향의 마진은 폭 마진으로 정의하고, 상기 폭 마진은 액티브 영역(115)과 인접하는 내측의 제1 영역과 커패시터 바디(110)의 외측 면과 접하는 외측의 제2 영역으로 나뉜다.
이때, 액티브 영역(115), 상기 제2 영역 및 상기 제4 영역의 유전율이 같고, 상기 제1 영역과 상기 제3 영역의 유전율이 대체로 같다.
이때, 액티브 영역(115)의 유전율, 상기 제2 영역의 유전율 및 상기 제4 영역의 유전율을 A로, 상기 제1 영역의 유전율과 상기 제3 영역의 유전율을 B로 정의할 때, 0.5≤B/A를 만족한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 커패시터 바디(110)는 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 서로 다른 극성을 가지는 제1 및 제2 내부 전극(121, 122)을 포함한다.
또한, 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 유전체층(111)을 사이에 두고 제1 및 제2 내부 전극이 Z방향으로 번갈아 배치되는 액티브 영역(115)과, 마진부로서 Z방향으로 액티브 영역(115)의 상하 면에 각각 마련되는 상부 및 하부 커버 영역(112, 113)을 포함할 수 있다.
이러한 커패시터 바디(110)는 그 형상에 특별히 제한은 없지만, 육면체 형상일 수 있으며, Z방향으로 서로 대향하는 제1 및 제2 면(1, 2)과, 제1 및 제2 면(1, 2)과 서로 연결되고 X방향으로 서로 대향하는 제3 및 제4 면(3, 4)과, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 서로 대향하는 제5 및 제6 면(5, 6)을 포함할 수 있다. 이때, 제1 면(1)이 실장 면일 될 수 있다.
유전체층(111)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.
또한, 상기 BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있을 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 포함될 수 있다
이때, 유전체층(111)의 평균 두께(C)는 0.5㎛를 초과할 수 있다.
유전체층(111)의 평균 두께가 0.5㎛ 이하인 경우 BDV(breakdown voltage: 절연파괴전압)이 저하되는 문제가 발생할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111) 상에 형성되어 Z방향으로 적층될 수 있으며, 하나의 유전체층(111)을 사이에 두고 커패시터 바디(110)의 내부에 Z방향을 따라 서로 대향되게 번갈아 배치될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 내부 전극(121)은 유전체층(111)의 제3 면(3)을 통해 노출될 수 있다.
제2 내부 전극(122)은 유전체층(111)의 제4 면(4)을 통해 노출될 수 있다.
이때, 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 X방향의 양 단부에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 액티브 영역(115)에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 중첩 면적과 비례하게 된다.
이때, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 귀금속 재료 또는 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)은 평균 두께(D)가 0.4㎛ 이하일 수 있다.
제1 및 제2 내부 전극(121, 122)의 평균 두께가 0.4㎛를 초과하면 커패시터 바디(110)의 두께가 두꺼워져 소형 사이즈의 적층형 커패시터에서 고용량을 구현하는데 불리한 문제가 발생할 수 있다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 바디(110)의 X방향의 양 단부에 배치되고, 제1 및 제2 내부 전극(121, 122)에서 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 배치되며, 제1 내부 전극(121)에서 커패시터 바디(110)의 제3 면(3)을 통해 외부로 노출되는 단부와 접촉하여 제1 내부 전극(121)과 제1 외부 전극(131)을 서로 물리적 및 전기적으로 연결하는 역할을 한다.
제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 밴드부(131b)는 필요시 고착 강도 향상 등을 위해 커패시터 바디(110)의 제2, 제5 및 제6 면(2, 5, 6) 쪽으로 더 연장될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 배치되며, 제2 내부 전극(122)에서 커패시터 바디(110)의 제4 면(4)을 통해 외부로 노출되는 단부와 접촉하여 제2 내부 전극(122)과 제2 외부 전극(132)을 서로 물리적 및 전기적으로 연결하는 역할을 한다.
제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제2 밴드부(132b)는 필요시 고착 강도 향상 등을 위해 커패시터 바디(110)의 제2, 제5 및 제6 면(2, 5, 6) 쪽으로 더 연장될 수 있다.
본 실시 예에서, 액티브 영역(115)의 유전율과 커패시터 바디(110)의 제2 및 제4 영역의 유전을을 A로, 커패시터 바디(110)의 제1 및 제3 영역의 유전율을 B로 정의할 때, B/A는 0.5≤B/A를 만족한다.
이때, B/A는 더 바람직하게 0.937≤B/A를 만족할 수 있다.
또한, 유전체층(111)의 평균 두께를 C로, 제1 또는 제2 내부 전극(121, 122)의 평균 두께를 D, 제1 또는 제3 영역의 평균 폭을 E로 정의할 때, C≤E, D≤E를 만족할 수 있다.
이때, 제1 또는 제3 영역의 평균 폭(E)이 유전체층(111)의 평균 두께(C) 보다 작으면 프린징 전계(Fringing Field)로 인해 전계 왜곡 현상이 커지면서 폭 방향의 마진부 및 상하 커버 영역(112, 113)에서의 절연 파괴 확률이 높아지는 문제가 발생할 수 있다.
또한, 제1 또는 제3 영역의 평균 폭(E)이 제1 또는 제2 내부 전극(121, 122)의 평균 두께(D) 보다 작으면 프린징 전계(Fringing Field)로 인해 전계 왜곡 현상이 커지면서 폭 방향의 마진부 및 상하 커버 영역(112, 113)에서의 절연 파괴 확률이 높아지는 문제가 발생할 수 있다.
또한, 액티브 영역(115)과 제2 및 제4 영역의 그레인 사이즈는 제1 및 제3 영역의 그레인 사이즈 보다 클 수 있다.
매질이 비자성체이면, 유전율이 큰 매질과 작은 매질의 경계 면에서 유전율의 제곱근에 반 비레하여 전자기파가 전파될 수 있다.
적층형 커패시터의 내부 전극의 끝단부에서 전위 패턴을 살펴보면 적층형 커패시터의 외부로 방사되는 패턴이고 이 패턴은 경계 면에서 유전율이 더 큰 쪽으로 굴절된다.
이러한 굴절 관계에 의해 일부는 전계가 강화되고 일부는 전계가 약화되는데 내부 전극의 끝단부, 특히 액티브영역과 마진부가 접하는 Y방향 및 Z방향의 계면에서의 평균 전계 값은 유전율의 차이가 증가할수록 작아진다.
또한, 액티브 영역은 적층형 커패시터의 전기적 특정을 구현하는 부분이고, 폭 마진과 상부 및 하부 커버 영역은 용량 형성과는 관계가 없는 부분이다.
따라서, 본 실시 예의 적층형 커패시터는 유효 용량을 구현하는 액티브 영역의 유전율을 전기적 특성과 큰 관련이 없는 마진부와 상이하게 구성하되 액티브 영역과 마진부 중 외측의 제2 및 제4 영역의 유전율(A)과 마진부 중 내측의 제1 및 제3 영역의 유전율(B) 차이가 0.5≤B/A를 만족하도록 구성하게 된다.
이렇게 A와 B의 유전율 차이를 다르게 하기 위해서는, 액티브 영역에서 내부 전극이 배치되는 부분의 유전체의 조성과 액티브 영역에서 폭 방향의 마진부 중 내측 부분과 및 커버 영역에서 내측 부분을 구성하는 유전체의 조성을 서로 다르게 할 수 있다.
예를 들어, 액티브 영역에서 내부 전극이 배치되는 부분을 구성하는 유전체에 포함되는 부성분과 액티브 영역에서 폭 방향의 마진 부 중 내측 부분 및 커버 영역에서 내측 부분을 구성하는 유전체에 포함되는 부성분의 함량을 조절하여 유전율의 차이를 발생시킬 수 있다.
그리고, 액티브 영역에서 폭 방향의 마진 부 중 외측 부분 및 커버 영역에서 외측 부분을 구성하는 유전체에 포함되는 부성분의 함량은 액티브 영역에서 내부 전극이 배치되는 부분과 대체로 동일하게 하여 유전율의 차이를 발생시킬 수 있다.
적층형 커패시터의 주요 불량 중 하나인 절연 파괴는 내부 전극의 끝단부에 집중되는 전계에 의해 발생되고 있다.
본 실시 예에 따르면, 0.5≤B/A를 만족함으로써, 적층형 커패시터의 용량의 저하를 최소화하면서 내부 전극의 끝단 부근의 계면에서의 전계를 분산시켜 전계 집중 현상을 개선할 수 있다.
이에 적층형 커패시터의 절연 파괴를 방지하여 적층형 커패시터의 신뢰성을 향상시킬 수 있다.
도 5는 Ansys Maxwell 2D Simulation을 이용하여 적층형 커패시터의 B/A 값의 변화에 따른 평균 전계를 측정하여 나타낸 것이다.
이때, 적층형 커패시터의 액티브 영역과 제2 및 제4 영역의 유전율(A)을 3000으로 하고, 제1 및 제3 영역의 유전율(B)을 변화시키며 B/A를 조절하여 적층형 커패시터에서 내부 전극의 끝단부의 평균 전계의 크기를 확인하였다.
도 5를 참조하면, B/A의 수치가 증가함에 따라 적층형 커패시터의 평균 전계의 수치는 지수적으로 감소하는 것을 알 수 있다.
이때, 액티브 영역과 제2 및 제4 영역의 유전율(A)과 제1 및 제2 영역의 유전율(B)이 서로 동일한 B/A가 1.0인 것을 기준으로, B/A가 0.5인 경우에 비해 3% 정도의 증가만 있음을 확인할 수 있다.
아래 표 1은 전압 테스트를 통해 B/A의 변화에 따른 불량률을 측정하여 나타낸 것이다.
이때, B/A는 재료 접합 및 소성 조건, 몰비 등의 실험 조건을 변경하여 차이가 나도록 하였으며, A와 B의 유전율은 측정된 정전 용량과 측정시의 몰비 및 그레인 사이즈의 관계를 확인하는 기초 실험을 통해 역산하여 측정하였다.
구분 B/A 범위 시료수 내부전극 끝단 전계 불량 시료수 불량률(%)
1 0.409~0.483 17 12 70.59
2 0.514~0.633 22 2 9.09
3 0.838~0.860 18 1 5.56
4 0.937~1.023 21 0 0.00
5 1.195~1.232 22 0 0.00
표 1을 참조하면, B/A의 값이 0.5 미만인 경우 내부 전극의 끝단 전계에서의 불량률이 70% 정도로 매우 크게 나타났다.
그리고, B/A의 수치가 0.5 이상인 #2에서부터 불량률이 10% 미만으로 감소하는 것을 알 수 있고, B/A의 수치가 0.937 이상인 #4와 #5의 경우 불량률이 0으로 불량이 전혀 발생하지 않는 것을 알 수 있다.
따라서, 전계 불량이 양호한 B/A의 수치범위는 바람직하게 0.5 이상으로 설정할 수 있고, 보다 바람직하게는 0.937 이상으로 설정할 수 있다.
도 6을 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 일면에 제1 및 제2 전극 패드(221, 222)를 가지는 기판(210)과 기판(210)의 상면에서 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(221, 222) 상에 각각 접속되도록 실장되는 적층형 커패시터(100)를 포함한다.
본 실시 예에서, 적층형 커패시터(100)는 솔더(231, 232)에 의해 기판(210)에 실장되는 것으로 도시하여 설명하고 있지만, 필요시 솔더 대신에 도전성 페이스트를 사용할 수 있다.
본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
112, 113: 상부 및 하부 커버 영역
115: 액티브 영역
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
210: 기판
221, 222: 제1 및 제2 패드
231, 232: 솔더

Claims (14)

  1. 유전체층 및 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 내부 전극이 상기 제3 면을 통해 노출되고, 상기 제2 내부 전극이 상기 제4 면을 통해 노출되는 커패시터 바디; 및
    상기 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하고,
    상기 커패시터 바디는, 유전체층을 사이에 두고 제1 및 제2 내부 전극이 번갈아 배치되는 액티브 영역; 및 상기 액티브 영역의 적층 방향으로 상하 면에 각각 마련되는 상부 및 하부 커버 영역; 을 포함하고,
    상기 액티브 영역에서 제5 및 제6 면을 연결하는 방향으로 양측에는 폭 마진이 형성되고, 상기 폭 마진은 내측의 제1 영역과 외측의 제2 영역으로 나뉘며, 상기 상부 및 하부 커버 영역은 내측의 제3 영역과 외측의 제4 영역으로 나뉘며,
    상기 액티브 영역, 상기 제2 영역 및 상기 제4 영역의 유전율이 같고, 상기 제1 영역과 상기 제3 영역의 유전율이 같으며,
    상기 액티브 영역의 유전율, 상기 제2 영역의 유전율 및 상기 제4 영역의 유전율을 A로, 상기 제1 영역의 유전율과 상기 제3 영역의 유전율을 B로 정의할 때, 0.5≤B/A를 만족하는 적층형 커패시터.
  2. 제1항에 있어서,
    0.937≤B/A인 적층형 커패시터.
  3. 제1항에 있어서,
    상기 유전체층의 평균 두께를 C로, 상기 제1 또는 제2 내부 전극의 평균 두께를 D로, 상기 제1 또는 제3 영역의 평균 폭을 E로 정의할 때, C≤E 및 D≤E를 만족하는 적층형 커패시터.
  4. 제1항에 있어서,
    상기 액티브 영역, 상기 제2 영역 및 상기 제4 영역의 그레인 사이즈가 상기 제1 및 제3 영역의 그레인 사이즈 보다 큰 적층형 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 내부 전극의 평균 두께가 0.4㎛ 이하인 적층형 커패시터.
  6. 제1항에 있어서,
    상기 유전체층의 평균 두께가 0.5㎛를 초과하는 적층형 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은,
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부; 및
    상기 제1 및 제2 접속부에서 상기 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 각각 포함하는 적층형 커패시터.
  8. 일면에 제1 및 제2 전극 패드를 가지는 기판; 및
    유전체층 및 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 및 제2 면과 연결되고 상기 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하고, 상기 제1 내부 전극이 상기 제3 면을 통해 노출되고, 상기 제2 내부 전극이 상기 제4 면을 통해 노출되는 커패시터 바디; 및 상기 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극; 을 포함하고, 상기 커패시터 바디는, 유전체층을 사이에 두고 제1 및 제2 내부 전극이 번갈아 배치되는 액티브 영역; 및 상기 액티브 영역의 적층 방향으로 상하 면에 각각 마련되는 상부 및 하부 커버 영역; 을 포함하고, 상기 액티브 영역에서 제5 및 제6 면을 연결하는 방향으로 양측에는 폭 마진이 형성되고, 상기 폭 마진은 내측의 제1 영역과 외측의 제2 영역으로 나뉘며, 상기 상부 및 하부 커버 영역은 내측의 제3 영역과 외측의 제4 영역으로 나뉘며, 상기 액티브 영역, 상기 제2 영역 및 상기 제4 영역의 유전율이 같고, 상기 제1 영역과 상기 제3 영역의 유전율이 같으며, 상기 액티브 영역의 유전율, 상기 제2 영역의 유전율 및 상기 제4 영역의 유전율을 A로, 상기 제1 영역의 유전율과 상기 제3 영역의 유전율을 B로 정의할 때, 0.5≤B/A를 만족하는 적층형 커패시터; 를 포함하고,
    상기 제1 및 제2 전극 패드 상에 제1 및 제2 외부 전극이 각각 접속되도록 실장되는 적층형 커패시터의 실장 기판.
  9. 제8항에 있어서,
    상기 적층형 커패시터는, 0.937≤B/A인 적층형 커패시터의 실장 기판.
  10. 제8항에 있어서,
    상기 적층형 커패시터는, 상기 유전체층의 평균 두께를 C로, 상기 제1 또는 제2 내부 전극의 평균 두께를 D로, 상기 제1 또는 제3 영역의 평균 폭을 E로 정의할 때, C≤E 및 D≤E를 만족하는 적층형 커패시터의 실장 기판.
  11. 제8항에 있어서,
    상기 적층형 커패시터는, 상기 액티브 영역, 상기 제2 영역 및 상기 제4 영역의 그레인 사이즈가 상기 제1 및 제3 영역의 그레인 사이즈 보다 큰 적층형 커패시터의 실장 기판.
  12. 제8항에 있어서,
    상기 적층형 커패시터는, 상기 제1 및 제2 내부 전극의 평균 두께가 0.4㎛ 이하인 적층형 커패시터의 실장 기판.
  13. 제8항에 있어서,
    상기 적층형 커패시터는, 상기 유전체층의 평균 두께가 0.5㎛를 초과하는 적층형 커패시터의 실장 기판.
  14. 제8항에 있어서,
    상기 적층형 커패시터는, 상기 제1 및 제2 외부 전극이,
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 접속부; 및
    상기 제1 및 제2 접속부에서 상기 바디의 제1 면의 일부까지 각각 연장되는 제1 및 제2 밴드부; 를 각각 포함하는 적층형 커패시터의 실장 기판.
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