JP7330909B2 - 積層型キャパシタ及びその実装基板 - Google Patents
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Description
110 キャパシタ本体
111 誘電体層
112、113 上部及び下部カバー領域
115 活性領域
121 第1内部電極
122 第2内部電極
131 第1外部電極
132 第2外部電極
131a 第1接続部
132a 第2接続部
131b 第1バンド部
132b 第2バンド部
210 基板
221 第1電極パッド
222 第2電極パッド
231、232 はんだ
Claims (14)
- 誘電体層ならびに第1内部電極及び第2内部電極を含み、互いに対向する第1面及び第2面、前記第1面及び前記第2面と連結され、互いに対向する第3面及び第4面、前記第1面及び前記第2面と連結され、前記第3面及び前記第4面と連結され、互いに対向する第5面及び第6面を含み、前記第1内部電極が前記第3面に露出し、前記第2内部電極が前記第4面に露出するキャパシタ本体と、
前記キャパシタ本体の前記第3面及び前記第4面にそれぞれ配置され、前記第1内部電極及び前記第2内部電極とそれぞれ接続される第1外部電極及び第2外部電極と、を含み、
前記キャパシタ本体は、前記誘電体層を間に挟んで前記第1内部電極及び前記第2内部電極が交互に配置される活性領域と、前記活性領域の積層方向に上下面にそれぞれ設けられる上部カバー領域及び下部カバー領域と、を含み、
前記活性領域において前記第5面及び前記第6面を連結する方向における両側には幅マージンが形成され、前記幅マージンは内側の第1領域と外側の第2領域に分けられ、前記上部カバー領域及び前記下部カバー領域は内側の第3領域と外側の第4領域に分けられ、
前記活性領域、前記第2領域、及び前記第4領域の誘電率が同一であり、前記第1領域及び前記第3領域の誘電率が同一であり、
前記活性領域の誘電率、前記第2領域の誘電率、及び前記第4領域の誘電率をA、前記第1領域の誘電率及び前記第3領域の誘電率をBと定義するとき、0.5≦B/Aを満たす、積層型キャパシタ。 - 0.937≦B/Aである、請求項1に記載の積層型キャパシタ。
- 前記誘電体層の平均厚さをC、前記第1内部電極又は前記第2内部電極の平均厚さをD、及び前記第1領域又は前記第3領域の平均幅をEと定義するとき、C≦E及びD≦Eを満たす、請求項1または2に記載の積層型キャパシタ。
- 前記活性領域、前記第2領域、及び前記第4領域の結晶粒サイズが、前記第1領域及び前記第3領域の結晶粒サイズよりも大きい、請求項1から3のいずれか一項に記載の積層型キャパシタ。
- 前記第1内部電極及び前記第2内部電極の平均厚さが0.4μm以下である、請求項1から4のいずれか一項に記載の積層型キャパシタ。
- 前記誘電体層の平均厚さが0.5μmを超える、請求項1から5のいずれか一項に記載の積層型キャパシタ。
- 前記第1外部電極及び前記第2外部電極は、
前記キャパシタ本体の前記第3面及び前記第4面にそれぞれ配置され、前記第1内部電極及び前記第2内部電極とそれぞれ接続される第1接続部及び第2接続部と、
前記第1接続部及び前記第2接続部から前記キャパシタ本体の前記第1面の一部までそれぞれ延長される第1バンド部及び第2バンド部と、をそれぞれ含む、請求項1から6のいずれか一項に記載の積層型キャパシタ。 - 一面に第1電極パッド及び第2電極パッドを有する基板と、
誘電体層ならびに第1内部電極及び第2内部電極を含み、互いに対向する第1面及び第2面、前記第1面及び前記第2面と連結され、互いに対向する第3面及び第4面、前記第1面及び前記第2面と連結され、前記第3面及び前記第4面と連結され、互いに対向する第5面及び第6面を含み、前記第1内部電極が前記第3面に露出し、前記第2内部電極が前記第4面に露出するキャパシタ本体と、前記キャパシタ本体の前記第3面及び前記第4面にそれぞれ配置され、前記第1内部電極及び前記第2内部電極とそれぞれ接続される第1外部電極及び第2外部電極と、を含み、前記キャパシタ本体は、前記誘電体層を間に挟んで前記第1内部電極及び前記第2内部電極が交互に配置される活性領域と、前記活性領域の積層方向に上下面にそれぞれ設けられる上部カバー領域及び下部カバー領域と、を含み、前記活性領域において前記第5面及び前記第6面を連結する方向における両側には幅マージンが形成され、前記幅マージンは内側の第1領域と外側の第2領域に分けられ、前記上部カバー領域及び前記下部カバー領域は内側の第3領域と外側の第4領域に分けられ、前記活性領域、前記第2領域、及び前記第4領域の誘電率が同一であり、前記第1領域及び前記第3領域の誘電率が同一であり、前記活性領域の誘電率、前記第2領域の誘電率、及び前記第4領域の誘電率をA、前記第1領域の誘電率及び前記第3領域の誘電率をBと定義するとき、0.5≦B/Aを満たす積層型キャパシタと、を含み、
前記第1電極パッド及び前記第2電極パッド上に前記第1外部電極及び前記第2外部電極がそれぞれ接続されるように実装される、実装基板。 - 前記積層型キャパシタは0.937≦B/Aである、請求項8に記載の実装基板。
- 前記積層型キャパシタは、前記誘電体層の平均厚さをC、前記第1内部電極又は前記第2内部電極の平均厚さをD、前記第1領域又は前記第3領域の平均幅をEと定義するとき、C≦E及びD≦Eを満たす、請求項8または9に記載の実装基板。
- 前記積層型キャパシタは、前記活性領域、前記第2領域、前記第4領域のグレインサイズが、前記第1領域及び前記第3領域のグレインサイズよりも大きい、請求項8から10のいずれか一項に記載の実装基板。
- 前記積層型キャパシタは前記第1内部電極及び前記第2内部電極の平均厚さが0.4μm以下である、請求項8から11のいずれか一項に記載の実装基板。
- 前記積層型キャパシタは前記誘電体層の平均厚さが0.5μmを超える、請求項8から12のいずれか一項に記載の実装基板。
- 前記積層型キャパシタは前記第1外部電極及び前記第2外部電極が、
前記キャパシタ本体の前記第3面及び前記第4面にそれぞれ配置され、前記第1内部電極及び前記第2内部電極とそれぞれ接続される第1接続部及び第2接続部と、
前記第1接続部及び前記第2接続部から前記キャパシタ本体の前記第1面の一部までそれぞれ延長される第1バンド部及び第2バンド部と、をそれぞれ含む、請求項8から13のいずれか一項に記載の実装基板。
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