JP2021019189A - 積層型キャパシタ及びその実装基板 - Google Patents

Abstract

【課題】キャパシタ本体のマージンを最適化した積層型キャパシタ及びその実装基板を提供する。【解決手段】本発明は、誘電体層ならびに複数の第１及び第２内部電極を含むキャパシタ本体と、前記キャパシタ本体の両端部にそれぞれ配置されて第１及び第２内部電極の露出した部分とそれぞれ接続される第１及び第２外部電極と、を含み、誘電体層の厚さをＡとし、前記キャパシタ本体の長さ方向のマージンの平均長さをＢとして定義するとき、Ａは１μｍ以下であり、Ａ／Ｂが０．００１６≦Ａ／Ｂ＜１を満たす、積層型キャパシタ及びその実装基板を提供する。【選択図】図３

Description

本発明は、積層型キャパシタ及びその実装基板に関するものである。

積層型キャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、受動素子部品の一つであって、回路上で電気的信号を制御する役割を果たす。

積層型キャパシタの主な役割は、電極内に電荷を蓄積し、直流（ＤＣ）信号を遮断し、交流（ＡＣ）信号を通過させるフィルタの役割を果たす。

すなわち、積層型キャパシタは、電源ラインのＡＣノイズ（ｎｏｉｓｅ）を迂回させて除去し、ＩＣの動作を安定させる役割を果たすといえる。

このようなＭＬＣＣの高容量化のために、様々な方法が試みられている。例えば、誘電体の誘電率を上昇させるか、誘電体の厚さを薄層化するか、または内部電極の重なり面積を増加させる方法などが開示されている。

しかし、内部電極の重なり面積を増加させる場合、製品の長さ方向または幅方向のマージンが減少するようになるが、マージンの減少量が多過ぎると、電界特性が弱くなるという問題が発生することがある。

韓国登録特許第１０−１７６１９３６号公報

本発明の目的は、積層型キャパシタにおいて、内部電極の重なり面積を増加させながらも電界特性が劣化しないように、キャパシタ本体のマージンを最適化した積層型キャパシタ及びその実装基板を提供することにある。

本発明の一側面は、誘電体層ならびに複数の第１及び第２内部電極を含むキャパシタ本体と、上記キャパシタ本体の両端部にそれぞれ配置されて第１及び第２内部電極の露出した部分とそれぞれ接続される第１及び第２外部電極と、を含み、誘電体層の厚さをＡ、上記キャパシタ本体の長さ方向のマージンの平均長さをＢと定義するとき、Ａは１μｍ以下であり、Ａ／Ｂが０．００１６≦Ａ／Ｂ＜１を満たす積層型キャパシタを提供する。

本発明の一実施形態において、上記第１及び第２内部電極の厚さが０．４μｍ以下であってもよい。

本発明の一実施形態において、上記キャパシタ本体は、互いに対向する第１及び第２面と、第１及び第２面と連結され、互いに対向する第３及び第４面と、第１及び第２面と連結され、第３及び第４面と連結される第５及び第６面と、を含み、上記第１及び第２内部電極は、誘電体層を間に挟んで一端が上記キャパシタ本体の第３及び第４面に交互に露出するように配置されることができる。

本発明の一実施形態において、上記第１及び第２外部電極は、キャパシタ本体の第３及び第４面にそれぞれ形成されて内部電極の露出した部分と接続される第１及び第２接続部と、上記第１及び第２接続部から上記キャパシタ本体の第１面の一部まで延長される第１及び第２バンド部と、をそれぞれ含むことができる。

本発明の一実施形態において、上記第１及び第２外部電極をカバーするように形成されるめっき層をさらに含み、上記めっき層はニッケルめっき層と錫めっき層とからなることができる。

本発明の一実施形態において、上記誘電体層の厚さが１μｍであり、Ａ／Ｂが０．００２≦Ａ／Ｂ≦０．２を満たすことができる。

本発明の一実施形態において、上記誘電体層の厚さが０．４μｍであり、Ａ／Ｂが０．００１６≦Ａ／Ｂ≦０．５を満たすことができる。

本発明の一実施形態において、キャパシタ本体の長さ方向のマージンの平均長さは０．８〜５００μｍであってもよい。

本発明の他の側面は、一面に第１及び第２電極パッドを有する基板と、上記第１及び第２電極パッド上に第１及び第２外部電極がそれぞれ接続されるように実装される積層型キャパシタと、を含む積層型キャパシタの実装基板を提供する。

本発明の一実施形態によると、キャパシタ本体の長さ方向のマージンの長さ方向に対する誘電体層の厚さを限定して内部電極の重なり面積を増加させ、積層型キャパシタの容量は増加させながらも積層型キャパシタの電界歪みが防止されるようにし、電界値の減少により積層型キャパシタの破壊電圧（ＢＤＶ：Ｂｒｅａｋ Ｄｏｗｎ Ｖｏｌｔａｇｅ）不良を防止することができる効果を奏する。

本発明の一実施形態による積層型キャパシタを概略的に示した斜視図である。 （ａ）及び（ｂ）は、図１の積層型キャパシタに適用される第１及び第２内部電極をそれぞれ示した平面図である。 図１のＩ−Ｉ'線に沿った断面図である。 図３において、外部電極にめっき層がさらに形成されたことを示した断面図である。 電界測定テスト時に、電界を測定する位置を説明するためのキャパシタ本体の断面図である。 図４の積層型キャパシタが基板に実装された状態を概略的に示した断面図である。

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがあり、 図面上の同一の符号で示される要素は同一の要素である。

また、明細書全体において、ある構成要素を「含む」というのは、特に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。

なお、本発明の実施形態を明確に説明するために、キャパシタ本体１１０の方向を定義すると、図面に示されるＸ、Ｙ及びＺはそれぞれキャパシタ本体１１０の長さ方向、幅方向、及び厚さ方向を示す。また、本実施形態において、Ｚ方向は、誘電体層が積層される積層方向と同一の概念で用いられることができる。

図１は、本発明の一実施形態による積層型キャパシタを概略的に示す斜視図であり、図２（ａ）及び（ｂ）は図１の積層型キャパシタに適用される第１及び第２内部電極をそれぞれ示す平面図であり、図３は図１のＩ−Ｉ'線に沿った断面図である。

図１〜図３を参照すると、本実施形態による積層型キャパシタ１００は、誘電体層１１１と複数の第１及び第２内部電極１２１、１２２とを含むキャパシタ本体１１０と、キャパシタ本体１１０の両端部にそれぞれ配置されて第１及び第２内部電極１２１、１２２の露出した部分とそれぞれ接続される第１及び第２外部電極１３１、１４１と、を含む。

この際、誘電体層１１１の厚さをＡ、キャパシタ本体１１０のＸ方向のマージンの長さをＢと定義するとき、Ａは１μｍ以下であり、キャパシタ本体のＸ方向のマージンの長さに対する誘電体層の厚さの割合であるＡ／Ｂ が０．００１６≦Ａ／Ｂ＜１を満たすことができる。

キャパシタ本体１１０は、複数の誘電体層１１１をＺ方向に積層してから焼成したものであって、キャパシタ本体１１０の互いに隣接する誘電体層１１１の間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ ＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）を利用せずには確認しにくいほど一体化することができる。

この際、キャパシタ本体１１０は概ね六面体状であってもよいが、本発明はこれに限定されるものではない。

また、キャパシタ本体１１０の形状、寸法及び誘電体層１１１の積層数が本実施形態の図面に図示されたものに限定されるものではない。

本実施形態では、説明の便宜のために、キャパシタ本体１１０のＺ方向に互いに対向する両面を第１及び第２面１、２、第１及び第２面１、２と連結され、Ｘ方向に互いに対向する両面を第３及び第４面３、４、第１及び第２面１、２と連結され、第３及び第４面３、４と連結され、Ｙ方向に互いに対向する両面を第５及び第６面５、６と定義する。

また、本実施形態において、積層型キャパシタ１００の実装面は、キャパシタ本体１１０の第１面１であってもよい。

誘電体層１１１は、高誘電率のセラミック材料を含むことができ、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系セラミック粉末などを含むことができるが、十分な静電容量が得られる限り、本発明はこれに限定されるものではない。

また、誘電体層１１１には、上記セラミック粉末とともに、セラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤などがさらに添加されることができる。

上記セラミック添加剤としては、例えば、遷移金属酸化物または遷移金属炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などが用いられることができる。

このようなキャパシタ本体１１０は、キャパシタの容量形成に寄与する部分としての活性領域と、上下マージン部としてＺ方向に上記活性領域の上下部にそれぞれ形成される上部及び下部カバー１１２、１１３と、を含むことができる。

上部及び下部カバー１１２、１１３は、内部電極を含まないことを除いては、誘電体層１１１と同一の材料及び構成を有することができる。

このような上部及び下部カバー１１２、１１３は、単一の誘電体層または２つ以上の誘電体層を上記活性領域の上下面にそれぞれＺ方向に積層して形成することができ、基本的には物理的または化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割を果たすことができる。

第１及び第２内部電極１２１、１２２は、互いに異なる極性が印加される電極であって、誘電体層１１１を間に挟んでＺ方向に沿って交互に配置され、一端がキャパシタ本体１１０の第３及び第４面３、４にそれぞれ露出することができる。

この際、第１及び第２内部電極１２１、１２２は、中間に配置された誘電体層１１１により互いに電気的に絶縁されることができる。

このようにキャパシタ本体１１０の第３及び第４面３、４に交互に露出する第１及び第２内部電極１２１、１２２の端部は、後述するキャパシタ本体１１０の第３及び第４面３、４に配置される第１及び第２外部電極１３０、１４０とそれぞれ接続されて電気的に連結されることができる。

上記のような構成により、第１及び第２外部電極１３０、１４０に所定の電圧を印加すると、第１及び第２内部電極１２１、１２２の間に電荷が蓄積される。

この際、積層型キャパシタ１００の静電容量は、活性領域においてＺ方向に沿って互いに重なる第１及び第２内部電極１２１、１２２の重なり面積と比例するようになる。

また、第１及び第２内部電極１２１、１２２を形成する材料は特に制限されず、例えば、白金（Ｐｔ）、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金などの貴金属材料、及びニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されることができる。

この際、上記導電性ペーストの印刷方法は、スクリーン印刷法またはグラビア印刷法などを用いることができるが、本発明はこれに限定されるものではない。

また、本実施形態において、第１及び第２内部電極１２１、１２２の厚さは０．４μｍ以下であってもよい。

第１及び第２内部電極１２１、１２２の厚さが０．４μｍを超えると、設計上の容量を十分に確保し難いという問題が発生することがある。

最近、積層型キャパシタは、小型化及び高容量化して製作される傾向にあることから、このような積層型キャパシタの小型化及び高容量化のためには、内部電極の厚さが０．４μｍ以下であることが好ましい。

第１及び第２外部電極１３１、１４１には、互いに異なる極性の電圧が提供される。上記第１及び第２外部電極１３１、１４１は、キャパシタ本体１１０のＸ方向の両端部に配置され、第１及び第２内部電極１２１、１２２の露出する部分とそれぞれ接続されて電気的に連結されることができる。

第１外部電極１３１は、第１接続部１３１ａと第１バンド部１３１ｂとを含むことができる。

第１接続部１３１ａは、キャパシタ本体１１０の第３面３に形成されて第１内部電極１２１の露出した部分と接続される部分であり、第１バンド部１３１ｂは、第１接続部１３１ａからキャパシタ本体１１０の第１面１の一部まで延長される部分である。

この際、第１バンド部１３１ｂは、固着強度の向上などのために、キャパシタ本体１１０の第５及び第６面５、６の一部及び第２面２の一部まで延長されることができる。

第２外部電極１４１は、第２接続部１４１ａと第２バンド部１４１ｂとを含むことができる。

第２接続部１４１ａは、キャパシタ本体１１０の第４面４に形成されて第２内部電極１２２の露出した部分と接続される部分であり、第２バンド部１４１ｂは、第２接続部１４１ａからキャパシタ本体１１０の第１面１の一部まで延長される部分である。

この際、第２バンド部１４１ｂは、固着強度の向上などのために、キャパシタ本体１１０の第５及び第６面５、６の一部及び第２面２の一部までさらに延長されることができる。

また、図４のように、第１及び第２外部電極１３１、１４１をそれぞれカバーするように形成される第１及び第２めっき層をさらに含むことができる。

この際、上記第１及び第２めっき層は、第１及び第２外部電極１３１、１４１の表面にそれぞれ形成される第１及び第２ニッケルめっき層１３２、１４２と、第１及び第２ニッケルめっき層１３２、１４２をそれぞれカバーする第１及び第２錫めっき層１３３、１４３と、を含むことができる。

本実施形態において、誘電体層の厚さをＡ、上記キャパシタ本体の長さ方向のマージンの平均長さをＢと定義するとき、Ａ／Ｂが０．００１６≦Ａ／Ｂ＜１を満たす。

このようなＡ／Ｂの数値の範囲内で、Ｘ方向のマージンの長さによる電界挙動を確認したところ、電界特性が劣化しないことが分かる。

したがって、上記Ａ／Ｂの数値の範囲内で、第１及び第２内部電極間の重なり面積を最大限確保して、電界歪みが発生することなく、高容量を有する積層型キャパシタを提供することが可能となる。

このように積層型キャパシタの電界歪みが減少するか、防止されて積層型キャパシタの電界値が小さくなると、積層型キャパシタの破壊電圧（ＢＤＶ：Ｂｒｅａｋ Ｄｏｗｎ Ｖｏｌｔａｇｅ）不良を防止することができる。

また、誘電体層の厚さ（Ａ）は、１μｍ以下であることが好ましい。すなわち、本実施形態の積層型キャパシタは、誘電体層の厚さ（Ａ）が１μｍ以下である小型の高容量製品であってもよい。

最近、積層型キャパシタは、小型化及び高容量化して製作される傾向にあることから、このような積層型キャパシタの小型化及び高容量化のためには、誘電体層の厚さが１μｍ以下であることが好ましい。

下表１は、Ａｎｓｙｓ Ｍａｘｗｅｌｌ ２Ｄ Ｓｉｍｕｌａｔｉｏｎを利用して積層型キャパシタのＡ／Ｂ値の変化による最大電界を測定して示したものである。

図５に示すように、電界を測定する位置は、内部電極の先端からの離格距離（ｇ）が０．５μｍである部分に垂直に引いた観測線（ＯＬ）で測定した。

ここで、ｇは積層型キャパシタの一部分のみをサンプリングしてシミュレーションしたものである。

この際、誘電体層の厚さ（Ａ）は、１μｍまたは０．４μｍとし、積層型キャパシタにおけるキャパシタ本体のＸ方向のマージン（Ｂ）を変化させながら、積層型キャパシタにおける電界の分布をそれぞれ確認した。

表１は、誘電体層の厚さが１μｍの場合であって、表１を参照すると、Ａ／Ｂの値が０．００２と０．２の間である＃１〜＃５の場合、最大電界が１３．１８から１３．２０Ｖ／μｍの水準で有意差がなく保持されることが確認できる。

一方、Ａ／Ｂの値が１．０である＃６の場合、電界の歪みが発生しながら、最大電界が＃１〜＃５に対して約７．３５％増加した１４．２５Ｖ／μｍと示された。

また、Ａ／Ｂの値が１．２５である＃７の場合、＃６よりも電界の歪みがより大きく発生しながら、最大電界が＃１〜＃５に対して約１４．７２％増加した１５．４８Ｖ／μｍと示された。

表２は、誘電体層の厚さが０．４μｍの場合であって、表２を参照すると、Ａ／Ｂの値が０．００１６と０．５の間である＃８〜＃１２の場合、最大電界が３２．９５から３３．００Ｖ／μｍの水準で有意差がなく保持されることが確認できる。

一方、Ａ／Ｂの値が１．０である＃１３の場合、電界の歪みが発生しながら、最大電界が＃８〜＃１２に対して約７．３５％増加した３５．６２Ｖ／μｍと示された。

また、Ａ／Ｂの値が１．２５である＃１４の場合、＃１３よりも電界の歪みがより大きく発生しながら、最大電界が＃８〜＃１２に対して約１４．８６％増加した３８．７６Ｖ／μｍと示された。

したがって、本実施形態の積層型キャパシタは、誘電体層の厚さが薄い小型高容量製品の特徴を有するものであって、Ａ／Ｂの値を１．０より小さくすると、積層型キャパシタの容量低下を防止しつつ、電界歪みの発生を抑制して安定した電界特性を有する積層型キャパシタを設けることができる。

また、Ａ／Ｂの値が０．００１６より小さい場合、上下に隣接した内部電極の重なり面積が減少しながら容量低下が伴われるため、Ａ／Ｂの値は０．００１６以上となるようにすることが好ましい。

図６を参照すると、本実施形態による積層型電子部品の実装基板は、一面に第１及び第２電極パッド２２１、２２２を有する基板２１０と、基板２１０の上面において第１及び第２外部電極１３１、１４１の第１及び第２錫めっき層１３３、１４３が第１及び第２電極パッド２２１、２２２上にそれぞれ接続されるように実装される積層型キャパシタ１００と、を含む。

本実施形態において、積層型キャパシタ１００は、はんだ２３１、２３２によって基板２１０に実装される様子を図示且つ説明しているが、必要に応じて、はんだの代わりに導電性ペーストを用いることもできる。

以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

１００ 積層型キャパシタ
１１０ キャパシタ本体
１１１ 誘電体層
１１２、１１３ カバー
１２１、１２２ 第１及び第２内部電極
１３１、１４１ 第１及び第２外部電極
１３２、１４２ 第１及び第２ニッケルめっき層
１３３、１４３ 第１及び第２錫めっき層
２１０ 基板
２２１、２２２ 第１及び第２パッド
２３１、２３２ はんだ

Claims (10)

1. 誘電体層ならびに複数の第１及び第２内部電極を含むキャパシタ本体と、
   前記キャパシタ本体の両端部にそれぞれ配置されて第１及び第２内部電極の露出した部分とそれぞれ接続される第１及び第２外部電極と、を含み、
   誘電体層の厚さをＡとし、前記キャパシタ本体の長さ方向のマージンの平均長さをＢとして定義するとき、Ａは１μｍ以下であり、Ａ／Ｂが０．００１６≦Ａ／Ｂ＜１を満たす、積層型キャパシタ。
2. 前記第１及び第２内部電極の厚さが０．４μｍ以下である、請求項１に記載の積層型キャパシタ。
3. 前記キャパシタ本体は、互いに対向する第１及び第２面と、第１及び第２面と連結され、互いに対向する第３及び第４面と、第１及び第２面と連結され、第３及び第４面と連結される第５及び第６面と、を含み、
   前記第１及び第２内部電極は、誘電体層を間に挟んで一端が前記キャパシタ本体の第３及び第４面に交互に露出するように配置される、請求項１または２に記載の積層型キャパシタ。
4. 前記第１及び第２外部電極は、
   キャパシタ本体の第３及び第４面にそれぞれ形成されて内部電極の露出した部分と接続される第１及び第２接続部と、
   前記第１及び第２接続部から前記キャパシタ本体の第１面の一部まで延長される第１及び第２バンド部と、をそれぞれ含む、請求項１から３のいずれか一項に記載の積層型キャパシタ。
5. 前記第１及び第２外部電極をカバーするように形成されるめっき層をさらに含み、
   前記めっき層は、ニッケルめっき層と錫めっき層とからなる、請求項１から４のいずれか一項に記載の積層型キャパシタ。
6. 前記誘電体層の厚さが１μｍであり、Ａ／Ｂが０．００２≦Ａ／Ｂ≦０．２を満たす、請求項１から５のいずれか一項に記載の積層型キャパシタ。
7. キャパシタ本体の長さ方向のマージンの平均長さが０．８〜５００μｍである、請求項６に記載の積層型キャパシタ。
8. 前記誘電体層の厚さが０．４μｍであり、Ａ／Ｂが０．００１６≦Ａ／Ｂ≦０．５を満たす、請求項１から５のいずれか一項に記載の積層型キャパシタ。
9. キャパシタ本体の長さ方向のマージンの平均長さが０．８〜５００μｍである、請求項８に記載の積層型キャパシタ。
10. 一面に第１及び第２電極パッドを有する基板と、
    前記第１及び第２電極パッド上に第１及び第２外部電極がそれぞれ接続されるように実装される請求項１から９のいずれか一項に記載の積層型キャパシタと、を含む、積層型キャパシタの実装基板。