JP7114839B2 - 積層型キャパシタ及びその実装基板 - Google Patents

積層型キャパシタ及びその実装基板 Download PDF

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Description

本発明は、積層型キャパシタ及びその実装基板に関する。
積層チップ電子部品の一つである積層型キャパシタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピューター、個人携帯用端末機（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの様々な電子製品の基板に装着され、電気を充電または放電させる役割を果たす。
このような積層型キャパシタは、小型でかつ容量が保障され、実装が容易であるという長所により、多様な電子装置の部品として使用されることができる。
最近、製品の傾向をみると、性能の向上、高機能化による使用電流の増加、バッテリー使用時間の増大に向けた使用電圧の削減及びスリム化が要求され、このような傾向に合わせて、キャパシタのインピーダンスを減少させることが重要な課題となっている。
インピーダンスを減少させるために、多数の積層型キャパシタを並列に連結する方式が使用されているが、この場合、実装面積が増加し、作業量が増加するという問題がある。
そこで、最近は、積層型キャパシタの構造において、ＥＳＬ特性を低くする工夫を行うための研究が行われている。
このような低ＥＳＬ特性の積層型キャパシタとして、長さ方向と幅方向を変更して電流経路（ｃｕｒｒｅｎｔ ｐａｔｈ）を減少させたＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）と、磁束（ｍａｇｎｅｔｉｃ ｆｌｕｘ）を相殺する向きにさらなる電流経路を追加して低ＥＳＬを実現する多端子形態のＳＬＩＣ（Ｓｕｐｅｒ Ｌｏｗ ＩｎｄｕｃｔａｎｃｅＣａｐａｃｉｔｏｒ）と、これらの二つの原理を共に適用した３端子構造の製品などが開示されている。
しかし、上記ＬＩＣＣ及び３端子構造の場合、内部電極のパターン形状及び外部電極の塗布方式により１００５サイズまでが実現可能であり、ＳＬＩＣの場合、４端子の形成のために１６０８サイズまでしか実現ができない。
韓国特許公開第１０－２０１６－００００７５３号公報
本発明の目的は、ＥＳＬを低くしながらも１００５未満のサイズで製作が可能な積層型キャパシタ及びその実装基板を提供することにある。
本発明の一側面は、第１方向を積層方向として積層される複数の誘電体層、複数の上記誘電体層をそれぞれ挟んで交互に配置される複数の第１及び第２内部電極を含み、
第１方向において互いに対向する両端面である第１面及び第２面、
上記第１面及び第２面と連結する側壁面であって、第１方向と直交する第２方向において互いに対向する第３面及び第４面、および
上記第１面及び第２面と連結する側壁面であって、上記第３面及び第４面と連結し、第１方向および第２方向と直交する第３方向において互いに対向する第５面及び第６面を含み、
上記第１内部電極の対向する端部が第３面及び第４面から外部にそれぞれ露出するキャパシタ本体と、
上記複数の第２内部電極を貫通して上記キャパシタ本体の第１面から外部に露出し、互いに離隔して配置される第１及び第２ビア電極と、
上記キャパシタ本体の上記第３面及び第４面に配置され、上記第１内部電極の両端とそれぞれ接続する第１及び第２外部電極と、
上記キャパシタ本体の上記第１面に互いに離隔して配置され、上記第１及び第２ビア電極の対向する端部とそれぞれ接続する第３及び第４外部電極と、
を含む積層型キャパシタを提供する。
本発明の他の側面は、第１方向を積層方向として積層される複数の誘電体層、複数の上記誘電体層をそれぞれ挟んで交互に配置される複数の第１及び第２内部電極を含み、
第１方向において互いに対向する両端面である第１及び第２面、
上記第１面及び第２面と連結する側壁面であって、第１方向と直交する第２方向において互いに対向する第３面及び第４面、および、
上記第１面及び第２面と連結する側壁面であって、上記第３及び第４面と連結し、第１方向および第２方向と直交する第３方向において互いに対向する第５及び第６面を含むキャパシタ本体と、
上記複数の第２内部電極を貫通して上記キャパシタ本体の第１面から外部に露出し、互いに離隔して配置される第１及び第２ビア電極と、
上記複数の第１内部電極を貫通して上記キャパシタ本体の第１面から外部に露出し、互いに離隔して配置される第３及び第４ビア電極と、
上記キャパシタ本体の第１面に互いに離隔して配置され、上記第３及び第４ビア電極の端部とそれぞれ接続する第１及び第２外部電極と、
上記キャパシタ本体の第１面に互いに離隔して配置され、上記第１及び第２ビア電極の端部とそれぞれ接続する第３及び第４外部電極と、
を含む積層型キャパシタを提供する。
本発明の一実施形態によると、ＥＳＬを低くしながらも、製品のサイズを１００５未満に減らすことができる効果がある。
本発明の第１実施形態による積層型キャパシタを概略的に示す斜視図である。 本発明の第１実施形態による積層型キャパシタにおいて、第１及び第２内部電極をそれぞれ示す平面図である。 本発明の第１実施形態による積層型キャパシタにおいて、第１及び第２内部電極をそれぞれ示す平面図である。 図１に示すキャパシタをＩ－Ｉ'線で切って見た場合の断面図である。 図１に示すキャパシタの底面図である。 本発明の第２実施形態による積層型キャパシタにおいて、第１及び第２内部電極をそれぞれ示す平面図である。 本発明の第２実施形態による積層型キャパシタにおいて、第１及び第２内部電極をそれぞれ示す平面図である。 本発明の第２実施形態による積層型キャパシタの底面図である。 本発明の第３実施形態による積層型キャパシタを概略的に示す斜視図である。 本発明の第３実施形態による積層型キャパシタにおいて、第１及び第２内部電極をそれぞれ示す平面図である。 本発明の第３実施形態による積層型キャパシタにおいて、第１及び第２内部電極をそれぞれ示す平面図である。 図７に示すキャパシタの底面図である。 図７において、絶縁部を除去し、キャパシタ本体の長さ方向の一面を示す側面図である。 本発明の第４実施形態による積層型キャパシタにおいて、第１及び第２内部電極をそれぞれ示す平面図である。 本発明の第４実施形態による積層型キャパシタにおいて、第１及び第２内部電極をそれぞれ示す平面図である。 本発明の第４実施形態による積層型キャパシタの底面図である。 本発明の第５実施形態による積層型キャパシタにおいて、第１及び第２内部電極をそれぞれ示す平面図である。 本発明の第５実施形態による積層型キャパシタにおいて、第１及び第２内部電極をそれぞれ示す平面図である。 本発明の第５実施形態による積層型キャパシタの底面図である。 図１の積層型キャパシタが基板に実装された状態を示す斜視図である。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
なお、各実施形態の図面に示された同一思想の範囲内において機能が同一である構成要素に対しては同一の参照符号を用いて説明する。
本発明の実施形態を明確に説明するために、キャパシタ本体の方向を定義すると、図面上に表されたＸ、Ｙ及びＺは、それぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層及び内部電極の積層方向と同一の概念で使用されることができる。
また、本実施形態では、説明の便宜のために、キャパシタ本体１１０のＺ方向に対向する両面を第１面及び第２面Ｓ１、Ｓ２と設定し、Ｘ方向に対向し、第１及び第２面Ｓ１、Ｓ２の先端を連結する両面を第３面及び第４面Ｓ３、Ｓ４と設定し、Ｙ方向に対向し、第１面及び第２面Ｓ１、Ｓ２と第３面及び第４面Ｓ３、Ｓ４との先端をそれぞれ連結する両面を第５面及び第６面Ｓ５、Ｓ６と設定して共に説明する。ここで、第１面Ｓ１は、実装面と同一の概念で使用されることができる。
＜積層型キャパシタ＞
図１は、本発明の第１実施形態による積層型キャパシタを概略的に示す斜視図であり、図２ａ及び図２ｂは、本発明の第１実施形態による積層型キャパシタにおいて、第１及び第２内部電極をそれぞれ示す平面図であり、図３は、図１に示すキャパシタをＩ－Ｉ'線で切って見た場合の断面図であり、図４は、図１に示すキャパシタの底面図である。
図１～図４を参照すると、本発明の第１実施形態による積層型キャパシタ１００は、誘電体層１１１、複数の第１及び第２内部電極１２１、１２２を含むキャパシタ本体１１０と、第１ビア電極１４１及び第２ビア電極１４２と、第１～第４外部電極１３１～１３４とを含む。
この時、第１及び第２ビア電極１４１、１４２の下端は、複数の第２内部電極１２２をＺ方向に貫通してキャパシタ本体１１０の第１面１から外部に露出し、キャパシタ本体１１０のＹ方向に互いに離隔して配置される。
キャパシタ本体１１０は、複数の誘電体層１１１を積層して形成され、特に制限されないが、図示のように略六面体状を有することができる。
この時、キャパシタ本体１１０の形状、寸法及び誘電体層１１１の積層数は、図面上の図示に限定されない。
また、誘電体層１１１は焼結された状態であり、隣接する誘電体層１１１間の境界は、走査型電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認し難いほど一体化することができる。
このようなキャパシタ本体１１０は、キャパシタの容量形成に寄与する部分であり、第１及び第２内部電極１２１、１２２を含むアクティブ領域と、マージン部としてアクティブ領域のＺ方向の上下側にそれぞれ配置されるカバー領域とを含むことができる。
上記アクティブ領域は、誘電体層１１１を挟んで複数の第１及び第２内部電極１２１、１２２を繰り返して積層して形成することができる。この時、誘電体層１１１の厚さは、積層型キャパシタ１００の容量設計に合わせて任意に変更することができる。また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えばチタン酸バリウム（ＢａＴｉＯ３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含むことができるが、本発明がこれに限定されるものではない。さらに、誘電体層１１１には、上記セラミック粉末と共に、必要に応じて、セラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤などが少なくとも一つ以上さらに添加されることができる。
上記カバー領域は、キャパシタ本体１１０のＺ方向の上下部にそれぞれ位置し、内部電極を含まないことを除き、誘電体層１１１と同一の材質及び構成を有することができる。
このようなカバー領域は、単一誘電体層１１１または２個以上の誘電体層１１１を上記アクティブ領域のＺ方向の上下外郭にそれぞれ積層して設けることができ、基本的に物理的または化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割を果たすことができる。
第１及び第２内部電極１２１、１２２は、互いに異なる極性を有する電極である。第１及び第２内部電極１２１、１２２は、キャパシタ本体１１０内で誘電体層１１１を挟んでＺ方向に沿って交互に配置され、第１及び第２内部電極１２１、１２２でＺ方向において互いにオーバーラップする面積は、キャパシタの容量形成と関係がある。
また、第１及び第２内部電極１２１、１２２は、誘電体層１１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成することができ、中間に配置された誘電体層１１１によって互いに電気的に絶縁することができる。
上記導電性ペーストに含まれる導電性金属は、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であることができるが、本発明がこれに限定されるものではない。
また、上記導電性ペーストの印刷方法は、スクリーン印刷法又はグラビア印刷法などを使用することができるが、本発明がこれに限定されるものではない。
本発明の第１実施形態によると、キャパシタ本体１１０は、第１及び第２ビア溝１２２ａ、１２２ｂを含む。また、第１及び第２ビア溝１２３ｄ、１２３ｅは、レーザーや機械パンチングをして形成することができる。
第１及び第２ビア溝１２２ａ、１２２ｂは、誘電体層１１１の積層方向のＺ方向に沿って設けられ、第２内部電極１２２のＹ方向の両側のエッジ（ｅｄｇｅ）の一部がそれぞれ除去されるように設けられる。この時、第１及び第２ビア溝１２２ａ、１２２ｂは、キャパシタ本体１１０の第１及び第２面１、２から外部に露出することができる。
本実施形態では、第１及び第２ビア溝１２２ａ、１２２ｂの形状を半円形に図示して説明しているが、本発明はこれに限定されず、第１及び第２ビア溝１２２ａ、１２２ｂの形状は、必要に応じて、円形、四角形及び三角形などと多様に変更されることができる。
このような第１及び第２ビア溝１２２ａ、１２２ｂに導電性物質を充填するか、またはキャスタレーション（ｃａｓｔｅｌｌａｔｉｏｎ）して第１及び第２ビア電極１４１、１４２をそれぞれ形成する。
第２内部電極１２２は、キャパシタ本体１１０のエッジから離隔して配置される。第１内部電極１２１は、両端がキャパシタ本体１１０の第３及び第４面３、４から外部にそれぞれ露出する。また、第１内部電極１２１は、Ｙ方向の両側のエッジ（ｅｄｇｅ）のうち、第１及び第２ビア溝１２２ａ、１２２ｂと対応する位置に第１及び第２ビア溝１２２ａ、１２２ｂより大きく第１及び第２ビア離隔溝１２１ａ、１２１ｂが設けられる。
従って、第１及び第２ビア電極１４１、１４２は、第１及び第２ビア溝１２２ａ、１２２ｂと接触してＺ方向に複数の第２内部電極１２２を電気的に連結し、第１及び第２ビア離隔溝１２１ａ、１２１ｂによって第１内部電極１２１とは離隔した状態となり電気的に連結しない。
第１及び第２外部電極１３１、１３２は、キャパシタ本体１１０の第３及び第４面３、４にそれぞれ配置され、第１内部電極１２１の両端とそれぞれ接続する。この時、第１及び第２外部電極１３１、１３２は、キャパシタ本体１１０の第３及び第４面３、４から第１面１の一部まで延長することができる。また、必要に応じて、第１及び第２外部電極１３１、１３２は、キャパシタ本体１１０の第２面２の一部まで延長することができ、さらに第５及び第６面５、６の一部までそれぞれ延長することができる。
第３及び第４外部電極１３３、１３４は、キャパシタ本体１１０の第１面１にＹ方向に互いに離隔して配置され、第１及び第２ビア電極１４１、１４２の露出した下端部とそれぞれ接続する。
一方、第１及び第２ビア電極１４１、１４２がキャパシタ本体１１０の第２面２から外部に露出すると、第３及び第４外部電極１３３'、１３４'は、キャパシタ本体１１０の第２面２にＹ方向に離隔してさらに配置されることができ、第１及び第２ビア電極１４１、１４２の露出した上端部とそれぞれ接続することができる。
上記のように内部電極が誘電体層の積層方向に沿って形成されるビア電極を通じてキャパシタ本体の実装面に形成された外部電極と電気的に接続すれば、異なる極性を有する内部電極の重なり面積を増加させて、誘電体層と内部電極の厚さを薄くして積層数を増加させるか誘電率を増加させることなく、同一のサイズで製品の容量を増加させることができる。
例えば、外部電極がキャパシタ本体の長さ方向の両端に形成された２端子構造のキャパシタに比べて第１内部電極と第２内部電極がオーバーラップする面積を最大１３７％増加させることができる。従って、ＥＳＬを低くしながらも、製品のサイズを１００５未満に減らすことができるため、基板実装の際に実装面積を大幅に減らすことができる。
図５ａ及び図５ｂは、本発明の第２実施形態による積層型キャパシタにおいて、第１及び第２内部電極をそれぞれ示す平面図であり、図６は、本発明の第２実施形態による積層型キャパシタの底面図である。
ここで、誘電体層１１１及び第１～第４外部電極１３１～１３４の構造は、前述した第１実施形態と類似するので、重複を避けるために具体的な説明は省略する。
図５ａ及び図６を参照すると、第１及び第２ビア溝１２３ｄ、１２３ｅは、キャパシタ本体１１０の第５及び第６面５、６に誘電体層１１１の積層方向のＺ方向に沿って設けられ、第１及び第２リード部１２３ｂ、１２３ｃのエッジの一部がそれぞれ除去されるように設けられる。
このような第１及び第２ビア溝１２３ｄ、１２３ｅに導電性物質を充填するか、またはキャスタレーションして第１及び第２ビア電極１４１'、１４２'をそれぞれ形成する。
第２内部電極１２３は、本体部１２３ａと第１及び第２リード部１２３ｂ、１２３ｃとを含む。本体部１２３ａは、キャパシタ本体１１０のエッジから離隔して配置される部分であり、第１内部電極１２１'とオーバーラップする部分である。第１及び第２リード部１２３ｂ、１２３ｃは、本体部１２３ａにおいて、キャパシタ本体１１０の第５及び第６面５、６から外部にそれぞれ露出して延在する部分である。
第１内部電極１２１'は、第１及び第２ビア溝１２３ｄ、１２３ｅとＺ方向においてオーバーラップしないように配置される。そのため、第１内部電極１２１'の幅が第２内部電極１２３の本体部１２３ａの幅以下に形成されることができる。従って、第１及び第２ビア電極１４１'、１４２'は、第１及び第２ビア溝１２３ｄ、１２３ｅと接触してＺ方向に複数の第１及び第２リード部１２３ｂ、１２３ｃをそれぞれ電気的に連結し、第１内部電極１２１とは離隔した状態となり電気的に連結しない。
第１及び第２外部電極１３１、１３２は、キャパシタ本体１１０の第３及び第４面３、４にそれぞれ配置され、第１内部電極１２１'の両端とそれぞれ接続する。第３及び第４外部電極１３３、１３４は、キャパシタ本体１１０の第１面１にＹ方向に互いに離隔して配置され、第１及び第２ビア電極１４１'、１４２'の露出した下端部とそれぞれ接続する。
そして、キャパシタ本体１１０の第５及び第６面５、６には、絶縁部１５１、１５２が形成されることができる。絶縁部１５１、１５２は、キャパシタ本体１１０の第５及び第６面５、６を非伝導性物質でモールド被膜処理するか、または別途のセラミックシートなどを必要な数だけ付着して形成することができるが、本発明がこれに限定されるものではない。
この時、絶縁部１５１、１５２は、絶縁性樹脂、絶縁性セラミック、及び絶縁性樹脂とフィラーの中から選択された少なくとも１種以上の材料からなることができるが、本発明がこれに限定されるものではない。
このような絶縁部１５１、１５２は、第１及び第２リード部１２３ｂ、１２３ｃにおいてキャパシタ本体１１０の第５及び第６面５、６から外部に露出した部分と、第１及び第２ビア電極１４１'、１４２'においてキャパシタ本体１１０の第５及び第６面５、６から外部に露出した部分をカバーして絶縁する役割を果たす。
また、絶縁部１５１、１５２は、キャパシタ本体１１０の耐久性を高め、所定厚さのマージンをさらに確保して、キャパシタの信頼性を向上させる役割を果たすことができる。また、絶縁部１５１、１５２は、キャパシタ本体１１０を形成した後に形成されるため、絶縁性、キャパシタ本体１１０の耐久性及びキャパシタの信頼性が一定水準で維持される限度内でその厚さを最小化すれば、製品の大きさを最小化することができる。
図７は、本発明の第３実施形態による積層型キャパシタを概略的に示す斜視図であり、図８ａ及び図８ｂは、本発明の第３実施形態による積層型キャパシタにおいて、第１及び第２内部電極をそれぞれ示す平面図であり、図９は、図７に示すキャパシタの底面図であり、図１０は、図７において、絶縁部を除去した状態で、キャパシタ本体の長さ方向の一面を示す側面図である。
ここで、誘電体層１１１と第３及び第４外部電極１３３、１３４の構造は、前述した第１実施形態と類似するので、重複を避けるために具体的な説明は省略する。
図７～図１０を参照すると、第１及び第２ビア電極１４１、１４２は、複数の第２内部電極１２５を貫通してキャパシタ本体１１０'の第１面１から外部に露出し、キャパシタ本体１１０'のＹ方向において互いに離隔して配置される。
本発明の第３実施形態による積層型キャパシタ１００'は、第３ビア電極１４３及び第４ビア電極１４４をさらに含む。第３及び第４ビア電極１４３、１４４は、複数の第１内部電極１２４を貫通してキャパシタ本体１１０'の第１面１から外部に露出し、キャパシタ本体１１０'のＸ方向において互いに離隔して配置される。
そして、第１及び第２外部電極１３１'、１３２'は、キャパシタ本体１１０'の第１面１上にＸ方向において互いに離隔して配置され、第３及び第４ビア電極１４３、１４４の下端部とそれぞれ接続する。
第３及び第４外部電極１３３、１３４は、キャパシタ本体１１０'の第１面１上にＹ方向において互いに離隔して配置され、第１及び第２ビア電極１４１、１４２の下端部とそれぞれ接続する。
一方、第１及び第２ビア電極１４１、１４２がキャパシタ本体１１０'の第２面２から外部に露出すれば、第３及び第４外部電極１３３'、１３４'は、キャパシタ本体１１０'の第２面２上にＹ方向において離隔してさらに配置されることができ、第１及び第２ビア電極１４１、１４２の露出した上端部とそれぞれ接続することができる。
また、第１及び第２外部電極１３１"、１３２"は、キャパシタ本体１１０'の第２面２にＸ方向に離隔してさらに配置されることができ、第３及び第４ビア電極１４３、１４４の露出した上端部とそれぞれ接続することができる。
第１及び第２ビア溝１２５ａ、１２５ｂは、誘電体層１１１の積層方向のＺ方向に沿って設けられ、第２内部電極１２５のＹ方向の両側のエッジの一部がそれぞれ除去されるように設けられる。
第３及び第４ビア溝１２４ａ、１２４ｂは、誘電体層１１１の積層方向のＺ方向に沿って設けられ、第１内部電極１２４のＸ方向の両側のエッジの一部がそれぞれ除去されるように設けられる。
このような第１～第４ビア溝１２５ａ、１２５ｂ、１２４ａ、１２４ｂに導電性物質を充填するか、またはキャスタレーションして第１～第４ビア電極１４１～１４４をそれぞれ形成する。
第２内部電極１２５は、キャパシタ本体１１０'のエッジから離隔して配置され、第３及び第４ビア溝１２４ａ、１２４ｂとＺ方向においてオーバーラップしないように配置される。
そのため、第２内部電極１２５の長さは第１内部電極１２４において第３及び第４ビア溝１２４ａ、１２４ｂの大きさを除外した長さ以下に形成されることができる。
第１内部電極１２４は、両端がキャパシタ本体１１０'の第３及び第４面３、４から外部にそれぞれ露出する。また、第１内部電極１２４は、Ｙ方向の両側のエッジ（ｅｄｇｅ）のうち、第１及び第２ビア溝１２５ａ、１２５ｂと対応する位置に第１及び第２ビア溝１２５ａ、１２５ｂより大きく第１及び第２ビア離隔溝１２４ｃ、１２４ｄが設けられる。
従って、第１及び第２ビア電極１４１、１４２は、第１及び第２ビア溝１２５ａ、１２５ｂと接触してＺ方向に複数の第２内部電極１２５を電気的に連結し、第１内部電極１２４とは第１及び第２ビア離隔溝１２１ａ、１２１ｂによって離隔した状態となり電気的に連結しない。
そして、キャパシタ本体１１０'の第３及び第４面３、４には絶縁部１５３、１５４が形成されることができる。このような絶縁部１５３、１５４は、第１内部電極１２４においてキャパシタ本体１１０'の第３及び第４面３、４から外部に露出した部分と、第３及び第４ビア電極１４３、１４３においてキャパシタ本体１１０'の第３及び第４面３、４から外部に露出した部分とをカバーして絶縁する役割を果たす。
本実施形態の場合、外部電極がキャパシタ本体の実装面だけに配置されるため、基板に実装の際に接触面積が小さく、実装面積を減少させることができる。
図１１ａ及び図１１ｂは、本発明の第４実施形態による積層型キャパシタにおいて、第１及び第２内部電極をそれぞれ示す平面図であり、図１２は、本発明の第４実施形態による積層型キャパシタの底面図である。
ここで、誘電体層１１１と第１～第４外部電極１３１'、１３２'、１３３、１３４の構造は、前述した第３実施形態と類似するので、重複を避けるために具体的な説明は省略する。
図１１ａ及び図１２を参照すると、第１及び第２ビア溝１２７ａ、１２７ｂは、第２内部電極１２７のＹ方向の両側のエッジの一部が除去されるように設けられる。第３及び第４ビア溝１２６ａ、１２６ｂは、複数の第１内部電極１２６を貫通し、Ｘ方向に互いに離隔して配置される。
本実施形態では、第３及び第４ビア溝１２６ａ、１２６ｂの形状を円形に図示して説明しているが、本発明はこれに限定されず、第３及び第４ビア溝１２６ａ、１２６ｂの形状は、必要に応じて、楕円形及び多角形などと多様に変更されることができる。
このような第１～第４ビア溝１２７ａ、１２７ｂ、１２６ａ、１２６ｂに導電性物質を充填するか、またはキャスタレーションして第１～第４ビア電極１４１、１４２、１４５、１４６をそれぞれ形成する。
第２内部電極１２７は、キャパシタ本体１１０'のエッジから離隔して配置され、第３及び第４ビア溝１２６ａ、１２６ｂと対応する位置に第３及び第４ビア溝１２６ａ、１２６ｂより大きく第３及び第４ビア離隔溝１２７ｃ、１２７ｄが設けられる。
第１内部電極１２６は、キャパシタ本体１１０'のエッジから離隔して配置され、第１及び第２ビア溝１２７ａ、１２７ｂと対応する位置に第１及び第２ビア溝１２７ａ、１２７ｂより大きく第１及び第２ビア離隔溝１２６ｃ、１２６ｄが設けられる。
従って、第１及び第２ビア電極１４１、１４２は、第１及び第２ビア溝１２７ａ、１２７ｂと接触してＺ方向に複数の第２内部電極１２７を電気的に連結し、第１内部電極１２６とは第１及び第２ビア離隔溝１２６ｃ、１２６ｄによって離隔した状態となり電気的に連結しない。
第３ビア電極１４５及び第４ビア電極１４６は、第３及び第４ビア溝１２６ａ、１２６ｂと接触してＺ方向に複数の第１内部電極１２６を電気的に連結し、第２内部電極１２７とは第３及び第４ビア離隔溝１２７ｃ、１２７ｄによって離隔した状態となり電気的に連結しない。
本実施形態では、第１及び第２内部電極１２６、１２７がキャパシタ本体１１０'の内側に離隔した位置に配置され、キャパシタ本体１１０'の四隅に主に発生するクラック及びディラミネーションを防止する効果を向上させることができる。
図１３ａ及び図１３ｂは、本発明の第５実施形態による積層型キャパシタにおいて、第１及び第２内部電極をそれぞれ示す平面図であり、図１４は、本発明の第５実施形態による積層型キャパシタの底面図である。
ここで、誘電体層１１１と第１～第４外部電極１３１'、１３２'、１３３、１３４の構造は、前述した第３実施形態と類似するので、重複を避けるために具体的な説明は省略する。
図１３ａ及び図１４を参照すると、第１及び第２ビア溝１２９ａ、１２９ｂは、キャパシタ本体１１０'の第５及び第６面５、６に誘電体層１１１の積層方向のＺ方向に沿って設けられ、第２内部電極１２９のＹ方向の両側のエッジの一部がそれぞれ除去されるように設けられる。
第３及び第４ビア溝１２８ａ、１２８ｂは、キャパシタ本体１１０'の第３及び第４面３、４に誘電体層１１１の積層方向のＺ方向に沿って設けられ、第１内部電極１２８のＸ方向の両側のエッジの一部がそれぞれ除去されるように設けられる。
このような第１～第４ビア溝１２９ａ、１２９ｂ、１２８ａ、１２８ｂに導電性物質を充填するか、またはキャスタレーションして第１～第４ビア電極１４１'、１４２'、１４３、１４４をそれぞれ形成する。
第２内部電極１２９は、キャパシタ本体１１０'の第３～第６面３、４、５、６から外部に露出し、Ｘ方向の両側のエッジに第３及び第４ビア離隔溝１２９ｃ、１２９ｄが設けられる。
第３及び第４ビア離隔溝１２９ｃ、１２９ｄは、第３及び第４ビア溝１２８ａ、１２８ｂとＺ方向においてオーバーラップする位置に配置され、第３及び第４ビア溝１２８ａ、１２８ｂと接触しないように第３及び第４ビア溝１２８ａ、１２８ｂより大きく設けられる。
第１内部電極１２８は、キャパシタ本体１１０'の第３～第６面３、４、５、６から外部に露出し、Ｙ方向の両側のエッジに第１及び第２ビア離隔溝１２８ｃ、１２８ｄが設けられる。
第１及び第２ビア離隔溝１２８ｃ、１２８ｄは、第１及び第２ビア溝１２９ａ、１２９ｂとＺ方向においてオーバーラップする位置に配置され、第１及び第２ビア溝１２９ａ、１２９ｂと接触しないように第１及び第２ビア溝１２９ａ、１２９ｂより大きく設けられる。
従って、第１及び第２ビア電極１４１'、１４２'は、第１及び第２ビア溝１２９ａ、１２９ｂと接触してＺ方向に複数の第２内部電極１２９を電気的に連結し、第１及び第２ビア離隔溝１２８ｃ、１２８ｄによって第１内部電極１２８とは離隔した状態となり電気的に連結しない。
第３及び第４ビア電極１４３、１４４は、第３及び第４ビア溝１２８ａ、１２８ｂと接触してＺ方向に複数の第１内部電極１２８を電気的に連結し、第３及び第４ビア離隔溝１２９ｃ、１２９ｄによって第２内部電極１２９とは離隔した状態となり電気的に連結しない。
第１及び第２外部電極１３１'、１３２'は、キャパシタ本体１１０'の第１面１にＸ方向に離隔して形成され、第３及び第４ビア電極１４３、１４４の下端部と接続する。
第３及び第４外部電極１３３、１３４は、キャパシタ本体１１０'の第１面１にＹ方向に離隔して形成され、第１及び第２ビア電極１４１'、１４２'の下端部と接続する。
そして、キャパシタ本体１１０'の第３～第６面３、４、５、６には絶縁部１５５が形成されることができる。このような絶縁部１５５は、第１及び第２内部電極１２８、１２９においてキャパシタ本体１１０'の第３～第６面３、４、５、６から外部に露出するエッジ、第１及び第２ビア電極１４１'、１４２'のキャパシタ本体１１０'の第３及び第４面３、４から外部に露出する部分、及び第３及び第４ビア電極１４３、１４４のキャパシタ本体１１０'の第５及び第６面５、６から外部に露出する部分をカバーして絶縁する役割を果たす。
＜積層型キャパシタの実装基板＞
図１５を参照すると、本実施形態による積層型キャパシタの実装基板は、積層型キャパシタ１００が実装される基板２１０と、基板２１０の上面にＸ方向に互いに離隔して配置される第１及び第２電極パッド２２１、２２２と、Ｙ方向に互いに離隔して配置される第３及び第４電極パッド２２３、２２４とを含む。
積層型キャパシタ１００は、第１及び第２外部電極１３１、１３２が第１及び第２電極パッド２２１、２２２上に接触して位置した状態で半田２３０によって固定され、第３及び第４外部電極１３３、１３４が第３及び第４電極パッド上に接触して位置した状態で半田２３０によって固定されて、基板２１０と電気的に連結することができる。
一方、図１５は、図１の積層型キャパシタを実装する形態で図示して説明しているが、本発明はこれに限定されず、他の実施形態の積層型キャパシタも類似した構造で基板に実装して、実装基板を構成することができる。
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１００、１００' 積層型キャパシタ
１１０、１１０' キャパシタ本体
１１１ 誘電体層
１２１ 第１内部電極
１２１ａ 第１ビア離隔溝
１２１ｂ 第２ビア離隔溝
１２２ 第２内部電極
１２２ａ 第１ビア溝
１２２ｂ 第２ビア溝
１４１ 第１ビア電極
１４２ 第２ビア電極
１４３、１４５ 第３ビア電極
１４４、１４６ 第４ビア電極
１３１～１３４ 第１～第４外部電極
１５１～１５５ 絶縁部
２１０ 基板
２２１～２２４ 第１～第４電極パッド
２３０ 半田

Claims (16)

  1. 誘電体層、前記誘電体層を挟んで交互に配置される複数の第１及び第２内部電極を含み、互いに対向する第１及び第２面、前記第１及び第２面と連結して互いに対向する第３及び第４面、第１及び第２面と連結して第３及び第４面と連結し、互いに対向する第５及び第６面を含み、前記第１内部電極の対向する端部が第３及び第４面から外部にそれぞれ露出するキャパシタ本体と、
    複数の前記第２内部電極を貫通して前記キャパシタ本体の第１面から外部に露出し、互いに離隔して配置される第１及び第２ビア電極と、
    前記キャパシタ本体の第３及び第４面に配置され、前記第１内部電極の対向する端部とそれぞれ接続する第１及び第２外部電極と、
    前記キャパシタ本体の第１面に互いに離隔して配置され、前記第１及び第２ビア電極の端部とそれぞれ接続する第３及び第４外部電極とを含み、
    前記キャパシタ本体は、前記誘電体層の積層方向に沿って形成され、前記第２内部電極の対向する端部の一部が除去されるように延長する第１及び第２ビア溝を含み、
    前記第１及び第２ビア溝に前記第１及び第２ビア電極がそれぞれ形成され、
    前記第２内部電極は、前記キャパシタ本体のエッジから離隔して配置され、
    前記第１内部電極は、前記第２内部電極の前記第１及び第２ビア溝の位置と対応する位置に前記第１及び第２ビア溝より大きく第１及び第２ビア離隔溝が設けられる、積層型キャパシタ。
  2. 前記第１及び第２外部電極が前記キャパシタ本体の第１面の一部まで延長する、請求項１に記載の積層型キャパシタ。
  3. 前記第１及び第２ビア電極が前記キャパシタ本体の第２面から外部に露出し、前記第３及び第４外部電極が前記キャパシタ本体の第２面にさらに配置され、前記第１及び第２ビア電極の他端部とそれぞれ接続する、請求項１または２に記載の積層型キャパシタ。
  4. 誘電体層、前記誘電体層を挟んで交互に配置される複数の第１及び第２内部電極を含み、互いに対向する第１及び第２面、前記第１及び第２面と連結して互いに対向する第３及び第４面、第１及び第２面と連結して第３及び第４面と連結し、互いに対向する第５及び第６面を含むキャパシタ本体と、
    複数の前記第２内部電極を貫通して前記キャパシタ本体の第１面から外部に露出し、前記第５面から前記第６面へと向かう方向において互いに離隔して配置される第１及び第２ビア電極と、
    複数の前記第１内部電極を貫通して前記キャパシタ本体の第１面から外部に露出し、前記第３面から前記第４面へと向かう方向において互いに離隔して配置される第３及び第４ビア電極と、
    前記キャパシタ本体の第１面に互いに離隔して配置され、前記第３及び第４ビア電極の端部とそれぞれ接続する第１及び第２外部電極と、
    前記キャパシタ本体の第１面に互いに離隔して配置され、前記第１及び第２ビア電極の端部とそれぞれ接続する第３及び第４外部電極とを含み、
    前記キャパシタ本体は、前記誘電体層の積層方向に沿って形成され、前記第２内部電極の対向する端部の一部が除去されるように延長する第１及び第２ビア溝を含み、第３及び第４面に前記誘電体層の積層方向に沿って設けられ、前記第１内部電極の対向する端部の一部が除去されるように第３及び第４ビア溝が設けられ、
    前記第１～第４ビア溝に前記第１～第４ビア電極がそれぞれ配置され、
    前記第２内部電極は、前記キャパシタ本体のエッジから離隔して配置され、前記第３及び第４ビア溝とオーバーラップしないように配置され、
    それぞれの前記第１内部電極は、対向する端部が前記キャパシタ本体の第３及び第４面から外部に露出し、前記第２内部電極の前記第１及び第２ビア溝の位置と対応する位置に前記第１及び第２ビア溝より大きく第１及び第２ビア離隔溝が設けられ、
    前記キャパシタ本体の第３及び第４面に配置される絶縁部をさらに含む、積層型キャパシタ。
  5. 誘電体層、前記誘電体層を挟んで交互に配置される複数の第１及び第２内部電極を含むキャパシタ本体と、
    前記キャパシタ本体の少なくとも一面に配置され、前記第１内部電極と電気的に連結される第１及び第２外部電極と、
    前記キャパシタ本体の少なくとも一面に配置され、前記第２内部電極と電気的に連結される第３及び第４外部電極とを含み、
    前記キャパシタ本体は、前記キャパシタ本体内で互いに離隔する第１及び第２ビア電極を含み、
    前記第１内部電極は、互いに対向して配置される前記キャパシタ本体の二つの面に延長して露出し、
    前記第２内部電極は、前記キャパシタ本体のエッジから離隔して配置され、
    前記第２内部電極は前記第１及び第２ビア電極と接続し、
    前記第１内部電極は、前記第１及び前記第２ビア電極に対応する位置に、前記第１内部電極を前記第１及び前記第２ビア電極に電気的に連結させない第１及び第２ビア離隔溝を含み、
    前記第３及び第４外部電極は、互いに離隔して前記キャパシタ本体の同一の面に配置され、前記第１及び第２ビア電極の端部とそれぞれ接続する、積層型キャパシタ。
  6. 前記第１及び第２ビア電極が前記キャパシタ本体の互いに異なる外面に配置される、請求項５に記載の積層型キャパシタ。
  7. 前記キャパシタ本体は、前記第３及び第４外部電極が配置される面と隣接した複数の側面を含み、
    前記第１及び第２ビア電極が前記キャパシタ本体の各側面から離隔される、請求項５に記載の積層型キャパシタ。
  8. 前記キャパシタ本体は前記キャパシタ本体内で互いに離隔される第３及び第４ビア電極を含み、
    前記第１内部電極は前記第３及び第４ビア電極と接続し、
    前記第１、第２、第３及び第４外部電極が前記キャパシタ本体の同一の面に互いに離隔して配置され、前記第１及び第２外部電極が前記第３及び第４ビア電極の端部とそれぞれ接続する、請求項５から請求項７の何れか一項に記載の積層型キャパシタ。
  9. 前記第１、第２、第３及び第４ビア電極が前記キャパシタ本体の互いに異なる外面に配置される、請求項５または６に記載の積層型キャパシタ。
  10. 誘電体層、前記誘電体層を挟んで交互に配置される複数の第１及び第２内部電極を含むキャパシタ本体を含み、
    前記キャパシタ本体は、前記キャパシタ本体内に配置され、前記第２内部電極とそれぞれ接続する第１及び第２ビア電極を含み、前記第１及び第２ビア電極は前記誘電体層の積層方向と直交する第１方向に沿って互いに離隔し、
    前記第１内部電極は前記第１内部電極とそれぞれ接続する第１及び第２導電体によって互いに連結し、前記第１及び第２導電体は、前記誘電体層の積層方向と前記第１方向に対して直交する第２方向に沿って互いに離隔し、
    前記第１内部電極が第２方向に沿って互いに対向して配置される前記キャパシタ本体の二つの面に延長して露出し、
    前記第２内部電極は、前記キャパシタ本体のエッジから離隔して配置され、
    前記第１内部電極は、前記第１及び前記第２ビア電極に対応する位置に、前記第１内部電極を前記第１及び前記第２ビア電極に電気的に連結させない第１及び第２ビア離隔溝を含む、
    積層型キャパシタ。
  11. 前記第１及び第２導電体が第２方向に沿って互いに対向して配置される前記キャパシタ本体の二つの面に配置される第１及び第２外部電極となる、請求項１０に記載の積層型キャパシタ。
  12. 前記第１及び第２導電体は、前記キャパシタ本体内に配置される第３及び第４ビア電極となり、前記第１内部電極とそれぞれ接続し、
    前記第３及び第４ビア電極が前記誘電体層の積層方向と直交する第２方向に沿って互いに離隔される、請求項１０に記載の積層型キャパシタ。
  13. 前記第３及び第４ビア電極が第２方向に沿って互いに対向して配置される前記キャパシタ本体の二つの面に配置される、請求項１２に記載の積層型キャパシタ。
  14. 前記第１及び第２ビア電極が第１方向に沿って互いに対向して配置された前記キャパシタ本体の二つの面に配置される、請求項１０から請求項１３の何れか一項に記載の積層型キャパシタ。
  15. 前記第１及び第２ビア電極が第１及び第２方向に沿って互いに対向して配置された前記キャパシタ本体の面から離隔するように前記キャパシタ本体内に配置される、請求項１０から請求項１３の何れか一項に記載の積層型キャパシタ。
  16. 互いに離隔して配置される第１～第４電極パッドを有する基板と、
    前記第１～第４電極パッドに第１～第４外部電極がそれぞれ接続して前記基板上に実装される請求項１から請求項１５の何れか一項に記載の積層型キャパシタと、を含む、積層型キャパシタの実装基板。
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