KR102595463B1

KR102595463B1 - 전자 부품

Info

Publication number: KR102595463B1
Application number: KR1020180021088A
Authority: KR
Inventors: 김호윤; 최재열; 손수환
Original assignee: 삼성전기주식회사
Priority date: 2018-02-22
Filing date: 2018-02-22
Publication date: 2023-10-30
Also published as: KR20190101126A; US20190259539A1; US10593484B2; JP7159776B2; CN110189915A; US20190355525A1; CN115527771A; CN110189915B; JP2019145771A; US10707023B2

Abstract

본 발명은, 다행다열로 적층되고, 제1 방향의 양단에 외부 전극을 가지는 복수의 2캡형 적층 커패시터; 및 바디와 연결부를 포함하는 기판; 을 포함하고, 상기 연결부는, 상기 바디의 상면에 제1 방향으로 이격되게 배치되고 상기 적층 커패시터의 양극 외부 전극이 실장되는 복수의 양극 랜드 패턴; 상기 바디의 상면에 상기 양극 랜드 패턴과 제1 방향으로 번갈아 배치되고, 상기 적층 커패시터의 음극 외부 전극이 실장되는 복수의 음극 랜드 패턴; 상기 바디의 하면에 제1 방향으로 이격되게 형성되는 양극 및 음극 단자 패턴; 상기 복수의 양극 랜드 패턴을 상기 양극 단자 패턴과 연결하는 양극 연결부; 및 상기 복수의 음극 랜드 패턴을 상기 음극 단자 패턴과 연결하는 음극 연결부; 를 포함하는 전자 부품을 제공한다.

Description

전자 부품{ELECTROIC COMPONENTS}

본 발명은 전자 부품에 관한 것이다.

적층형 커패시터는 유기물과 무기물이 복합된 얇은 두께의 시트를 복수 개 적층하여 절단한 후 가소 및 소성의 과정을 거쳐 제조된다.

따라서, 제품의 크기가 커질수록 절단이 어려워지며 절단시 제품에 가해지는 스트레스도 커지게 된다.

또한 가소 및 소성 과정에서도 제품의 사이즈가 커질수록 내부 깊숙한 곳의 유기물의 소진(burnout)과 소성에 어려움이 발생한다.

이로 인해 일정 수준 이상으로 제품이 커지게 되면 제조 공정에서 어려움이 발생하고 전왜성 센터 크랙(center crack) 및 엣지(edge)의 휨 크랙 등이 발생하여 제품의 신뢰성과 불량률이 나빠지는 문제가 있다.

한편, 최근 산업 및 전장용 전자 부품의 증가에 따라 대용량, 고전압 및 고신뢰성을 원하는 대형 사이즈의 전자 부품의 수요가 늘어나는 추세이다.

이에 적층형 커패시터를 복수 개 적층하되 제조 공정이 용이하면서 제품의 신뢰성 및 불량률을 일정 수준 확보할 수 있는 방안이 요구되고 있다.

국내등록특허 10-1031111 일본공개특허 2012-43947

본 발명의 목적은, 적층형 커패시터를 복수 개 적층하되 제조 공정이 용이하고 대용량을 확보할 수 있으면서 제품의 신뢰성 및 불량률을 일정 수준으로 확보할 수 있는 전자 부품을 제공하는데 있다.

본 발명의 일 측면은, 다행다열로 적층되고, 제1 방향의 양단에 외부 전극을 가지는 복수의 2캡형 적층 커패시터; 및 바디와 연결부를 포함하는 기판; 을 포함하고, 상기 연결부는, 상기 바디의 상면에 제1 방향으로 이격되게 배치되고 상기 적층 커패시터의 양극 외부 전극이 실장되는 복수의 양극 랜드 패턴; 상기 바디의 상면에 상기 양극 랜드 패턴과 제1 방향으로 번갈아 배치되고, 상기 적층 커패시터의 음극 외부 전극이 실장되는 복수의 음극 랜드 패턴; 상기 바디의 하면에 제1 방향으로 이격되게 형성되는 양극 및 음극 단자 패턴; 상기 복수의 양극 랜드 패턴을 상기 양극 단자 패턴과 연결하는 양극 연결부; 및 상기 복수의 음극 랜드 패턴을 상기 음극 단자 패턴과 연결하는 음극 연결부; 를 포함하는 전자 부품을 제공한다.

본 발명의 일 실시 예에서, 상기 양극 랜드 패턴 중 하나는 상기 바디의 제1 방향의 제1 엣지(edge)를 통해 노출되고, 상기 음극 랜드 패턴 중 하나는 상기 바디의 상기 제1 엣지와 대향하는 제2 엣지를 통해 노출되고, 상기 양극 단자 패턴은 상기 바디의 제1 방향의 제3 엣지를 통해 노출되고, 상기 음극 단자 패턴은 상기 바디의 상기 제3 엣지와 대향하는 제4 엣지를 통해 노출되고, 상기 양극 연결부 중 하나는 상기 바디의 제1 방향의 제1 면에 형성되는 양극 연결 패턴이고, 상기 음극 연결부 중 하나는 상기 바디의 제1 면과 제1 방향으로 대향하는 제2 면에 형성되는 음극 연결 패턴일 수 있다.

본 발명의 일 실시 예에서, 상기 양극 및 음극연결 패턴은 상기 바디의 제1 및 제2 면에 복수의 홈을 형성하고, 상기 복수의 홈에 각각 형성될 수 있다.

본 발명의 일 실시 예에서, 상기 양극 연결부는 상기 기판에 두께 방향으로 형성되는 적어도 하나 이상의 양극 비아 전극과 적어도 하나 이상의 양극 도전층을 포함하고, 상기 음극 연결부는 상기 기판에 두께 방향으로 형성되는 적어도 하나 이상의 음극 비아 전극과 적어도 하나 이상의 음극 도전층을 포함할 수 있다.

본 발명의 일 실시 예에서, 복수의 적층 커패시터의 인접한 외부 전극이 서로 연결되어 하나의 커패시터 블록을 이루고, 상기 커패시터 블록 복수 개가 기판 위에 다행다열로 적층될 수 있다.

본 발명의 일 실시 예에서, 상기 커패시터 블록은 서로 인접한 적층 커패시터의 외부 전극 사이에 접합부가 형성될 수 있다.

본 발명의 일 실시 예에서, 상기 커패시터 블록과 상기 기판 사이에 도전성 접합층이 형성될 수 있다.

또한, 상기 도전성 접합층은 플럭스 또는 솔더일 수 있다.

본 발명의 일 실시 예에서, 상기 양극 랜드 패턴은, 상기 바디의 제1 방향의 제1 엣지(edge)를 통해 노출되는 제1 양극 랜드 패턴과, 상기 바디의 상면에 제1 방향으로 이격되게 배치되는 제2 양극 랜드 패턴을 포함하고, 상기 음극 랜드 패턴은, 상기 바디의 상기 제1 엣지와 대향하는 제2 엣지를 통해 노출되는 제1 음극 랜드 패턴과, 상기 바디의 상면에 상기 제1 및 제2 양극 랜드 패턴 사이에 배치되는 제2 음극 랜드 패턴을 포함하고, 상기 양극 단자 패턴은, 상기 바디의 제1 방향의 제3 엣지를 통해 노출되는 제1 바디부와, 상기 제1 바디부에서 제2 양극 랜드 패턴과 대응하는 위치까지 연장되는 적어도 하나 이상의 제1 연장부를 포함하고, 상기 음극 단자 패턴은, 상기 바디의 상기 제3 엣지와 대향하는 제4 엣지를 통해 노출되는 제2 바디부와, 상기 제2 바디부에서 제2 음극 랜드 패턴과 대응하는 위치까지 연장되는 적어도 하나 이상의 제2 연장부를 포함하고, 상기 양극 연결부는, 상기 바디의 제1 방향의 제1 면에 형성되어 제1 양극 랜드 패턴과 상기 제1 바디부를 연결하는 양극 연결 패턴과, 상기 제2 양극 랜드 패턴과 제1 연장부를 연결하는 제1 비아 전극을 포함하고, 상기 음극 연결부는, 상기 바디의 제1 면과 제1 방향으로 대향하는 제2 면에 형성되어 제1 음극 랜드 패턴과 상기 제2 바디부를 연결하는 음극 연결 패턴과, 제2 음극 랜드 패턴과 제2 연장부를 연결하는 제2 비아 전극을 포함하고, 상기 적층 커패시터는, 제1 외부 전극이 상기 제1 및 제2 양극 랜드 패턴에 실장되고, 제2 외부 전극이 상기 제1 및 제2 음극 랜드 패턴에 실장될 수 있다.

본 발명의 일 실시 예에서, 상기 전자 부품은, 복수의 적층 커패시터의 상부를 커버하도록 형성되는 절연층을 더 포함할 수 있다.

본 발명의 일 실시 예에서, 상기 적층 커패시터는, 길이방향의 양면을 통해 번갈아 노출되도록 적층되는 제1 및 제2 내부 전극을 포함하는 커패시터 바디를 포함하고, 상기 제1 및 제2 내부 전극이 상기 제1 및 제2 외부 전극과 각각 접속될 수 있다.

본 발명의 일 실시 예에서, 상기 적층 커패시터는, 상기 제1 및 제2 외부 전극 상에 제1 및 제2 도금층이 각각 형성될 수 있다.

또한, 상기 제1 및 제2 도금층은 주석(Sn) 도금층일 수 있다.

본 발명의 목적은, 적층형 커패시터를 복수 개 병렬 연결로 적층하되 제조 공정이 용이하고 대용량을 구현할 수 있으면서 제품의 신뢰성 및 불량률을 일정 수준으로 확보할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시 형태에 따른 전자 부품에 적용되는 적층 커패시터를 개략적으로 도시한 사시도이다.
도 2는 도 1의 I-I’선 단면도이다.
도 3은 도 1에서 바디의 분리사시도이다.
도 4는 본 발명의 일 실시 형태에 따른 전자 부품의 사시도이다.
도 5는 도 4의 X-Z 단면도이다.
도 6은 도 4의 전자 부품의 기판의 정면도이다.
도 7은 도 4의 전자 부품의 기판의 배면도이다.
도 8은 본 발명의 다른 실시 형태에 따른 전자 부품의 사시도이다.
도 9은 도 8의 전자 부품의 기판의 정면도이다.
도 10은 도 8의 전자 부품의 기판의 배면도이다.
도 11은 도 8의 전자 부품에서 상측에 절연층이 더 형성된 것을 도시한 사시도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.

본 발명의 실시 예들을 명확하게 설명하기 위해 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 적층형 커패시터에서 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.

또한, 본 실시 형태에서는 설명의 편의를 위해 바디의 Z 방향으로 서로 마주보는 면을 제1 및 제2 면으로 설정하고, X방향으로 서로 마주보는 면을 제3 및 제4 면으로 설정하여 설명하기로 한다.

적층 커패시터

도 1은 본 발명의 일 실시 형태에 따른 전자 부품의 적층 커패시터를 개략적으로 도시한 사시도이고, 도 2는 도 1의 I-I’선 단면도이고, 도 3은 도 1에서 바디의 분리사시도이다.

도 1 내지 도 3을 참조하면, 본 실시 형태의 적층 커패시터(100)는, 커패시터 바디(110) 및 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.

커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성하여 형성되며, 이때 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수는 다양하게 변경될 수 있으며, 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.

또한, 커패시터 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

또한, 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브영역(115)과, 상하 마진부로서 액티브영역(115)의 상하에 각각 배치된 상부 및 하부 커버(112, 113)를 포함할 수 있다.

액티브영역(115)은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 Z방향으로 반복적으로 적층하여 형성될 수 있다.

이때, 유전체층(111)의 두께는 적층형 커패시터(101)의 용량 설계에 맞추어 임의로 변경할 수 있다.

또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO₃)계 또는 티탄산스트론튬(SrTiO₃)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 액티브영역(115)의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.

상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브영역(115)의 상하에 각각 두께 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다.

이때, 상기 도전성 페이스트에 포함되는 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

또한, 상기 도전성 페이스트의 인쇄 방법은 예컨대 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

제1 및 제2 내부 전극(121, 122)은, 커패시터 바디(110) 내에서, 유전체층(111)의 적층 방향을 따라 서로 대향되게 번갈아 적층될 수 있다.

이에 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 바디(110)의 X 방향의 양면을 통해 번갈아 노출되도록 배치될 수 있다. 이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.

또한, 제1 및 제2 내부 전극(121, 122)은 바디(110)의 X방향의 양면을 통해 번갈아 노출된 부분이 제1 및 제2 외부 전극(131, 132)의 후술하는 제1 및 제2 접속부와 각각 기계적으로 접촉되어 각각 제1 및 제2 외부 전극(131, 132)과 전기적으로 접속될 수 있다.

따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되며, 이때 적층 커패시터(101)의 정전 용량은 액티브영역(115)에서 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.

또한, 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있다.

제1 및 제2 외부 전극(131, 132)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있다.

이때, 상기 도전성 금속은 예컨대 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

이러한 제1 및 제2 외부 전극(131, 132)은 제1 및 제2 접속부(131a, 132a)와 제1 및 제2 밴드부(131b, 132b)를 포함할 수 있다.

제1 및 제2 접속부(131a, 132a)는 바디(110)의 X 방향의 양면에 각각 배치된 부분이고, 제1 및 제2 밴드부(131b, 132b)는 제1 및 제2 접속부(131a, 132a)에서 바디(110)의 실장 면인 하면의 일부까지 연장되게 형성되는 부분이다.

이때, 제1 및 제2 밴드부(131b, 132b) 는 바디(110)의 상면 및 Y 방향의 양면의 일부 중 적어도 한 면까지 더 연장되게 형성될 수 있다.

또한, 본 실시 형태에서는 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)가 제1 및 제2 접속부(131a, 132a)에서 바디(110)의 상면 및 Y 방향의 양면의 일부까지 모두 연장되어 바디(110)의 양 단부를 모두 덮도록 형성된 것으로 도시하여 설명하고 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다.

전자 부품

도 4는 본 발명의 일 실시 형태에 따른 전자 부품의 사시도이고, 도 5는 도 4의 X-Z 단면도이고, 도 6은 도 4의 전자 부품에서 기판의 평면도이고, 도 7은 도 4의 전자 부품에서 기판의 배면도이다.

도 4 내지 도 7을 참조하면, 본 발명의 일 실시 형태에 따른 전자 부품(1)은, 복수의 2캡형 적층 커패시터(100) 및 상면에 복수의 적층 커패시터(100)가 다행다열로 적층되고 바디(210)와 연결부를 포함하는 기판(200)을 포함한다.

적층 커패시터(100)는 X 방향의 양면을 통해 번갈아 노출되도록 적층되는 제1 및 제2 내부 전극(121, 122)을 포함하는 바디(110)를 포함하고, 제1 및 제2 내부 전극(121, 122)은 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.

또한, 적층 커패시터(100)는 제1 및 제2 외부 전극(131, 132) 상에 제1 및 제2 도금층이 각각 형성될 수 있다.

이때, 상기 제1 및 제2 도금층은 주석(Sn) 도금층으로 이루어질 수 있다.

본 실시 형태에서는, 적층 커패시터(100) 복수 개를 병렬로 가깝게 나열하고, 인접한 외부 전극 사이에 플럭스(flux) 등으로 된 접합부(241)가 형성되고, 이 접합부(241)에 의해 서로 연결되어 복수의 적층 커패시터(100)가 하나의 커패시터 블록(block: 101)를 이룰 수 있다.

본 실시 형태에서는, Y방향으로 3개의 적층 커패시터(100)를 접합부(241)로 접합하여 하나의 커패시터 블록(101)을 형성하고 있지만, 본 발명이 커패시터 블록의 개수를 3개로 제한하는 것은 아니다.

본 발명의 전자 부품(1)은 기판(200) 위에 SMT 설비를 이용하여 다행다열로 복수의 커패시터 블록(101)이 적층되는 구조가 될 수 있다.

본 실시 형태에서는 전자 부품(1)이 1×2×2(X×Y×Z)의 커패시터 블록(101) 배열로 배치되는 것으로 도시하여 설명하고 있지만, 본 발명이 반드시 이에 한정되는 것은 아니다.

이때, 기판(200)과 커패시터 블록(101) 사이에 도전성 접합층(251)이 형성될 수 있다.

이러한 도전성 접합층(251)은 플럭스 또는 솔더일 수 있다.

그리고, 커패시터 블록(101)이 적층된 기판(200)은 리플로우(reflow)에 투입하여 도금층 확장 또는 솔더 용융에 의해 커패시터 블록(101)과 기판(200)이 단단히 고정될 수 있도록 한다.

이렇게 전자 부품(1)을 목수의 적층 커패시터(100)를 2행x2열 이상으로 적층하여 구성하는 경우, 적층 커패시터(100)들의 병렬 연결을 위해 하측의 기판(200)에서 모든 적층 커패시터(100)가 병렬 연결이 되도록 회로 설계가 필요하다.

이하, 이러한 회로 설계를 위한 기판(200)의 연결부에 대해 상세히 설명한다.

상기 연결부는 복수의 양극 랜드 패턴(211a, 214)과 복수의 음극 랜드 패턴(212a, 213), 양극 및 음극 단자 패턴(211c, 212c) 및 양극 및 음극 연결부를 각각 포함한다.

또한, 상기 연결부는 도전성 페이스트에 의해 형성될 수 있다.

또한, 상기 연결부는 표면에 니켈(Ni)/주석(Sn) 도금층 등의 도금층이 형성될 수 있다.

복수의 양극 랜드 패턴(211a, 214)은 바디(210)의 상면에 X방향으로 이격되게 배치되고, 적층 커패시터(100)의 양극인 제1 외부 전극(131)이 실장된다.

이때, 양극 랜드 패턴(211a) 중 하나는 바디(210)의 X방향의 제1 엣지(edge)를 통해 노출된다. 그리고 다른 하나의 양극 랜드 패턴(214)은 제1 엣지로부터 X방향으로 이격된 위치에 배치된다.

복수의 음극 랜드 패턴(212a)은 바디(210)의 상면에 양극 랜드 패턴(211a, 214)과 X방향으로 번갈아 이격되게 배치되고, 적층 커패시터(100)의 음극인 제2 외부 전극(132)이 실장된다.

이때, 음극 랜드 패턴(212a) 중 하나는 바디(210)의 상기 제1 엣지와 대향하는 X방향의 제2 엣지를 통해 노출된다. 그리고, 다른 하나의 음극 랜드 패턴(213)은 제2 엣지로부터 X방향으로 이격된 위치에 배치되고, 양극 랜드 패턴(211a, 214) 사이에 배치된다.

양극 및 음극 단자 패턴(211c, 212c)은 바디(210)의 하면에 X방향으로 서로 이격되게 형성된다.

이러한 양극 및 음극 단자 패턴(211c, 212c)은 외부 장치에 실장하기 위한 단자로서의 역할을 할 수 있다.

이때, 양극 단자 패턴(211c)은 바디(210)의 X방향의 제3 엣지를 통해 노출되고, 음극 단자 패턴(212c)은 바디(210)의 상기 제3 엣지와 대향하는 X방향의 제4 엣지를 통해 노출된다.

상기 양극 연결부는 복수의 양극 랜드 패턴(211a, 214)을 양극 단자 패턴(211c)과 연결하는 역할을 한다.

이러한 양극 연결부는 바디(210)의 X방향의 제1 면에 형성되는 양극 연결 패턴(211b)과, 기판(200)의 바디(210) 내부에 Z방향으로 형성되는 적어도 하나 이상의 양극 비아 전극(232)과 양극 비아 전극(232)들을 서로 연결하기 위한 적어도 하나 이상의 양극 도전층(234)을 포함할 수 있다.

또한, 양극 연결 패턴(211b)은 바디(210)의 X방향의 제1 면에 복수의 홈(221)을 형성하고, 복수의 홈(221)에 각각 형성될 수 있다.

상기 음극 연결부는 복수의 음극 랜드 패턴(212a, 213)을 음극 단자 패턴(212c)과 연결하는 역할을 한다.

이러한 음극 연결부는 바디(210)의 상기 제1 면과 X방향으로 대향하는 제2 면에 형성되는 음극 연결 패턴(212b)과, 기판(200)의 바디(210) 내부에 Z방향으로 형성되는 적어도 하나 이상의 음극 비아 전극(231)과 음극 비아 전극(231)들을 서로 연결하기 위한 적어도 하나 이상의 음극 도전층(233)을 포함할 수 있다.

또한, 음극 연결 패턴(212b)은 바디(210)의 X방향의 제2 면에 복수의 홈(222)을 형성하고, 복수의 홈(222)에 각각 형성될 수 있다.

이러한 구조에 따르면, 적층 커패시터(100)의 제1 외부 전극(131)들은 양극 랜드 패턴(211a)과 양극 연결 패턴(211b)을 통해 양극 단자 패턴(211c)으로 연결되거나 또는 양극 랜드 패턴(214)과 양극 비아 전극(232) 및 양극 도전층(234)을 통해 양극 단자 패턴(211c)으로 연결된다.

그리고, 적층 커패시터(100)의 제2 외부 전극(132)들은 음극 랜드 패턴(212a)과 음극 연결 패턴(212b)을 통해 음극 단자 패턴(212c)으로 연결되거나 또는 음극 랜드 패턴(213)과 음극 비아 전극(231) 및 음극 도전층(233)을 통해 음극 단자 패턴(212c)으로 연결된다.

위와 같이 구성된 전자 부품은 적층 커패시터 하나의 용량 x 적층 커패시터의 총 개수로 산정한 값과 동일한 용량이 측정되는바, 용량손실 없이 종래의 대형 적층형 커패시터와 동일한 실장 패드(Pad)를 사용할 수 있는 이점이 있다.

따라서, 본 실시 형태의 전자 부품(1)은 제작이 용이하고 수율이 높은 사이즈의 적층 커패시터 여러 개를 적층하여 이루어지기 때문에 4532 사이즈 이상의 초대형 및 대용량 제품으로 제작할 수 있는 이점이 있다.

변형 예

도 8은 본 발명의 다른 실시 형태에 따른 전자 부품의 사시도이고, 도 9은 도 8의 전자 부품의 기판의 정면도이고, 도 10은 도 8의 전자 부품의 기판의 배면도이다.

도 8 내지 도 10을 참조하면, 본 실시 형태의 전자 부품은, 양극 랜드 패턴이, 바디(210)의 X방향의 제1 엣지(edge)를 통해 노출되는 제1 양극 랜드 패턴(311a)과, 바디(310)의 상면에 X방향으로 이격되게 배치되는 제2 양극 랜드 패턴(314)을 포함한다.

또한, 음극 랜드 패턴은, 바디(310)의 상기 제1 엣지와 대향하는 제2 엣지를 통해 노출되는 제2 양극 랜드 패턴(312a)과, 바디(310)의 상면에서 제1 및 제2 양극 랜드 패턴(311a, 314) 사이에 배치되는 제2 음극 랜드 패턴을 포함한다.

또한, 양극 단자 패턴은, 바디(310)의 X방향의 제3 엣지를 통해 노출되는 제1 바디부(311c)와, 제1 바디부(311c)에서 바디(310)의 하면 중 제2 양극 랜드 패턴(314)과 Z방향으로 대응하는 위치까지 연장되는 적어도 하나 이상의 제1 연장부(311d)를 포함한다.

이때, 제1 연장부(311d)는 Y방향으로 복수 개가 이격되게 배치될 수 있다.

또한 음극 단자 패턴은, 바디의 상기 제3 엣지와 대향하는 X방향의 제4 엣지를 통해 노출되는 제2 바디부(312c)와, 제2 바디부(312c)에서 바디(310)의 하면 중 제2 음극 랜드 패턴(313)과 Z방향으로 대응하는 위치까지 연장되는 적어도 하나 이상의 제2 연장부(312d)를 포함한다.

이때, 제2 연장부(312d)는 Y방향으로 복수 개가 이격되게 배치될 수 있다.

또한, 양극 연결부는, 바디(310)의 X방향의 제1 면에 형성되어 제1 양극 랜드 패턴(311a)과 제1 바디부(311c)를 연결하는 양극 연결 패턴(311b)과, 제2 양극 랜드 패턴(314)과 제1 연장부(311d)를 연결하는 제1 비아 전극(316)을 포함한다.

또한, 음극 연결부는, 바디(310)의 제1 면과 X방향으로 대향하는 제2 면에 형성되어 제1 음극 랜드 패턴(312a)과 제2 바디부(312c)를 연결하는 음극 연결 패턴(312b)과, 제2 음극 랜드 패턴(313)과 제2 연장부(312d)를 연결하는 제2 비아 전극(315)을 포함한다.

이때, 적층 커패시터(100)는, 제1 외부 전극(131)이 제1 및 제2 양극 랜드 패턴(311a, 314)에 실장되고, 제2 외부 전극(132)은 제1 및 제2 음극 랜드 패턴(312a, 313)에 실장된다.

이러한 구조에 따르면, 적층 커패시터(100)의 제1 외부 전극(131)들은, 제1 양극 랜드 패턴(311a)과 양극 연결 패턴(311b)을 통해 양극 단자 패턴의 제1 바디부(311c)로 연결되고, 제2 양극 랜드 패턴(314)과 제1 비아 전극(316)을 통해 양극 단자 패턴의 제1 연장부(311d)로 연결된다.

그리고, 적층 커패시터(100)의 제2 외부 전극(132)들은, 제2 음극 랜드 패턴(312a)과 음극 연결 패턴(312b)을 통해 음극 단자 패턴의 제2 바디부(312c)로 연결되고, 제2 음극 랜드 패턴(313)과 제2 비아 전극(315)을 통해 음극 단자 패턴의 제2 연장부(312d)로 연결된다.

한편, 도 11에서와 같이, 복수의 적층 커패시터(100)의 상부를 커버하도록 절연층(400)이 형성될 수 있다.

이러한 절연층(400)은 복수의 적층 커패시터(100)의 상부를 평평하게 커버함으로써 SMT(surface mounting technology: 표면실장기술) 픽업시 픽업 미스(miss) 불량을 방지할 수 있고, 상부에 인접한 기타 부품과의 쇼트를 방지하는 역할을 할 수 있다.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.

1 ; 전자 부품
100 ; 적층 커패시터
101 ; 커패시터 블록
110 ; 바디
111 ; 유전체층
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 제1 및 제2 외부 전극
131a, 132a ; 제1 및 제2 접속부
131b, 132b ; 제1 및 제2 밴드부
200, 300 ; 기판
210, 310 ; 바디
211a, 214 ; 양극 랜드 패턴
212a, 213 ; 음극 랜드 패턴
211b, 212b ; 양극 및 음극 연결 패턴
232, 231 ; 양극 및 음극 비아 전극
234, 233 ; 양극 및 음극 도전층
400 ; 절연층

Claims

다행다열로 적층되고, 제1 방향의 양단에 외부 전극을 가지는 복수의 2캡형 적층 커패시터; 및
바디와 연결부를 포함하는 기판; 을 포함하고,
상기 연결부는,
상기 바디의 상면에 제1 방향으로 이격되게 배치되고 상기 적층 커패시터의 양극 외부 전극이 실장되는 복수의 양극 랜드 패턴;
상기 바디의 상면에 상기 양극 랜드 패턴과 제1 방향으로 번갈아 배치되고, 상기 적층 커패시터의 음극 외부 전극이 실장되는 복수의 음극 랜드 패턴;
상기 바디의 하면에 제1 방향으로 이격되게 형성되는 양극 및 음극 단자 패턴;
상기 복수의 양극 랜드 패턴을 상기 양극 단자 패턴과 연결하는 양극 연결부; 및
상기 복수의 음극 랜드 패턴을 상기 음극 단자 패턴과 연결하는 음극 연결부; 를 포함하고,
상기 양극 랜드 패턴 중 하나는 상기 바디의 제1 방향의 제1 엣지(edge)를 통해 노출되는 제1 양극 랜드 패턴이고,
상기 음극 랜드 패턴 중 하나는 상기 바디의 상기 제1 엣지와 대향하는 제2 엣지를 통해 노출되는 제1 음극 랜드 패턴이고,
상기 양극 단자 패턴은 상기 바디의 제1 방향의 제3 엣지를 통해 노출되고,
상기 음극 단자 패턴은 상기 바디의 상기 제3 엣지와 대향하는 제4 엣지를 통해 노출되고,
상기 양극 연결부 중 하나는 상기 바디의 제1 방향의 제1 면에 형성되는 양극 연결 패턴이고,
상기 음극 연결부 중 하나는 상기 바디의 제1 면과 제1 방향으로 대향하는 제2 면에 형성되는 음극 연결 패턴인 전자 부품.
삭제
제1항에 있어서,
상기 양극 및 음극연결 패턴은 상기 바디의 제1 및 제2 면에 복수의 홈을 형성하고, 상기 복수의 홈에 각각 형성되는 전자 부품.
제1항에 있어서,
상기 양극 연결부는 상기 기판에 두께 방향으로 형성되는 적어도 하나 이상의 양극 비아 전극과 적어도 하나 이상의 양극 도전층을 포함하고,
상기 음극 연결부는 상기 기판에 두께 방향으로 형성되는 적어도 하나 이상의 음극 비아 전극과 적어도 하나 이상의 음극 도전층을 포함하는 전자 부품.
제1항에 있어서,
복수의 적층 커패시터의 인접한 외부 전극이 서로 연결되어 하나의 커패시터 블록을 이루고, 상기 커패시터 블록 복수 개가 기판 위에 다행다열로 적층되는 전자 부품.
제5항에 있어서,
상기 커패시터 블록은 서로 인접한 적층 커패시터의 외부 전극 사이에 접합부가 형성되는 전자 부품.
제5항에 있어서,
상기 커패시터 블록과 상기 기판 사이에 도전성 접합층이 형성되는 전자 부품.
제7항에 있어서,
상기 도전성 접합층이 플럭스 또는 솔더인 전자 부품.
제1항에 있어서,
상기 양극 랜드 패턴은, 상기 제1 양극 랜드 패턴과 상기 바디의 상면에 제1 방향으로 이격되게 배치되는 제2 양극 랜드 패턴을 더 포함하고,
상기 음극 랜드 패턴은, 상기 바디의 상면에 상기 제1 및 제2 양극 랜드 패턴 사이에 배치되는 제2 음극 랜드 패턴을 더 포함하고,
상기 양극 단자 패턴은, 상기 바디의 제1 방향의 제3 엣지를 통해 노출되는 제1 바디부와, 상기 제1 바디부에서 제2 양극 랜드 패턴과 대응하는 위치까지 연장되는 적어도 하나 이상의 제1 연장부를 포함하고,
상기 음극 단자 패턴은, 상기 바디의 상기 제3 엣지와 대향하는 제4 엣지를 통해 노출되는 제2 바디부와, 상기 제2 바디부에서 제2 음극 랜드 패턴과 대응하는 위치까지 연장되는 적어도 하나 이상의 제2 연장부를 포함하고,
상기 양극 연결부는 상기 제2 양극 랜드 패턴과 제1 연장부를 연결하는 제1 비아 전극을 더 포함하고, 상기 양극 연결 패턴은 상기 제1 양극 랜드 패턴과 상기 제1 바디부를 연결하고,
상기 음극 연결부는 상기 제2 음극 랜드 패턴과 제2 연장부를 연결하는 제2 비아 전극을 더 포함하고, 상기 음극 연결 패턴은 상기 제1 음극 랜드 패턴과 상기 제2 바디부를 연결하고,
상기 적층 커패시터는, 제1 외부 전극이 상기 제1 및 제2 양극 랜드 패턴에 실장되고, 제2 외부 전극이 상기 제1 및 제2 음극 랜드 패턴에 실장되는 전자 부품.
제9항에 있어서,
복수의 적층 커패시터의 상부를 커버하도록 형성되는 절연층을 더 포함하는 전자 부품.
제1항에 있어서,
상기 적층 커패시터는, 길이방향의 양면을 통해 번갈아 노출되도록 적층되는 제1 및 제2 내부 전극을 포함하는 커패시터 바디를 포함하고, 상기 제1 및 제2 내부 전극이 상기 제1 및 제2 외부 전극과 각각 접속되는 전자 부품.
제11항에 있어서,
상기 적층 커패시터는, 상기 제1 및 제2 외부 전극 상에 제1 및 제2 도금층이 각각 형성되는 전자 부품.
제12항에 있어서,
상기 제1 및 제2 도금층이 주석(Sn) 도금층인 전자 부품.