JP4924698B2

JP4924698B2 - 電子部品実装構造

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Publication number: JP4924698B2
Application number: JP2009257947A
Authority: JP
Inventors: 正明富樫; 紘二山田
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2009-11-11
Filing date: 2009-11-11
Publication date: 2012-04-25
Anticipated expiration: 2029-11-11
Also published as: JP2011103385A; US20110110060A1; US8325489B2

Description

本発明は、コンデンサを有する電子部品実装構造に関する。

従来、電子部品実装構造として、両端に端子電極が形成されたコンデンサと、当該コンデンサよりも静電容量の大きいコンデンサと、表面実装電極部、内部導体層、及び表面実装電極部と内部導体層とを電気的に接続するスルーホール導体を有する多層基板と、を有するものが知られている（例えば、特許文献１参照）。電子部品実装構造においては、多層基板の主面にキャビティを形成し、キャビティ内に、静電容量の異なる複数のコンデンサを平面方向に配列するように接続している。

特開２００８−１８６９６２号公報

上述の電子部品実装構造においては、静電容量の異なるコンデンサが平面方向に配列されているため、多層基板においてコンデンサが占める面積が大きくなってしまい、省スペース化という点において問題が生じていた。静電容量の大きい方のコンデンサが大容量タイプで大きなサイズのものである場合は、このような問題が特に生じる。また、省スペース化のために、コンデンサ同士を密集させると、部品間の相互インダクタンスによって磁束が強め合い、ＥＳＬが増加する可能性があった。このような問題は、コンデンサの静電容量が大きいものが含まれていた場合、特に顕著になる。

本発明は、上記課題を解決するためになされたものであり、電子部品の実装において省スペース化を図ると共に、ＥＳＬを低減することのできる電子部品実装構造を提供することを目的とする。

本発明に係る電子部品実装構造は、素体の互いに対向する両端面にそれぞれ第一端子電極が形成された第一コンデンサ、及び第一端子電極にそれぞれ電気的に接続された金属端子を有する第一電子部品と、素体の互いに対向する両端面にそれぞれ第二端子電極が形成された第二コンデンサを有する第二電子部品と、第一電子部品及び第二電子部品とそれぞれ電気的に接続される表面実装電極部、基板内に設けられる内部導体部、及び基板内に設けられて第一電子部品及び第二電子部品と内部導体部とをそれぞれ電気的に接続するスルーホール導体部を有する多層基板と、を備え、第一電子部品は、第一コンデンサと多層基板の実装面とが離間するように、表面実装電極部と金属端子とが電気的に接続され、第二電子部品は、第一コンデンサと多層基板の実装面との間に配置されると共に、表面実装電極部と第二端子電極とが電気的に接続され、多層基板の積層方向から見て、第二電子部品は、第一コンデンサと重なり、第一コンデンサは、第二コンデンサよりも大きい静電容量を有し、第一電子部品は、第一端子電極同士が所定の方向に対向するように、多層基板に実装され、第二電子部品は、第二端子電極同士が所定の方向に対向するように、多層基板に実装されることを特徴とする。

本発明に係る電子部品実装構造では、第一電子部品は、静電容量の大きい第一コンデンサと多層基板の実装面とが離間するように、表面実装電極部と金属端子とが電気的に接続される。また、第二電子部品は、第一コンデンサと実装面との間に配置されると共に、表面実装電極部と第二端子電極とが電気的に接続される。また、積層方向から見て、第二電子部品は、第一コンデンサと重なる。従って、多層基板の実装面に対して、コンデンサを二重構造で実装することが可能となり、限られたスペースに対する実装密度を向上することができる。これによって、電子部品同士を過度に密集させることなく、電子部品の実装における省スペース化を図ることができる。また、第一電子部品は、第一端子電極同士が所定の方向に対向するように、多層基板に実装される。また、第二電子部品は、第二端子電極同士が所定の方向に対向するように、多層基板に実装される。このような配置とすることによって、第一電子部品に対する表面実装電極部及びスルーホール導体部と、第二電子部品に対する表面実装電極部及びスルーホール導体部とを互いに隣接させる構成とすることができる。また、第一コンデンサに流れる電流の向きと第二コンデンサに流れる電流の向きとを平行にすることができる。従って、第一電子部品に対する表面実装電極部及びスルーホール導体部に対して、第二電子部品に対する表面実装電極部及びスルーホール導体部を異極性にすることが可能となる。第一電子部品に対するスルーホール導体部と第二電子部品に対するスルーホール導体部とが互いに隣接しており、異極性となっているため、互いの相互インダクタンスによって磁束を打ち消しあうことにより、ＥＳＬを低減することができる。更に、第一コンデンサに流れる電流の向きと第二コンデンサに流れる電流の向きとを平行であるため、互いに逆向きとなるように電流が流れる構成とすることによって、互いの相互インダクタンスによって磁束を打ち消しあうことにより、ＥＳＬを低減することができる。本発明では、第一電子部品の第一コンデンサが第二コンデンサに比して大きな静電容量を有しており、特にＥＳＬが増加する傾向にあるため、ＥＳＬの低減効果が一層有効なものとなる。以上より、部品間を密集させることなく実装密度を向上させることで、電子部品の実装における省スペース化を図ることができると共に、ＥＳＬを低減することができる。

また、本発明に係る電子部品実装構造において、第一コンデンサと実装面との間に配置される第二電子部品を複数有し、複数の第二電子部品は、それぞれの第二端子電極が所定の方向に対向するように、多層基板に実装されることが好ましい。従って、第一電子部品と接続されるスルーホール導体部に対し、第二電子部品と接続されるスルーホール導体部を複数隣接させることが可能となる。すなわち、第一電子部品に対するスルーホール導体部の磁束を打ち消すことのできる第二電子部品のスルーホール導体を増やすことができる。また、第一コンデンサに流れる電流の磁束を打ち消すことのできる第二コンデンサを増やすことができる。これによって、ＥＳＬの低減効果を向上させることができる。

また、本発明に係る電子部品実装構造において、積層方向から見て、第二電子部品の全域にわたって、第一コンデンサが重なることが好ましい。このように、第一コンデンサに第二電子部品が完全に重なる構成とすることによって、実装密度を一層向上させることができる。

また、本発明に係る電子部品実装構造において、多層基板は、パッケージとして構成され、内部空間を有するソケットを介してマザーボードと電気的に接続されており、第一電子部品及び第二電子部品は、内部空間に配置されることが好ましい。このように、内部空間に配置することにより、第一電子部品が大きくなった場合であっても、多層基板に実装することが可能となる。

本発明によれば、異なる静電容量を有するコンデンサが複数存在する場合において省スペース化を図ると共に、ＥＳＬを低減することができる。

本発明の実施形態に係る電子部品実装構造を示す断面図である。図１に示す電子部品実装構造における第一電子部品及び第二電子部品の拡大断面図である。図１に示す電子部品実装構造における第一電子部品及び第二電子部品を積層方向における下側から見た図である。従来例に係る電子部品実装構造を示す断面図である。比較例に係る配線構造を示す電子部品実装構造の拡大断面図である。

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

図１〜図３を参照して、本発明の実施形態に係る電子部品実装構造１の構成を説明する。図１は、本発明の実施形態に係る電子部品実装構造１を示す断面図である。図２は、図１に示す電子部品実装構造１における第一電子部品７及び第二電子部品８の拡大断面図である。図３は、図１に示す電子部品実装構造１における第一電子部品７及び第二電子部品８を積層方向における下側から見た図である。図１においては、第一コンデンサ２１及び第二コンデンサ３１の内部電極と、多層基板４内の内部導体部等が省略されている。また、図２においては、第一コンデンサ及び第二コンデンサの内部電極が省略されている。

図１に示すように、電子部品実装構造１は、マザーボード２と、マザーボード２上に配置されるソケット３と、ソケット３を介してマザーボード２と電気的に接続される多層基板４と、多層基板４上に接続される半導体６と、多層基板４の下面に電気的に接続される第一電子部品７及び第二電子部品８とを備えて構成されている。ソケット３は、マザーボード２に対して電極部２ａを介して電気的に接続されている。ソケット３には、中央位置に、矩形状の貫通孔が形成されることによって内部空間３ａが形成されている。多層基板４は、マザーボード２上に実装されるパッケージ（インターポーザ）などであり、複数のセラミックグリーンシートに電極パターンを形成して積層することによって構成されている。多層基板４は、ソケット３の上面に電極部３ｂを介して電気的に接続されている。多層基板４の下面４ａの中央位置には、第一電子部品７及び第二電子部品８が実装されている。第一電子部品７及び第二電子部品８は、ソケット３の内部空間３ａに配置される。

図２に示すように、多層基板４は、第一電子部品７及び第二電子部品８とそれぞれ電気的に接続される表面実装電極部１１，１２と、基板１３内に設けられる内部導体部１４，１６と、基板１３内に設けられて第一電子部品７及び第二電子部品８を内部導体部１４，１６に電気的に接続するスルーホール導体部１７，１８とを備えて構成されている。図２に示されている領域においては、多層基板４の実装面４ａには、第一表面実装電極部１１Ａ，１１Ｂ，１１Ｃ及び第二表面実装電極部１２Ａ，１２Ｂ，１２Ｃが形成されている。基板上では、第一表面実装電極部１１Ａと第二表面実装電極部１２Ａが互いに対をなす電極であり、第一表面実装電極部１１Ｂと第二表面実装電極部１２Ｂが互いに対をなす電極であり、第一表面実装電極部１１Ｃと第二表面実装電極部１２Ｃが互いに対をなす電極である。表面実装電極部１１Ｂ，１２Ｂと表面実装電極部１１Ｃ，１２Ｃは、第一表面実装電極部１１Ａと第二表面実装電極部１２Ａとの間に配置されている。第一表面実装電極部１１Ａは、第二表面実装電極部１２Ｂと隣接しており、第二表面実装電極部１２Ａは、第一表面実装電極部１１Ｃと隣接している。基板１３内部には、第一内部導体部１４及び第二内部導体部１６が互いに異なる層に形成されている。また、第一スルーホール導体部１７Ａは、第一表面実装電極部１１Ａと第一内部導体部１４とを電気的に接続し、第一スルーホール導体部１７Ｂは、第一表面実装電極部１１Ｂと第一内部導体部１４とを電気的に接続し、第一スルーホール導体部１７Ｃは、第一表面実装電極部１１Ｃと第一内部導体部１４とを電気的に接続している。第二スルーホール導体部１８Ａは、第二表面実装電極部１２Ａと第二内部導体部１６とを電気的に接続し、第二スルーホール導体部１８Ｂは、第二表面実装電極部１２Ｂと第二内部導体部１６とを電気的に接続し、第二スルーホール導体部１８Ｃは、第二表面実装電極部１２Ｃと第二内部導体部１６とを電気的に接続している。以上のような構成により、第一表面実装電極部１１Ａ，１１Ｂ，１１Ｃ、第一スルーホール導体部１７Ａ，１７Ｂ，１７Ｃ、及び第一内部導体部１４は、同一の極性となり、本実施形態では陽極とする。また、第二表面実装電極部１２Ａ，１２Ｂ，１２Ｃ、第二スルーホール導体部１８Ａ，１８Ｂ，１８Ｃ、及び第二内部導体部１６は、同一の極性となり、本実施形態では陰極とする。第一表面実装電極部１１Ａ及び第一スルーホール導体部１７Ａは、異極性の第二表面実装電極部１２Ｂ及び第二スルーホール導体部１８Ｂと隣接する。第二表面実装電極部１２Ａ及び第二スルーホール導体部１８Ａは、異極性の第一表面実装電極部１１Ｃ及び第一スルーホール導体部１７Ｃと隣接する。

第一電子部品７は、素体２１に第一端子電極２２，２３が形成された第一コンデンサ２４と、第一端子電極２２，２３にそれぞれ電気的に接続された金属端子２６，２７を有している。第一コンデンサ２４は、いわゆる積層チップコンデンサであって、内部電極の電極パターンが形成された複数の板状のセラミックグリーンシートを積層して一体化することによって略直方体形状に構成された素体２１と、素体２１の互いに対向する端面２１ａ，２１ｂに形成された第一端子電極２２，２３とを備えて構成される。素体２１は、例えば、５．７×５．０×２．５ｍｍに設定されている。第一端子電極２２，２３は、素体２１の端部２１ａ，２１ｂの外面にＣｕやＮｉ、あるいはＡｇ、Ｐｄ等を主成分とする導電性ペーストをディップ法などによって付着させた後に所定温度にて焼き付けることによって形成された焼付電極にめっき処理を施すことによって形成される。第一端子電極２２，２３の厚みは１０〜３０μｍに設定される。金属端子２６，２７は、断面Ｌ字状に屈曲した板状部材である。金属端子２６，２７は、燐青銅を主成分としており、厚さは１００〜２００μｍである。金属端子２６，２７の平板部２６ａ，２７ａは、それぞれ第一端子電極２２，２３に電気的に接続される。金属端子２６の屈曲部２６ｂは、第一表面実装電極部１１Ａに電気的に接続される。一方、金属端子２７の屈曲部２７ｂは、第二表面実装電極部１２Ａに電気的に接続される。第一電子部品７は、金属端子２６，２７を介して表面実装電極部１１，１２に接続される。従って、第一コンデンサ２４は、多層基板４の実装面４ａから離間するように配置される。具体的に、第一コンデンサ２４の素体２１の側面２１ａと実装面４ａとの間は、０．８〜１．５ｍｍ離間している。また、第一表面実装電極部１１Ａから第二表面実装電極部１２Ａへ向かう方向を「所定の方向Ｄ１」とした場合、第一電子部品７は、第一端子電極２２と第一端子電極２３とが所定の方向Ｄ１に対向するように、多層基板４に実装される。

第二電子部品８は、素体３１に第二端子電極３２，３３が形成された第二コンデンサ３４によって構成されている。第二コンデンサ３４は、第一コンデンサ２４と同じく積層チップコンデンサであって、素体３１の互いに対向する端面に形成された第二端子電極３２，３３を備えている。素体３１は、（０．６×０．３×０．３ｍｍ）〜（１．０×０．５×０．５ｍｍ）に設定されている。第二端子電極３２，３３の厚みは１０〜３０μｍに設定される。第二電子部品８は、第一電子部品７の第一コンデンサ２４と多層基板４の実装面４ａとの間に配置される。また、図３に示すように、多層基板４の積層方向から見て、第二電子部品８は、第一コンデンサ２４と重なる。第二電子部品８は、全領域にわたって完全に第一コンデンサ２４と重なる。また、一つの第一コンデンサ２４に対して複数の第二電子部品８が配置される。本実施形態では、一つの第一コンデンサ２４に対して、六つの第二電子部品８が重なる。一つの第一コンデンサ２４に対し、所定の方向Ｄ１に第二電子部品８が二つ配置され、所定の方向Ｄ１と直交する方向に第二電子部品８が三つ配置される。すなわち、一つの金属端子２６に対して三つの第二電子部品８が隣接し、一つの金属端子２７に対して三つの第二電子部品８が隣接する。金属端子２６側に配置される第二電子部品８において、第二端子電極３２は第二表面実装電極部１２Ｂに電気的に接続され、第二端子電極３３は第一表面実装電極部１１Ｂに電気的に接続される。金属端子２７側に配置される第二電子部品８において、第二端子電極３２は第二表面実装電極部１２Ｃに電気的に接続され、第二端子電極３３は第一表面実装電極部１１Ｃに電気的に接続される。これによって、第二電子部品８は、第二端子電極３２と第二端子電極３３とが所定の方向Ｄ１に対向するように、多層基板４に実装される。すなわち、第二電子部品８は、第二コンデンサ３４の長手方向が第一電子部品７の第一コンデンサ２４の長手方向と一致するように配置される。

第一コンデンサ２４の静電容量は、第二コンデンサ３４の静電容量よりも大きい。具体的には、第一コンデンサ２４の静電容量は、１０〜１００μＦであり、第二コンデンサ３４の静電容量は０．１〜１．０μＦである。

図２に示す電子部品実装構造１に流れる電流の向きについて説明する。金属端子２６及び第一端子電極２２は、陽極である第一表面実装電極部１１Ａに接続され、金属端子２７及び第一端子電極２３は、陰極である第二表面実装電極部１２Ａに接続されている。従って、第一コンデンサ２４には、所定の方向Ｄ１へ向かって電流が流れる。また、第一スルーホール導体部１７Ａには下方へ向かって電流が流れ、第二スルーホール導体部１８Ａには上方へ向かって電流が流れる。第二端子電極３２は、陰極である第二表面実装電極部１２Ｂ，１２Ｃに接続され、第二端子電極３３は、陽極である第一表面実装電極部１１Ｂ，１１Ｃに接続されている。従って、第二コンデンサ３４には、所定の方向Ｄ１とは反対側へ向かって電流が流れる。また、第二スルーホール導体部１８Ｂ，１８Ｃには上方へ向かって電流が流れ、第一スルーホール導体部１７Ｂ，１７Ｃには下方へ向かって電流が流れる。

次に、本実施形態に係る電子部品実装構造１の作用・効果について説明する。

図４は、従来例に係る電子部品実装構造１００の断面図である。図４に示すように、従来の電子部品実装構造１００では、多層基板４の実装面４ａに大きな電子部品５１と小さな第二電子部品８を同時に実装するスペースがないため、大きな電子部品５１をマザーボード２に実装していた。従って、電子部品の実装に関して、省スペース化を図ることが求められていた。更に、多層基板４の実装面４ａにおいて電子部品同士の間隔を狭めることで省スペース化を図った場合は、部品間の相互インダクタンスによって磁束が強めあい、ＥＳＬが増加する可能性もあった。

図２に示すように、本実施形態に係る電子部品実装構造１では、第一電子部品７は、静電容量の大きい第一コンデンサ２４と多層基板４の実装面４ａとが離間するように、第一表面実装電極部１１Ａと金属端子２６とが電気的に接続され、第二表面実装電極部１２Ａと金属端子２７とが電気的に接続される。また、第二電子部品８は、第一コンデンサ２４と実装面４ａとの間に配置されると共に、第二表面実装電極部１２Ｂと第二端子電極３２とが電気的に接続され、第一表面実装電極部１１Ｂと第二端子電極３３とが電気的に接続される。また、積層方向から見て、第二電子部品８は、第一コンデンサ２４と重なる。従って、多層基板４の実装面４ａに対して、コンデンサを二重構造で実装することが可能となり、限られたスペースに対する実装密度を向上することができる。これによって、電子部品同士を過度に密集させることなく、電子部品の実装における省スペース化を図ることができる。

また、本実施形態に係る電子部品実装構造１では、第一電子部品７は、第一端子電極２２と第一端子電極２３とが所定の方向Ｄ１に対向するように、多層基板４に実装される。また、第二電子部品８は、第二端子電極３２と第二端子電極３３とが所定の方向Ｄ１に対向するように、多層基板４に実装される。このような配置とすることによって、第一電子部品７に対する表面実装電極部及びスルーホール導体部と、第二電子部品８に対する表面実装電極部及びスルーホール導体部とを互いに隣接させる構成とすることができる。また、第一コンデンサ２４に流れる電流の向きと第二コンデンサ３４に流れる電流の向きとを平行にすることができる。従って、第一電子部品７に対する表面実装電極部及びスルーホール導体部に対して、第二電子部品８に対する表面実装電極部及びスルーホール導体部を異極性にすることが可能となる。第一電子部品７に対するスルーホール導体部と第二電子部品８に対するスルーホール導体部とが互いに隣接しており、異極性となっているため、互いの相互インダクタンスによって磁束を打ち消しあうことにより、ＥＳＬを低減することができる。更に、第一コンデンサ２４に流れる電流の向きと第二コンデンサ３４に流れる電流の向きとを平行とすれば、互いに逆向きとなるように電流が流れる構成とすることによって、互いの相互インダクタンスによって磁束を打ち消しあうことにより、ＥＳＬを低減することができる。本実施形態では、第一電子部品７の第一コンデンサ２４が第二コンデンサ３４に比して大きな静電容量を有しており、特にＥＳＬが増加する傾向にあるため、ＥＳＬの低減効果が一層有効なものとなる。

ＥＳＬを低減する効果について、図２及び図５を参照して具体的に説明する。図５は、比較例に係る配線構造を示す電子部品実装構造２００の断面図拡大図である。比較例に係る電子部品実装構造２００では、陽極となる第一表面実装電極部１１Ｂ、１１Ｃと陰極となる第二表面実装電極部１２Ｂ，１２Ｃとの位置が本実施形態に係る電子部品実装構造１に係るものと逆になっている。第二電子部品８の第二端子電極３２が実装される陽極の第一表面実装電極部１１Ｂ及び第一スルーホール導体部１７Ｂは、第一電子部品７の金属端子２６が実装される陽極の第一表面実装電極部１１Ａ及び第一スルーホール導体部１７Ａと隣接している。また、第二電子部品８の第二端子電極３３が実装される陰極の第二表面実装電極部１２Ｃ及び第二スルーホール導体部１８Ｃは、第一電子部品７の金属端子２７が実装される陰極の第二表面実装電極部１２Ａ及び第二スルーホール導体部１８Ａと隣接している。すなわち、同極となるスルーホール導体部が互いに隣接する構成となる。従って、第一スルーホール導体部１７Ａと第一スルーホール導体部１７Ｂとの間で相互インダクタンスによって磁束を強め合うことにより、ＥＳＬが増加する。また、第二スルーホール導体部１８Ａと第二スルーホール導体部１８Ｃとの間で相互インダクタンスによって磁束を強め合うことにより、ＥＳＬが増加する。更に、第一コンデンサ２４には所定の方向Ｄ１に向かって電流が流れ、第二コンデンサ３４にも所定の方向Ｄ１に向かって電流が流れる。従って、相互インダクタンスによって磁束を強め合うことにより、ＥＳＬが増加する。

一方、本実施形態に係る電子部品実装構造１では、第二電子部品８の第二端子電極３２が実装される陰極の第二表面実装電極部１２Ｂ及び第二スルーホール導体部１８Ｂは、第一電子部品７の金属端子２６が実装される陽極の第一表面実装電極部１１Ａ及び第一スルーホール導体部１７Ａと隣接している。また、第二電子部品８の第二端子電極３３が実装される陽極の第一表面実装電極部１１Ｃ及び第一スルーホール導体部１７Ｃは、第一電子部品７の金属端子２７が実装される陰極の第二表面実装電極部１２Ａ及び第二スルーホール導体部１８Ａと隣接している。すなわち、異極となるスルーホール導体部が互いに隣接する構成となる。従って、第一スルーホール導体部１７Ａと第二スルーホール導体部１８Ｂとの間で相互インダクタンスによって磁束を打ち消し合うことにより、ＥＳＬが低減される。また、第二スルーホール導体部１８Ａと第一スルーホール導体部１７Ｃとの間で相互インダクタンスによって磁束を打ち消し合うことにより、ＥＳＬが低減される。更に、第一コンデンサ２４には所定の方向Ｄ１に向かって電流が流れ、第二コンデンサ３４には所定の方向Ｄ１とは逆向きに向かって電流が流れる。従って、相互インダクタンスによって磁束を打ち消し合うことにより、ＥＳＬ低減される。

以上より、本実施形態に係る電子部品実装構造１によれば、部品間を密集させることなく実装密度を向上させることで、電子部品の実装における省スペース化を図ることができると共に、ＥＳＬを低減することができる。

また、本実施形態に係る電子部品実装構造１において、一つの第一コンデンサ２４と実装面４ａとの間には、複数の第二電子部品８が配置されている。従って、第一電子部品７と接続されるスルーホール導体部に対し、第二電子部品８と接続されるスルーホール導体部を複数隣接させることが可能となる。すなわち、第一電子部品７に対するスルーホール導体部の磁束を打ち消すことのできる第二電子部品８のスルーホール導体を増やすことができる。また、第一コンデンサ２４に流れる電流の磁束を打ち消すことのできる第二コンデンサ３４を増やすことができる。これによって、ＥＳＬの低減効果を向上させることができる。

また、本実施形態に係る電子部品実装構造１において、積層方向から見て、第二電子部品８の全域にわたって、第一コンデンサ２４が重なっている。このように、第一コンデンサ２４に第二電子部品８が完全に重なる構成とすることによって、実装密度を一層向上させることができる。

また、本実施形態に係る電子部品実装構造１において、第一電子部品７及び第二電子部品８は、ソケット３の内部空間３ａに配置される。このように、内部空間３ａに配置することにより、第一電子部品７が大きくなった場合であっても、多層基板４に実装することが可能となる。

本発明は、上述した実施形態に限定されるものではない。例えば、上述の実施形態では、一つの第一コンデンサ２４に対して六つの第二電子部品８が重なっていたが、更に増加してもよく、あるいは少なくてもよく、一つでもよい。

また、本発明に係る電子部品実装構造の一例として、ソケット３を介してマザーボード２に実装されるパッケージを多層基板４としたが、本発明の構造が適用される多層基板は、これに限定されない。

１…電子部品実装構造、２…マザーボード、３…ソケット、４…多層基板、４ａ…実装面、７…第一電子部品、８…第二電子部品、１１Ａ，１１Ｂ，１１Ｃ…第一表面実装電極部（表面実装電極部）、１２Ａ，１２Ｂ，１２Ｃ…第二表面実装電極部（表面実装電極部）、１４…第一内部導体部（内部導体部）、１６…第二内部導体部（内部導体部）、１７Ａ，１７Ｂ，１７Ｃ…第一スルーホール導体部（スルーホール導体部）、１８Ａ，１８Ｂ，１８Ｃ…第二スルーホール導体部（スルーホール導体部）、２２，２３…第一端子電極、２４…第一コンデンサ、２６，２７…金属端子、３２，３３…第二端子電極、３４…第二コンデンサ。

Claims

素体の互いに対向する両端面にそれぞれ第一端子電極が形成された第一コンデンサ、及び前記第一端子電極にそれぞれ電気的に接続された金属端子を有する第一電子部品と、
素体の互いに対向する両端面にそれぞれ第二端子電極が形成された第二コンデンサをそれぞれ有する複数の第二電子部品と、
前記第一電子部品及び前記複数の第二電子部品とそれぞれ電気的に接続される表面実装電極部、基板内に設けられる内部導体部、及び前記基板内に設けられて前記表面実装電極部と前記内部導体部とをそれぞれ電気的に接続するスルーホール導体部を有する多層基板と、を備え、
前記第一電子部品は、前記第一コンデンサと前記多層基板の実装面とが離間するように、前記表面実装電極部と前記金属端子とが電気的に接続され、
前記複数の第二電子部品は、前記第一コンデンサと前記多層基板の前記実装面との間に配置されると共に、前記表面実装電極部と前記複数の第二端子電極とが電気的に接続され、
前記多層基板の積層方向から見て、前記複数の第二電子部品は、それぞれの全域にわたって前記第一コンデンサと重なり、
前記第一コンデンサは、前記第二コンデンサよりも大きい静電容量を有し、
前記第一電子部品は、前記第一端子電極同士が所定の方向に対向するように、前記多層基板に実装され、
前記複数の第二電子部品は、それぞれの前記第二端子電極同士が前記所定の方向に対向するように、前記多層基板に実装され、
前記第一電子部品に対する前記スルーホール導体部と前記第二電子部品に対する前記スルーホール導体部とが互いに隣接し且つ異極性であって、互いの相互インダクタンスによって磁束を打ち消しあうことにより、ＥＳＬを低減し、
前記第一コンデンサに流れる電流の向きと複数の前記第二コンデンサに流れる電流の向きとが平行で且つ互いに逆向きであって、互いの相互インダクタンスによって磁束を打ち消しあうことにより、ＥＳＬを低減していることを特徴とする電子部品実装構造。
前記多層基板は、パッケージとして構成され、内部空間を有するソケットを介してマザーボードと電気的に接続されており、
前記第一電子部品及び前記第二電子部品は、前記内部空間に配置されることを特徴とする請求項１記載の電子部品実装構造。