KR20170060936A

KR20170060936A - 적층 세라믹 커패시터 및 그 실장 기판

Info

Publication number: KR20170060936A
Application number: KR1020150165709A
Authority: KR
Inventors: 박민철; 안영규
Original assignee: 삼성전기주식회사
Priority date: 2015-11-25
Filing date: 2015-11-25
Publication date: 2017-06-02
Also published as: KR102198540B1; US10446319B2; US20170148569A1

Abstract

본 발명은, 복수의 유전체층이 폭 방향으로 적층되고, 상기 유전체층을 사이에 두고 번갈아 배치된 복수의 제1 및 제2 내부 전극을 포함하는 액티브영역과 적어도 하나 이상의 제3 내부 전극을 포함하는 ESR조절영역을 포함하는 세라믹 바디; 및 상기 세라믹 바디의 실장 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 순차적으로 배치되는 제1 내지 제3 외부 전극을 포함하는 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}

본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.

적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이고 고용량이 보장되며 실장이 용이한 특징을 갖는다.

이에, 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display)와 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 한다.

예컨대, 컴퓨터 중앙 처리 장치(CPU)를 위한 전원 공급 장치는 낮은 전압을 제공하는 과정에서 부하 전류의 급격한 변화로 인해 전압 노이즈가 발생할 수 있다.

이에, 상기 전원 공급 장치에는 상기 전압 노이즈를 억제하기 위한 디커플링의 용도로 적층 세라믹 커패시터가 사용될 수 있다.

최근 들어 디커플링용 적층 세라믹 커패시터는 동작 주파수가 증가되면서 보다 낮은 ESL 값이 요구되고 있다.

또한, 적층 세라믹 커패시터는, ESR 값이 요구되는 수준보다 낮은 경우, 커패시터의 ESL과 마이크로 프로세서 패키지의 플레인 커패시턴스(plane capacitance)로 인하여 발생하는 병렬 공진 주파수에서의 임피던스 피크가 높아지고 커패시터의 직렬 공진 주파수에서의 임피던스가 지나치게 낮아지게 된다.

따라서, 사용자가 전력분배망의 평탄한(flat) 임피던스 특성을 구현하며 보다 안정적으로 전원을 공급하기 위해서는, 디커플링용 적층 세라믹 커패시터의 ESR 특성이 조절될 필요가 있다.

ESR 특성을 조절하기 위한 하나의 방안으로, 외부 전극 및 내부 전극을 전기적 저항이 높은 재료로 형성하는 방안이 고려될 수 있다.

이 경우 종래의 낮은 ESL 구조를 유지하면서 높은 ESR 특성을 갖는 적층 세라믹 커패시터를 제공할 수 있다.

그러나, 고저항 물질을 외부 전극에 사용하는 경우 핀홀(pin hole)로 인한 전류 집중 현상이 발생되어 국부적 열점(localized heat spot)이 발생할 수 있고, 고저항 물질을 내부 전극에 사용하는 경우 고용량화에 따른 세라믹 재료와의 매칭을 위해서 내부 전극의 재료를 계속하여 변경해야 하는 문제가 있다.

한편, 최근의 태블릿(Tablet) PC나 울트라북(Ultra Book) 등과 같이 모바일(Mobile) 단말기가 급속하게 발전하고 있으며, 마이크로 프로세서(Micro Processor)도 소형화된 고집적의 제품으로 전환되고 있다.

이에, 회로 기판의 면적이 줄어들어 디커플링 커패시터의 실장 공간도 제한되는 실정이다.

국내공개특허 제2009-0073037호 국내등록특허 제10-1514532호

본 발명의 목적은, 낮은 ESL 특성을 가지면서 ESR 특성은 높일 수 있는 적층 세라믹 커패시터 및 그 실장 기판을 제공하는 것이다.

본 발명의 일 측면은, 복수의 유전체층이 폭 방향으로 적층되고, 상기 유전체층을 사이에 두고 번갈아 배치된 복수의 제1 및 제2 내부 전극을 포함하는 액티브영역과 적어도 하나 이상의 제3 내부 전극을 포함하는 ESR조절영역을 포함하는 세라믹 바디; 및 상기 세라믹 바디의 실장 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 순차적으로 배치되는 제1 내지 제3 외부 전극을 포함하는 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.

본 발명의 일 실시 형태에 따르면, 액티브영역은 세라믹 바디의 실장 면으로 노출되는 1개의 리드부를 각각 갖는 복수의 제1 및 제2 내부 전극으로 구성되고, ESR조절영역은 세라믹 바디의 실장 면으로 노출되며 인접하게 배치되는 2개의 리드부를 갖는 적어도 하나 이상의 제3 내부 전극으로 구성되며, 제3 내부 전극의 형상 및 적층 수를 조절하여 적층 세라믹 커패시터의 ESR 특성을 조절하고 저 ESL 특성을 극대화할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 적층 세라믹 커패시터의 내부 전극 적층 구조를 나타낸 분리사시도이다.
도 3은 도 1의 적층 세라믹 커패시터에서 외부 전극의 다른 실시 예를 나타낸 사시도이다.
도 4는 도 1의 적층 세라믹 커패시터에서 제3 내부 전극의 다른 실시 예를 나타낸 정면도이다.
도 5a 및 도 5b는 도 1의 적층 세라믹 커패시터에서 제1 및 제2 내부 전극의 다른 실시 예를 나타낸 정면도이다.
도 6은 도 5a 및 도 5b의 제1 및 제2 내부 전극이 적용되는 적층 세라믹 커패시터를 나타낸 단면도이다.
도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 8은 도 7의 적층 세라믹 커패시터의 내부 전극 적층 구조를 나타낸 분리사시도이다.
도 9는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 10은 도 1의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이다.
도 11는 본 실시 형태의 적층 세라믹 커패시터와 비교 예의 주파수에 따른 ESR과 임피던스를 나타낸 그래프이다.
도 12a 내지 도 12c는 본 발명의 여러 실시 형태에 따라 적층 세라믹 커패시터의 ESR조절영역을 다양하게 배치한 예를 각각 나타낸 단면도이다.
도 13은 도 12의 각각의 예의 주파수에 따른 임피던스를 나타낸 그래프이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.

본 발명의 실시 예를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.

여기서, 폭 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.

적층 세라믹 커패시터

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 적층 세라믹 커패시터의 내부 전극 적층 구조를 나타낸 분리사시도이다.

도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 바디(110)와 제1 내지 제3 외부 전극(131-133)을 포함한다.

세라믹 바디(110)는 복수의 유전체층(111)이 폭 방향으로 적층되고, 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 액티브영역과 적어도 하나 이상의 제3 내부 전극(123)을 포함하는 ESR조절영역을 포함한다.

본 실시 형태에서, 적층 세라믹 커패시터(100)는 가운데 ESR조절영역을 배치하고 폭 방향으로 그 양측에 액티브영역이 하나씩 배치되며, 좌우 액티브영역의 폭 방향의 바깥쪽에 ESR조절영역이 다시 하나씩 더 배치되는 구조로 이루어진다.

그러나, 본 발명이 이에 한정되는 것은 아니며, 액티브영역과 ESR조절영역의 배치는 필요시 다양한 조합으로 이루어질 수 있다. 이에 대해서는 아래에서 다시 구체적으로 설명하기로 한다.

세라믹 바디(110)는 복수의 유전체층(111)을 폭 방향으로 적층한 다음 소성하여 형성되며, 형상에 특별히 제한은 없지만 도시된 바와 같이 대략적인 육면체 형상을 가진다.

이때, 세라믹 바디(110)는, 서로 마주보는 두께 방향의 제1 면(S1) 및 제2 면(S2)과, 제1 면(S1) 및 제2 면(S2)을 연결하며 서로 마주보는 길이 방향의 제3 면(S3) 및 제4 면(S4)과, 서로 마주보는 폭 방향의 제5 면(S5) 및 제6 면(S6)을 가질 수 있다.

이하, 본 실시 형태에서, 적층 세라믹 커패시터(100)의 실장 면은 세라믹 바디(110)의 제1 주면(S1)으로 정의하여 함께 설명하기로 한다.

유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1층의 두께는 소성 후 0.01 내지 1.00㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.

또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO₃)계 또는 티탄산스트론튬(SrTiO₃)계 분말 또는 티탄산 마그네슘 등을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.

제1 내지 제3 외부 전극(131-133)은 세라믹 바디(110)의 제1 면(S1)에 세라믹 바디(110)의 길이 방향을 따라 서로 이격되게 순차적으로 배치된다.

또한, 제1 내지 제3 외부 전극(131-133)은 필요시 표면에 도금을 실시하여 도금층(미도시)을 형성할 수 있다.

이때, 도 3에 도시된 바와 같이, 제1 내지 제3 외부 전극(131'-133')은 세라믹 바디(110)의 제1 면(S1)에서 세라믹 바디(110)의 제5 및 제6 면(S5, S6)의 일부까지 연장되는 제1 내지 제3 밴드부를 가짐으로써 고착강도가 향상되도록 할 수 있다.

일반적인 적층 세라믹 전자 부품은 세라믹 바디의 길이 방향으로 서로 마주 보는 양 면에 외부 전극이 배치된다.

이 경우 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성되어 유도 자기장의 크기가 커져 전자 부품의 인덕턴스가 증가할 수 있다.

본 실시 형태에서는 세라믹 바디(110)의 제1 면(S1)에 제1 내지 제3 외부 전극(131-133)이 모두 배치된다. 따라서, 전류의 경로가 단축되어 전류 루프가 작아져 전자 부품의 인덕턴스를 저감시킬 수 있다.

세라믹 바디(110)는 마진부로서 폭 방향의 최외곽에 커버층(112, 113)이 각각 형성될 수 있다.

커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.

커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 세라믹 바디(110)의 폭 방향의 최외곽에 각각 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 내지 제3 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.

상기 액티브층은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 폭 방향으로 반복적으로 적층하여 형성될 수 있다.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 세라믹 바디(110)의 내부에 형성되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치된다.

이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.

제1 및 제2 내부 전극(121, 122)은 세라믹 바디(110)의 제3 및 제4 면(S3, S4)로부터 일정거리 이격되게 배치될 수 있다.

제1 및 제2 내부 전극(121, 122)은 이웃하는 내부 전극과 중첩되어 용량 형성에 기여하는 제1 및 제2 바디부(121a, 122a)와 제1 및 제2 바디부(121a, 122a)에서 일부가 연장되어 세라믹 바디(110)의 제1 면(S1)으로 노출되는 제1 및 제2 리드부(121b, 122b)를 각각 포함한다.

제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 바디(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.

이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

제1 및 제2 리드부(121b, 122b)는 세라믹 바디(110)의 길이 방향을 따라 서로 이격되게 배치되며, 세라믹 바디(110)의 제1 면(S1)을 통해 노출된 부분이 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결된다.

즉, 제1 및 제2 리드부(121b, 122b)가 서로 최대한 인접하게 배치되므로, 적층 세라믹 커패시터(100)의 ESL을 최대한으로 낮출 수 있게 된다.

상기 ESR조절영역은 적어도 하나 이상의 제3 내부 전극(123)을 유전체층(111)을 사이에 두고 세라믹 바디(110)의 폭 방향으로 적층하여 형성될 수 있다.

제3 내부 전극(123)은 적층 세라믹 커패시터(100)의 ESR 값을 제어하는 역할을 하며, 제3 내부 전극(123)의 적층 수 및 형상을 조절하여 원하는 ESR을 맞추게 된다.

이때, 제3 내부 전극(123)은 세라믹 바디(110)의 제3 및 제4 면(S3, S4)으로부터 일정거리 이격되게 배치될 수 있다.

제3 내부 전극(123)은 제3 바디부(123a)와 제3 바디부(123a)에서 일부가 각각 연장되어 세라믹 바디(110)의 제1 면(S1)으로 노출되는 제3 및 제4 리드부(123b, 123c)를 포함한다.

이때, 도면 상으로 볼 때, 제3 바디부(123a)는 유전체층(111)의 길이 방향으로 좌측 절반 정도만 형성되고, 나머지 우측 절반 정도의 유전체층(111)은 마진부가 되도록 길이가 조정될 수 있다.

내부 전극은 그 면적이 커질수록 한 층이 구현하는 ESR의 크기는 작아지게 된다. 본 실시 형태에서와 같이, 제3 바디부(123a)를 제3 및 제4 리드부(123b, 123c)와 연결된 부분에만 형성하면 제3 내부 전극(123)의 ESR이 커지게 되고, 이에 제3 바디부(123a)가 위치한 유전체층(111)의 우측의 마진부가 좌측의 마진부 보다 큰 형상을 이루게 된다.

제3 내부 전극(123)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 바디(110)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

제3 내부 전극(123)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.

제3 및 제4 리드부(123b, 123c)는 세라믹 바디(110)의 길이 방향을 따라 서로 이격되게 배치되며, 세라믹 바디(110)의 제1 면(S1)을 통해 노출된 부분이 제2 및 제3 외부 전극(132, 133)과 각각 접속되어 전기적으로 연결된다.

다른 실시 예로서, 도 4에 도시된 바와 같이, 제3 내부 전극(123')의 제3 바디부(123a')는 제1 및 제2 내부 전극(121, 122)의 제1 또는 제2 바디부(121a, 122a)와 오버랩되는 면적이 커지도록 길이 방향으로 더 길게 형성될 수 있다.

이때, 제3 내부 전극(123')의 제3 바디부(123a')는 제1 또는 제2 바디부(121a, 122a)와 오버랩되는 영역에서 커패시터를 형성하여 본 적층 세라믹 커패시터의 용량 형성에 기여하는 부분으로, 이와 같이 제3 내부 전극(123')의 제3 바디부(123a')를 구성하면 적층 세라믹 커패시터의 ESR은 일부 감소되지만 용량을 증가시킬 수 있다.

또한, 제3 및 제4 리드부(123b', 123c')는 앞서 실시 예와 동일하게 형성될 수 있다.

변형 예

도 5a 및 도 5b는 도 1의 적층 세라믹 커패시터에서 제1 및 제2 내부 전극의 다른 실시 예를 나타낸 정면도이고, 도 6은 도 5a 및 도 5b의 제1 및 제2 내부 전극이 적용되는 적층 세라믹 커패시터를 나타낸 단면도이다.

여기서, 앞서 설명한 일 실시 형태와 동일한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극과 절연부에 대해 구체적으로 설명한다.

도 5a 내지 도 6을 참조하면, 제1 내부 전극(1210)은 제1 바디부(1210a)와 제1 리드부(1210b)를 포함하며 제1 리드부(1210b)의 길이를 확장하여 제1 리드부(1210b)의 일부가 제1 외부 전극(131)에 의해 커버되지 않고 세라믹 바디(110)의 제1 면(S1)을 통해 그대로 노출되도록 형성될 수 있다.

제2 내부 전극(1220)은 제1 바디부(1220a)와 제2 리드부(1220b)를 포함하며 제2 리드부(1220b)의 길이를 확장하여 제2 리드부(1220b)의 일부가 제2 외부 전극(131)에 의해 커버되지 않고 세라믹 바디(110)의 제1 면(S1)을 통해 그대로 노출되도록 형성될 수 있다.

이때, 세라믹 바디(110)의 제1 면(S1)에는 제1 및 제2 외부 전극(131, 132)에 의해 커버되지 않고 세라믹 바디(110)의 제1 면(S1)을 통해 그대로 노출된 제1 및 제2 리드부(1210b, 1220b)의 일부를 커버하도록 제1 및 제2 절연부(141, 142)가 배치될 수 있다.

제1 절연부(141)는 제1 및 제2 외부 전극(131, 132) 사이에 배치되고, 제2 절연부(142)는 제2 및 제3 외부 전극(132, 133) 사이에 배치될 수 있다.

이때, 제1 및 제2 절연부(141, 142)는 예컨대 에폭시 또는 세라믹 슬러리 등의 절연성 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

따라서, 제1 및 제2 내부 전극(1210, 1220)은 제1 및 제2 리드부(1210b, 1220b)의 크기를 최대한 크게 하여 외부 전극에 교류가 인가될 때의 전류의 경로를 더 줄여 전류 루프를 더 줄일 수 있고, 이에 유도 자기장의 크기를 더 감소시켜 커패시터의 인덕턴스(ESL)를 더 감소시킬 수 있다.

도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 8은 도 7의 적층 세라믹 커패시터의 내부 전극 적층 구조를 나타낸 분리사시도이다.

여기서, 앞서 설명한 일 실시 형태와 동일한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 내부 전극과 절연층에 대해 구체적으로 설명한다.

도 7 및 도 8을 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100')는 세라믹 바디(110)의 실장 면과 대향되는 제2 면(S2)에 절연층(150)이 배치될 수 있다.

제1 내부 전극(121')은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 세라믹 바디(110)의 제2 면(S2)에 형성된 절연층(150)과 접속하는 제5 리드부(121c)를 가질 수 있다.

제2 내부 전극(122')은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 세라믹 바디(110)의 제2 면(S2)에 형성된 절연층(150)과 접속하는 제6 리드부(122c)를 가질 수 있다.

제3 내부 전극(123')은 세라믹 바디(110)의 제2 면(S2)을 통해 노출되어 세라믹 바디(110)의 제2 면(S2)에 형성된 절연층(150)과 접속하는 제7 및 제8 리드부(121d, 121e)를 가질 수 있다.

도 9는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.

여기서, 앞서 설명한 일 실시 형태와 동일한 부분에 대해서는 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 내부 전극과 제4 내지 제6 외부 전극에 대해 구체적으로 설명한다. 내부 전극의 구조는 앞서 설명한 실시 형태와 동일하므로 도 8을 참조하여 설명하기로 한다.

도 8 및 도 9를 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100")는, 제4 내지 제6 외부 전극(134-136)이 세라믹 바디(110')의 제2 면(S2)에 제1 내지 제3 외부 전극(131-133)과 각각 마주보게 배치된다.

이때, 제4 내지 제6 외부 전극(134-136)은 필요시 세라믹 바디(110')의 제5 및 제6 면(S5, S6)의 일부까지 연장되게 형성될 수 있다.

제1 내부 전극(121')은 세라믹 바디(110')의 제2 면(S2)을 통해 노출되어 세라믹 바디(110')의 제2 면(S2)에 형성된 제4 외부 전극(134)과 접속하는 제5 리드부(121c)를 가질 수 있다.

제2 내부 전극(122')은 세라믹 바디(110')의 제2 면(S2)을 통해 노출되어 세라믹 바디(110')의 제2 면(S2)에 형성된 제5 외부 전극(135)과 접속하는 제6 리드부(122c)를 가질 수 있다.

제3 내부 전극(123')은 세라믹 바디(110')의 제2 면(S2)을 통해 노출되어 세라믹 바디(110')의 제2 면(S2)에 형성된 제5 및 제6 외부 전극(135, 136)과 각각 접속하는 제7 및 제8 리드부(121d, 121e)를 가질 수 있다.

또한, 제5 리드부(121c)는 그 일부가 제4 외부 전극(134)에 의해 커버되지 않고 세라믹 바디(110')의 제2 면(S2)을 통해 그대로 노출되도록 형성될 수 있다.

제6 리드부의 일부(122c)는 제5 외부 전극(135)에 의해 커버되지 않고 세라믹 바디(110')의 제2 면(S2)을 통해 그대로 노출되도록 형성될 수 있다.

이때, 세라믹 바디(110')의 제2 면(S2)에는 제4 및 제5 외부 전극(134, 135)에 의해 커버되지 않고 세라믹 바디(110')의 제2 면(S2)을 통해 그대로 노출된 제5 및 제6 리드부(121c, 122c)의 일부를 커버하도록 제3 및 제4 절연부(미도시)가 각각 배치될 수 있다.

상기 제3 절연부는 제4 및 제5 외부 전극(134, 135) 사이에 배치되고, 상기 제4 절연부는 제5 및 제6 외부 전극(135, 136) 사이에 배치될 수 있다.

상기 제3 및 제4 절연부는 예컨대 에폭시 또는 세라믹 슬러리 등의 절연성 재료로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

따라서, 제1 및 제2 내부 전극(121', 122')은 제5 및 제6 리드부(121c, 122c)의 크기를 최대한 크게 하여 외부 전극에 교류가 인가될 때의 전류의 경로를 더 줄여 전류 루프를 더 줄일 수 있고, 이에 유도 자기장의 크기를 더 감소시켜 커패시터의 인덕턴스(ESL)를 더 감소시킬 수 있다.

위와 같이, 적층 세라믹 커패시터(100")의 내부 및 외부 구조를 상하 대칭 구조로 형성한 경우 커패시터의 방향성을 제거할 수 있다.

따라서, 적층 세라믹 커패시터(100")의 제1 및 제2 면(S1, S2) 중 어느 면도 실장 면으로 제공될 수 있으므로, 적층 세라믹 커패시터(100")를 기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.

적층 세라믹 커패시터의 실장 기판

도 10은 도 1의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 사시도이다.

도 10을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판(200)은 적층 세라믹 커패시터(100)가 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.

적층 세라믹 커패시터(100)는 제1 및 제3 외부 전극(131, 133)이 제1 및 제2 전극 패드(221, 222) 위에 각각 접촉되게 위치한 상태에서 솔더(230)에 의해 기판(210)과 전기적으로 연결될 수 있다. 이때, 제2 외부 전극(132)은 기판의 전극 패드와 연결되지 않는다.

한편, 본 실시 형태는 도 1의 적층 세라믹 커패시터를 실장하는 형태로 도시하여 설명하고 있으나, 본 발명은 이에 한정되는 것은 아니며, 일 예로서, 도 3, 도 7 및 도 9에 도시된 적층 세라믹 커패시터도 유사한 구조로 기판에 실장하여 실장 기판을 구성할 수 있다.

도 11은 본 실시 형태의 적층 세라믹 커패시터와 비교 예의 주파수에 따른 ESR과 임피던스를 나타낸 그래프이다.

여기서, 실시 예 및 비교 예는 길이×폭이 1.0×0.5(mm)인 칩이며, 비교 예는 외부 전극이 세라믹 바디의 양 단부에 형성된 일반적인 구조의 MLCC이다.

도 11을 참조하면, 실시 예 및 비교 예 모두 자기 공진 주파수(Self Resonant Frequency, SRF)를 기준으로 이전 혹은 이후의 주파수 영역 중 적어도 한 영역에 등가직렬저항(ESR) 및 임피던스의 변곡점이 발생한다.

그러나, 실시 예의 경우, 비교 예에 비해 넓은 주파수 대역에서 ESR과 임피던스 둘 다에서 변화가 완만하게 이루어짐을 알 수 있다. 특히, ESR의 경우 전 주파수에 걸쳐 변화가 적게 나타나 일정 수준을 유지함으로써 고 ESR 및 저 ESL을 갖는 전자 부품을 제조할 수 있다.

도 12a 내지 도 12c는 본 발명의 여러 실시 형태에 따라 적층 세라믹 커패시터의 ESR조절영역을 다양하게 배치한 예를 각각 나타낸 단면도이고, 도 13은 도 12의 각각의 예의 주파수에 따른 임피던스를 나타낸 그래프이다.

도 12(a)는, 세라믹 바디가 폭 방향으로 ESR조절영역(A)을 사이에 두고 폭 방향의 양측에 액티브영역(B)이 하나씩 배치된 실시 예 1이다.

도 12(b)는, 세라믹 바디가 가운데 위치한 액티브영역(B)을 사이에 두고 폭 방향의 양측에 ESR조절영역(A)이 하나씩 배치된 실시 예 2이다.

도 12(c)는, 앞서 일 실시 형태로서 설명한 구조이며, 가운데 ESR조절영역(A)을 배치하고 폭 방향으로 그 양측에 액티브영역(B)이 하나씩 배치되며 좌우 액티브영역(B)의 폭 방향의 바깥쪽에 ESR조절영역(A)이 다시 하나씩 더 배치되는 구조로 이루어진 실시 예 3이다.

도 13을 참조하면, 실시 예 1 내지 실시 예 3은 저주파수 영역에서는 임피던스의 차이가 크게 나지 않았으며, 고주파수 영역에서는 실시 예 1이 실시 예 2 및 3에 비해 높은 ESL 값을 가짐에 따라 높은 임피던스 특성이 나타나는 것을 알 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100, 100', 100” ; 적층 세라믹 커패시터
110 ; 세라믹 바디
111 ; 유전체층
112, 113 ; 커버층
121-123 ; 제1 내지 제3 내부 전극
131-136 ; 제1 내지 제6 외부 전극
141, 142 ; 제1 및 제2 절연부
200 ; 실장 기판
210 ; 기판
221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더

Claims

복수의 유전체층이 폭 방향으로 적층되고, 상기 유전체층을 사이에 두고 번갈아 배치된 복수의 제1 및 제2 내부 전극을 포함하는 액티브영역과 적어도 하나 이상의 제3 내부 전극을 포함하는 ESR조절영역을 포함하는 세라믹 바디;
상기 세라믹 바디의 실장 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 순차적으로 배치되는 제1 내지 제3 외부 전극;
상기 제1 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 제1 외부 전극과 전기적으로 연결되는 제1 리드부;
상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 제2 외부 전극과 전기적으로 연결되는 제2 리드부; 및
상기 제3 내부 전극에서 상기 세라믹 바디의 실장 면을 통해 노출되도록 연장되게 형성되며, 상기 제2 및 제3 외부 전극과 각각 전기적으로 연결되는 제3 및 제4 리드부; 를 포함하는 적층 세라믹 커패시터.
제1항에 있어서,
상기 세라믹 바디는 폭 방향으로 상기 ESR조절영역을 사이에 두고 양측에 상기 액티브영역이 하나씩 배치되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 세라믹 바디는 상기 액티브영역을 사이에 두고 양측에 상기 ESR조절영역이 하나씩 배치되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 세라믹 바디는 상기 ESR조절영역을 사이에 두고 양측에 상기 액티브영역이 하나씩 배치되고, 상기 액티브영역의 바깥쪽에 상기 ESR조절영역이 하나씩 더 배치되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 및 제2 리드부의 일부가 상기 제1 및 제2 외부 전극에 의해 커버되지 않고 상기 세라믹 바디의 실장 면을 통해 노출되도록 형성되며,
상기 세라믹 바디의 실장 면에서, 상기 제1 및 제2 외부 전극 사이에 제1 절연부가 배치되고, 상기 제2 및 제3 외부 전극 사이에 제2 절연부가 배치되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 내지 제3 내부 전극은 상기 세라믹 바디의 길이 방향의 양 면으로부터 이격되게 배치되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 내지 제3 외부 전극은 상기 세라믹 바디의 실장 면에서 상기 세라믹 바디의 폭 방향의 양 면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되는 제5 리드부;
상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되는 제6 리드부;
상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 길이 방향으로 서로 이격되게 배치되는 제7 및 제8 리드부; 및
상기 세라믹 바디의 실장 면과 대향되는 면에 배치되는 절연층; 을 포함하는 적층 세라믹 커패시터.
제1항에 있어서,
상기 세라믹 바디의 실장 면과 대향되는 면에 상기 세라믹 바디의 길이 방향을 따라 서로 이격되게 순차적으로 배치되는 제4 내지 제6 외부 전극;
상기 제1 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 제4 외부 전극과 전기적으로 연결되는 제5 리드부;
상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 제5 외부 전극과 전기적으로 연결되는 제6 리드부; 및
상기 제2 내부 전극에서 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 연장되게 형성되며, 상기 제5 및 제6 외부 전극과 각각 전기적으로 연결되는 제7 및 제8 리드부; 를 포함하는 적층 세라믹 커패시터.
제9항에 있어서,
상기 제5 및 제6 리드부의 일부가 상기 제4 및 제5 외부 전극에 의해 커버되지 않고 상기 세라믹 바디의 실장 면과 대향되는 면을 통해 노출되도록 형성되며,
상기 세라믹 바디의 실장 면과 대향되는 면에서, 상기 제4 및 제5 외부 전극 사이에 제3 절연부가 배치되고, 상기 제5 및 제6 외부 전극 사이에 제4 절연부가 배치되는 적층 세라믹 커패시터.
제9항에 있어서,
상기 제4 내지 제6 외부 전극은 상기 세라믹 바디의 실장 면과 대향되는 면에서 상기 세라믹 바디의 폭 방향의 양 면의 일부까지 연장되게 형성되는 적층 세라믹 커패시터.
상부에 제1 및 제2 전극 패드를 갖는 기판; 및
상기 제1 및 제2 전극 패드 위에 제1 및 제3 외부 전극이 각각 배치되는 제1항 내지 제11항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.