KR101514532B1

KR101514532B1 - 적층 세라믹 커패시터

Info

Publication number: KR101514532B1
Application number: KR1020130086101A
Authority: KR
Inventors: 박흥길; 박민철
Original assignee: 삼성전기주식회사
Priority date: 2013-07-22
Filing date: 2013-07-22
Publication date: 2015-04-22
Also published as: JP2015023273A; KR20150011165A; JP5900858B2; US20150022946A1

Abstract

본 발명은, 실장 면에 대해 수직 방향으로 적층된 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체; 상기 세라믹 본체의 상기 제1 주면에 서로 이격되어 형성된 제1 및 제2 외부 전극; 상기 세라믹 본체의 상기 제2 주면에 서로 이격되어 형성된 제3 및 제4 외부 전극; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 내지 제4 외부 전극과 전기적으로 연결된 복수의 제1 및 제2 내부 전극을 포함하는 커패시터부; 및 상기 세라믹 본체 내에 실장 면에 대해 수직 방향으로 적어도 1개 이상 개재된 ESR 제어층; 을 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터{MULTI-LAYERED CERAMIC CAPACITOR}

본 발명은 적층 세라믹 커패시터에 관한 것이다.

적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.

예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: liquid crystal display) 및 플라즈마 표시 장치 패널(PDP: plasma display panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: personal digital assistants) 및 휴대폰과 같은 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.

특히, 컴퓨터 등의 중앙 처리 장치(CPU)를 위한 전원 공급장치는 낮은 전압을 제공하는 과정에서 부하 전류의 급격한 변화로 인한 전압 노이즈가 발생하는 문제가 있다.

따라서, 이러한 전압 노이즈를 억제하기 위한 디커플링 커패시터 용도로 적층형 커패시터가 전원 공급장치에 널리 사용되고 있다.

상기 디커플링용 적층 세라믹 커패시터는 동작 주파수가 증가 됨에 따라 보다 낮은 ESL 값을 가질 것이 요구되며, 이러한 ESL를 감소시키기 위한 많은 연구가 활발히 이루어지고 있다.

또한, 더 안정적인 전원 공급을 위해서, 디커플링용 적층 세라믹 커패시터는 조절 가능한 ESR 특성이 요구된다.

적층 세라믹 커패시터의 ESR 값이 요구되는 수준보다 낮은 경우에는, 커패시터의 ESL과 마이크로 프로세서 패키지의 플레인 커패시턴스(plane capacitance)로 인하여 발생하는 병렬 공진 주파수에서의 임피던스 피크가 높아지고 커패시터의 직렬 공진 주파수에서의 임피던스는 지나치게 낮아지는 문제가 있다.

따라서, 사용자가 전력 분배망의 평탄한(flat) 임피던스 특성을 구현할 수 있도록 디커플링용 적층 세라믹 커패시터의 ESR 특성을 용이하게 조절하여 제공되는 것이 바람직하다.

이러한 ESR 조절과 관련하여, 외부 전극 및 내부 전극을 높은 전기적인 저항을 갖는 재료를 사용하는 방안이 고려될 수 있다. 이러한 재료 변경을 통한 방안은 종래의 저 ESL 구조를 유지하면서 높은 ESR 특성을 제공할 수 있다는 장점이 있다.

하지만, 고저항 물질을 외부 전극에 사용하는 경우에 핀홀(pin hole)로 인한 전류 집중 현상이 야기하는 국부적 열점(localized heat spot)이 발생하는 문제점이 있다.

또한, 내부 전극에 고저항 재료를 사용하는 경우, 고용량화에 따른 세라믹 재료와의 매칭을 위해 내부 전극의 재료를 계속 변경해야 하는 단점이 있다.

따라서, 종래의 ESR 조절 방안은 상기와 같은 단점이 존재하므로, ESR을 조절할 수 있는 적층 세라믹 커패시터의 연구가 여전히 필요한 실정이다.

한편, 최근 태블릿(Tablet) PC나 울트라북(Ultra Book) 등 모바일(Mobile) 단말기의 급속한 발전과 더불어 마이크로 프로세서(Micro Processor)도 소형 고집적 제품으로 전환되고 있다.

이로 인해 인쇄회로기판에 실장시 인쇄회로기판의 면적은 줄어들고, 마찬가지로 디커플링 커패시터의 실장 공간도 제한되어 이를 만족할 수 있는 적층 세라믹 커패시터의 요구가 계속되고 있다.

하기 특허문헌 1은 적층 세라믹 커패시터를 개시하고 있으나, ESR을 제어하기 위한 구조는 개시하지 않는다.

한국공개특허 제10-2009-0026174호

당 기술 분야에서는, 적층 세라믹 커패시터의 ESR을 효과적으로 제어할 수 있는 새로운 방안이 요구되어 왔다.

본 발명의 일 측면은, 실장 면에 대해 수직 방향으로 적층된 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체; 상기 세라믹 본체의 상기 제1 주면에 서로 이격되어 형성된 제1 및 제2 외부 전극; 상기 세라믹 본체의 상기 제2 주면에 서로 이격되어 형성된 제3 및 제4 외부 전극; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 내지 제4 외부 전극과 전기적으로 연결된 복수의 제1 및 제2 내부 전극을 포함하는 커패시터부; 및 상기 세라믹 본체 내에 실장면에 대해 수직 방향으로 적어도 1개 이상 개재된 ESR 제어층; 을 포함하는 적층 세라믹 커패시터를 제공한다.

본 발명의 일 실시 예에서, 상기 제1 내부 전극은 상기 제1 주면을 통해 노출되어 상기 제1 외부 전극과 전기적으로 연결될 수 있다.

본 발명의 일 실시 예에서, 상기 제2 내부 전극은 상기 제2 주면을 통해 노출되어 상기 제4 외부 전극과 전기적으로 연결될 수 있다.

본 발명의 일 실시 예에서, 상기 ESR 제어층은 상기 제1 및 제3 외부 전극과 상기 제2 및 제4 외부 전극을 각각 연결하는 제1 및 제2 내부 연결 도체를 가질 수 있다.

본 발명의 일 실시 예에서, 상기 적층 세라믹 커패시터의 실장 면은 상기 세라믹 본체의 제2 주면일 수 있다.

본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 연결 도체는 직선형으로 형성될 수 있다.

본 발명의 다른 측면은, 실장 면에 대해 수직 방향으로 적층된 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체; 상기 세라믹 본체의 상기 제1 주면에 서로 이격되어 형성된 제1 및 제2 외부 전극; 상기 세라믹 본체의 상기 제2 주면에 서로 이격되어 형성된 제3 및 제4 외부 전극; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 및 제2 주면을 통해 각각 노출되어 상기 제2 및 제4 외부 전극과 각각 전기적으로 연결된 복수의 제1 및 제2 내부 전극을 포함하는 커패시터부; 및 상기 세라믹 본체 내에 폭 방향으로 적어도 1개 이상 개재되며, 상기 제2 및 제3 외부 전극과 상기 제1 및 제4 외부 전극을 각각 연결하는 제1 및 제2 내부 연결 도체를 갖는 ESR 제어층; 을 포함하는 적층 세라믹 커패시터를 제공한다.

본 발명의 일 실시 예에서, 상기 제1 내부 연결 도체는 상기 세라믹 본체의 상기 제2 주면 및 제4 단면을 따라 형성되며, 상기 제2 내부 연결 도체는 상기 세라믹 본체의 상기 제4 단면 및 제1 주면을 따라 형성될 수 있다.본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 연결 도체는 상기 세라믹 본체의 길이 방향을 따라 상하 지그재그(zigzag)로 형성될 수 있다.

본 발명의 일 실시 형태에 따르면, 세라믹 본체 내에 개재되는 ESR 제어층의 형상 및 개수를 조절하는 것에 의해 간단히 적층 세라믹 커패시터의 ESR을 제어할 수 있다.

이로 인해, 종래 구조에 비해 보다 넓은 주파수 영역에서 임피던스 (Impedance)의 저감 및 조절이 용이하며, 인쇄회로기판에 실장시 부품 감소에 따른 실장 공간과 비용을 줄일 수 있는 효과가 있다.

또한, 수직 실장에 따라 비접촉 단자(No Contact terminal)에 의한 다운사이징(Downsizing)의 방해가 없어 제품의 소형화에 유리한 효과가 있다.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2a 내지 도 2c는 도 1의 적층 세라믹 커패시터에 적용되는 제1 및 제2 내부 전극과 제1 및 제2 내부 연결 도체를 나타낸 평면도이다.
도 3은 도 1의 적층 세라믹 커패시터의 등가회로도이다.
도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 일 예로서 실장 기판에 적용된 것을 개략적으로 나타낸 사시도이다.
도 5는 도 4의 적층 세라믹 커패시터의 실장 기판의 상호 인덕턴스를 개략적으로 나타낸 사시도이다.
도 6a 내지 도 6f는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터에 적용되는 제1 및 제2 내부 전극과 제1 및 제2 내부 연결 도체의 배치 구조를 나타낸 평면도이다.
도 7a 내지 도 7d는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터에 적용되는 제1 및 제2 내부 전극과 제1 및 제2 내부 연결 도체의 배치 구조를 나타낸 평면도이다.
도 8a 및 도 8b는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터에 적용되는 제1 및 제2 내부 연결 도체의 다른 실시 형태를 나타낸 평면도이다.
도 9는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터의 등가회로도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.

본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.

적층 세라믹 커패시터

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2a 내지 도 2c는 도 1의 적층 세라믹 커패시터에 적용되는 제1 및 제2 내부 전극과 제1 및 제2 내부 연결 도체를 나타낸 평면도이다.

본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 폭 방향으로 적층된 세라믹 본체(110)와, 제1 내지 제4 외부 전극(131, 132, 133, 134)과, 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 커패시터부와, 적어도 1개의 ESR 제어층을 포함한다. 이때, 상기 ESR 제어층은 한 쌍의 제1 및 제2 내부 연결 도체(123, 124)를 가질 수 있다.즉, 본 실시 형태의 적층 세라믹 커패시터(100)는 총 4개의 외부 전극을 갖는 일명 4단자 커패시터로 볼 수 있다.

도 1을 참조하면, 세라믹 본체(110)는 복수의 유전체층(111)을 적층한 다음 소성한 것으로서, 인접하는 각각의 유전체층(111) 끼리는 서로 경계를 확인할 수 없을 정도로 일체화될 수 있다.

또한, 세라믹 본체(110)는 육면체 형상을 가질 수 있다. 본 실시 형태에서는 세라믹 본체(110)의 서로 대향하는 두께 방향의 단면을 제1 및 제2 주면(1, 2)으로, 제1 및 제2 주면(1, 2)을 연결하며 서로 대향하는 길이 방향의 단면을 제3 및 제4 단면(3, 4)으로, 서로 대향하는 폭 방향의 단면을 제5 및 제6 측면(5, 6)으로 정의하기로 한다.

유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO₃)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.

도 2a 및 도 2b를 참조하면, 상기 커패시터부를 구성하는 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트 상의 적어도 일면에 형성되어 적층되며, 세라믹 본체(100) 내에서 각각의 유전체층(111)을 사이에 두고 두께 방향의 제1 및 제2 주면(1, 2)을 통해 번갈아 노출되는 제1 및 제2 리드부(121a, 122a)를 가진다. 제1 및 제2 리드부(121a, 122a)는 서로 대각선으로 대향하도록 형성될 수 있다.

이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연되며, 적층 세라믹 커패시터(100)의 정전 용량은 상기 커패시터부에서 제1 및 제2 리드부(121a, 122a)를 제외하고 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 면적과 비례하게 된다.

또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

도 2c를 참조하면, 상기 ESR 제어층은 세라믹 본체(110) 내에 폭 방향으로 적어도 1개 이상 개재되는 것으로, 적층 세라믹 커패시터(100)의 등가직렬저항(ESR)을 조절하기 위한 것이다.

이러한 ESR 제어층은, 유전체층(112)의 적어도 일면에 제1 및 제3 외부 전극(131, 133)을 연결하도록 양단이 제1 및 제2 주면(1, 2)을 통해 노출된 제1 내부 연결 도체(123)와, 유전체층(112)의 적어도 일면에 제2 및 제4 외부 전극(132, 134)을 연결하도록 양단이 제1 및 제2 주면(1, 2)을 통해 노출된 제2 내부 연결 도체(124)를 포함한다.

이때, 제1 및 제2 내부 연결 도체(123, 124)는 유전체층(112)의 제1 및 제2 주면(1, 2)을 연결하는 직선형으로 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

또한, 제1 및 제2 내부 연결 도체(123, 124)는 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 제1 주면(1)에 서로 이격하여 형성되고, 제3 및 제4 외부 전극(133, 134)은 세라믹 본체(110)의 제2 주면(2)에서 서로 이격하여 형성된다.

이때, 제1 외부 전극(131)에는 제1 내부 전극(121)의 제1 리드부(121a) 및 제1 주면(1)을 통해 노출된 제1 내부 연결 도체(123)의 상단부가 접속되며, 제2 외부 전극(132)에는 제1 주면(1)을 통해 노출된 제2 내부 연결 도체(124)의 상단부가 접속된다.

그리고, 제3 외부 전극(133)에는 제2 주면(2)을 통해 노출된 제1 내부 연결 도체(123)의 하단부가 접속되며, 제4 외부 전극(134)에는 제2 내부 전극(122)의 제2 리드부(122a) 및 제2 주면(2)을 통해 노출된 제2 내부 연결 도체(124)의 하단부가 접속된다.

이러한 제1 내지 제4 외부전극(131, 132, 133, 134)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.

상기 도전성 금속은 이에 제한되는 것은 아니나, 니켈(Ni), 구리(Cu), 주석(Sn), 또는 이들의 합금일 수 있다.

상기 도전성 페이스트는 절연성 물질을 더 포함할 수 있으며, 이에 제한되는 것은 아니나, 예를 들어 상기 절연성 물질은 글라스(glass)일 수 있다.

이때, 제1 내지 제4 외부전극(131, 132, 133, 134)을 형성하는 방법은 특별히 제한되지 않으며, 세라믹 본체(110)를 디핑(dipping)하여 형성할 수 있으며, 필요시 도금 등의 다른 방법을 사용할 수 있음은 물론이다.

한편, 본 실시 형태에 따르면, 적층 세라믹 커패시터(100)의 실장 면은 세라믹 본체(110)의 제2 주면(2)일 수 있다.

즉, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 수직 실장 형태로 이해할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 필요시 다양한 형태로 실장될 수 있음은 물론이다.

도 3은 도 1에 도시된 적층 세라믹 커패시터의 등가회로도이다.

도 3을 참조하면, 커패시터부를 구성하는 제1 및 제2 내부 전극(121, 122)은 제1 및 제4 외부 전극(131, 132, 133, 134)에 의해 서로 병렬로 연결될 수 있으며, ESR 층을 구성하는 제1 및 제2 내부 연결 도체(133, 124)와는 직렬로 연결될 수 있다.

상기와 같은 연결을 통해, 제1 및 제2 내부 연결도체(123, 124)에 의해 적층 세라믹 커패시터(100)의 등가직렬저항(ESR)이 조절될 수 있다.

한편, 본 실시 형태에 따르면, 세라믹 본체(110)의 제2 주면(2)에 형성된 제3 및 제4 외부 전극(133, 134)는 전원 라인과 연결을 위한 외부 단자로 사용될 수 있으며, 세라믹 본체(110)의 제1 주면(1)에 형성된 외부 전극(131, 132)은 ESR 조정용 외부 전극으로 사용될 수 있다.

상기 ESR 조정용 외부 전극으로 사용될 수 있는 제1 및 제2 외부전극(131, 132)은 상술한 바와 같이 전원 라인과 연결되지 않는 비접촉 단자(No Contact terminal)로서, 실장 상태에서 볼 때 적층 세라믹 커패시터(100)의 상부 면, 즉 제1 주면(1)에 위치할 수 있다.

즉, 상기 비접촉 단자(No Contact terminal)인 제1 및 제2 외부 전극(131, 132)이 적층 세라믹 커패시터(100)의 측면이 아닌 실장 면과 마주보는 상면, 즉 제1 주면(1)에 형성되기 때문에 비접촉 단자의 다운 사이징(Downsizing)의 방해가 없어 제품의 소형화에 유리하며, 실장시 고밀도 실장이 가능하며 솔더 브릿지 등의 실장 불량을 방지할 수 있는 효과가 있다.

한편, 제3 및 제4 외부 전극(133, 134) 위에 제1 및 제2 도금층(미도시)을 형성할 수 있다.

상기 제1 및 제2 도금층은 제3 및 제4 외부 전극(133, 134) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있다.

이러한 제1 및 제 2 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판 등에 솔더로 실장할 때 상호 간의 접착 강도를 높이기 위한 것으로서, 도금 처리는 공지된 방법에 의해 행해질 수 있으며, 친환경적인 요소를 고려하여 납-프리 도금을 실시하는 것이 바람직하나, 본 발명이 이에 한정되는 것은 아니다.

적층 세라믹 커패시터의 제조 방법

이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법을 설명한다.

먼저, 복수의 세라믹 시트를 마련한다. 상기 세라믹 시트는 세라믹 본체(110)의 유전체층(111, 112)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름 상에 도포 및 건조하여 수 ㎛ 두께의 시트(sheet) 형상으로 제작한다.

다음으로, 상기 복수의 세라믹 시트의 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(121, 122)을 형성한다.

이때, 제1 및 제2 내부 전극(121, 122)은 세라믹 시트의 좌우 측면을 통해 각각 노출되도록 형성한다.

또한, 상기 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

그리고, 일부 세라믹 시트들은 적어도 일면에 소정의 두께로 도전성 페이스트를 인쇄하여 서로 소정의 간격을 두고 평행하게 좌우 측면을 통해 노출되도록 제1 및 제2 내부 연결 도체(123, 124)를 형성하여 ESR 제어층을 마련한다.

이때, 제1 및 제2 더미 전극(123, 124)은 세라믹 시트의 길이 방향으로 서로 대향하도록 배치되며, 각각 직선형으로 형성할 수 있다. 또한, 제1 및 제2 더미 전극(123, 124)은 세라믹 시트의 길이 방향으로 서로 대향하도록 배치되며, 각각 지그재그(zigzag)로 형성할 수 있다.

다음으로, 제1 및 제2 내부 전극(121, 122)이 형성된 복수의 세라믹 시트를 폭 방향으로 적층하되, 그 사이에 적어도 1개의 제1 및 제2 내부 연결 도체(123, 124)가 형성된 세라믹 시트를 개재하여 적층하고, 좌우에서 가압하여 적층체를 마련한다.

다음으로, 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화하고 고온에서 소성하여, 서로 대향하며 제1 및 제2 내부 전극(121, 122)이 번갈아 노출되는 두께 방향의 제1 및 제2 주면(1, 2), 길이 방향의 제3 및 제4 단면(3, 4) 및 폭 방향의 제5 및 제6 측면(5, 6)을 갖는 세라믹 본체(110)를 마련한다.

다음으로, 세라믹 본체(110)의 제1 주면(1)에 제1 내부 전극(121)의 노출된 부분과 접촉하여 전기적으로 연결되도록 제1 외부 전극(131)을 형성하고, 제1 외부 전극(131)에서 이격하여 제2 내부 연결 도체(124)의 상측으로 노출된 부분과 접촉하여 전기적으로 연결되도록 제2 외부 전극(132)을 형성한다.

이때, 필요시 제1 및 제2 외부 전극(131, 132)을 형성하는 단계 이후에, 제1 및 제2 외부 전극(131, 132)의 표면을 전기 도금 등의 방법으로 도금 처리하여 제1 및 제2 도금층(미도시)을 형성할 수 있다.

그리고, 세라믹 본체(110)의 제2 주면(2)에 제2 내부 전극(122) 및 제2 내부 연결 도체(124)의 하측으로 노출된 부분과 접촉하여 전기적으로 연결되도록 제4 외부 전극(134)을 형성하고, 제4 외부 전극(134)에서 이격하여 제1 내부 연결 도체(123)의 하측으로 노출된 부분과 접촉하여 전기적으로 연결되도록 제3 외부 전극(133)을 형성하여 적층 세라믹 커패시터를 완성한다.

이때, 필요시 제3 및 제4 외부 전극(133, 134)을 형성하는 단계 이후에, 제1 및 제2 외부 전극(133, 134)의 표면을 전기 도금 등의 방법으로 도금 처리하여 제1 및 제2 도금층(미도시)을 형성할 수 있다.

도 4는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 일 예로서 실장 기판에 적용된 것을 개략적으로 나타낸 사시도이다.

도 4를 참조하면, 본 실시 형태의 적층 세라믹 커패시터(100)가 적용되는 실장 기판은 적층 세라믹 커패시터(100)가 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(220)를 포함한다.

여기서, 적층 세라믹 커패시터(100)는 세라믹 본체(110)의 제2 주면이 인쇄회로기판(210)과 마주보도록 실장되며, 제3 및 제4 외부 전극(133, 134)이 제1 및 제2 전극 패드(220) 상에 접촉되게 위치한 상태에서 솔더(미도시)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.

또한, 도 5를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터가 적용된 실장 기판은 '화살표'로 도시된 바와 같이 ESR 제어층의 내부 연결 도체 사이에 생기는 상호 인덕턴스(mutual inductance) 작용(자속의 상쇄 작용)으로 ESL의 증가를 방지할 수 있다.

변형 예

본 발명의 제1 및 제2 내부 연결 도체는 다양한 패턴 형상을 가질 수 있으며, 이러한 패턴의 형상에 따라 ESR 특성을 보다 정밀하게 제어할 수 있다.

도 6a 내지 도 6f는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터에 적용되는 제1 및 제2 내부 전극과 제1 및 제2 내부 연결 도체의 배치 구조를 나타낸 평면도이다.

여기서, 세라믹 본체(110), 제1 및 제2 내부 전극(121, 122) 및 제1 내지 제4 외부 전극(131, 132, 133, 134)이 형성된 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 연결 도체(123', 124')를 도시하여 이를 토대로 구체적으로 설명하기로 한다.

도 6a 내지 도 6f를 참조하면, 본 실시 형태는 제1 및 제2 내부 연결 도체(123', 124')가 직선형으로 형성된 것이 아니라, 두께 방향을 따라 좌우 지그재그(zigzag)로 형성될 수 있다.

또한, 세라믹 본체(100) 내에서 제1 내부 연결 도체(123'), 제1 내부 전극(121), 제2 내부 전극(122), 제1 내부 전극(121), 제2 내부 전극(122) 및 제2 내부 연결 도체(124')의 순서로 반복하여 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제1 및 제2 내부 연결 도체(123', 124')의 배치 순서는 필요시 적절히 변경될 수 있다.

도 7a 내지 도 7d는 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터에 적용되는 제1 및 제2 내부 전극과 제1 및 제2 내부 연결 도체의 배치 구조를 나타낸 평면도이다.

여기서, 세라믹 본체(110) 및 제1 내지 제4 외부 전극(131, 132, 133, 134)이 형성된 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 및 제2 내부 전극(1210, 1220) 및 제1 및 제2 내부 연결 도체(1230, 1240)를 도시하여 이를 토대로 구체적으로 설명하기로 한다.

도 7a 내지 도 7d를 참조하면, 본 실시 형태는 제1 내부 전극(1210)의 제1 리드부(1210a)는 세라믹 본체(110)의 제1 주면(1)을 통해 노출되어 제2 외부 전극(132)와 접속되며, 제2 내부 전극(1220)은 앞서 설명한 일 실시 형태와 동일하게 제2 리드부(1220a)가 세라믹 본체(110)의 제2 주면(2)을 통해 노출되어 제4 외부 전극(134)과 접속된다.

또한, 제1 내부 연결 도체(1230)는 세라믹 본체(110)의 제2 주면 및 제4 단면을 따라 '┘'자 형상으로 형성되며, 제2 내부 연결 도체(1240)는 세라믹 본체(110)의 제4 단면 및 제1 주면을 따라 '┐'자 형상으로 형성될 수 있다.

도 8a 및 도 8b를 참조하면, 다른 실시 예로서, 제1 및 제2 내부 연결 도체(1250, 1260)는 세라믹 본체(110)의 길이 방향을 따라 상하 지그재그로 형성될 수 있다.

도 9는 도 7a 내지 도 8b의 적층 세라믹 커패시터의 등가회로도이다.

도 9를 참조하면, 상기 커패시터부를 구성하는 제1 및 제2 내부 전극(1210, 1220)은 제1 및 제4 외부 전극(131, 132, 133, 134)에 의해 서로 병렬로 연결될 수 있으며, ESR 층을 구성하는 제1 및 제2 내부 연결 도체(133, 124)와는 직렬로 연결될 수 있다.

상기와 같은 연결을 통해, 제1 및 제2 내부 연결도체(1230, 1240)에 의해 적층 세라믹 커패시터(100)의 등가직렬저항(ESR)이 조절될 수 있다.

이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.

100 ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111, 112 ; 유전체층 121, 1210 ; 제1 내부 전극
122, 1220 ; 제2 내부 전극 121a, 1210a ; 제1 리드부
122a, 1220a ; 제2 리드부
131, 132, 133, 134 ; 제1 내지 제4 외부 전극
123, 1230, 1250 ; 제1 내부 연결 도체
124, 1240, 1260 ; 제2 내부 연결 도체
210 ; 인쇄회로기판 220 ; 제1 및 제2 전극 패드

Claims

실장 면에 대해 수직 방향으로 적층된 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체;
상기 세라믹 본체의 상기 제1 주면에 서로 이격되어 형성된 제1 및 제2 외부 전극;
상기 세라믹 본체의 상기 제2 주면에 서로 이격되어 형성된 제3 및 제4 외부 전극;
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 내지 제4 외부 전극과 전기적으로 연결된 복수의 제1 및 제2 내부 전극을 포함하는 커패시터부; 및
상기 세라믹 본체 내에 실장 면에 대해 수직 방향으로 적어도 1개 이상 개재된 ESR 제어층; 을 포함하며,
상기 ESR 제어층은 상기 제1 및 제3 외부 전극과 상기 제2 및 제4 외부 전극을 각각 연결하는 직선형으로 형성된 제1 및 제2 내부 연결 도체를 가지는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제1 내부 전극은 상기 제1 주면을 통해 노출되어 상기 제1 외부 전극과 전기적으로 연결된 것을 특징으로 하는 적층 세라믹 커패시터.
제1항에 있어서,
상기 제2 내부 전극은 상기 제2 주면을 통해 노출되어 상기 제4 외부 전극과 전기적으로 연결된 것을 특징으로 하는 적층 세라믹 커패시터.
삭제
제1항에 있어서,
상기 적층 세라믹 커패시터의 실장 면은 상기 세라믹 본체의 상기 제2 주면인 것을 특징으로 하는 적층 세라믹 커패시터.
삭제
실장 면에 대해 수직 방향으로 적층된 복수의 유전체층을 포함하며, 서로 대향하는 두께 방향의 제1 및 제2 주면, 길이 방향의 제3 및 제4 단면 및 폭 방향의 제5 및 제6 측면을 갖는 세라믹 본체;
상기 세라믹 본체의 상기 제1 주면에 서로 이격되어 형성된 제1 및 제2 외부 전극;
상기 세라믹 본체의 상기 제2 주면에 서로 이격되어 형성된 제3 및 제4 외부 전극;
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되며, 상기 제1 및 제2 주면을 통해 각각 노출되어 상기 제2 및 제4 외부 전극과 각각 전기적으로 연결된 복수의 제1 및 제2 내부 전극을 포함하는 커패시터부; 및
상기 세라믹 본체 내에 폭 방향으로 적어도 1개 이상 개재되며, 상기 제2 및 제3 외부 전극과 상기 제1 및 제4 외부 전극을 각각 연결하는 제1 및 제2 내부 연결 도체를 갖는 ESR 제어층; 을 포함하는 적층 세라믹 커패시터.
제7항에 있어서,
상기 적층 세라믹 커패시터의 실장 면은 상기 세라믹 본체의 상기 제2 주면인 것을 특징으로 하는 적층 세라믹 커패시터.
제7항에 있어서,
상기 제1 내부 연결 도체는 상기 세라믹 본체의 상기 제2 주면 및 제4 단면을 따라 형성되며, 상기 제2 내부 연결 도체는 상기 세라믹 본체의 상기 제4 단면 및 제1 주면을 따라 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
제7항에 있어서,
상기 제1 및 제2 내부 연결 도체는 상기 세라믹 본체의 길이 방향을 따라 상하 지그재그(zigzag)로 형성된 것을 특징으로 하는 적층 세라믹 커패시터.